JPH11122091A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11122091A JPH11122091A JP9286413A JP28641397A JPH11122091A JP H11122091 A JPH11122091 A JP H11122091A JP 9286413 A JP9286413 A JP 9286413A JP 28641397 A JP28641397 A JP 28641397A JP H11122091 A JPH11122091 A JP H11122091A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 229910052782 aluminium Inorganic materials 0.000 description 19
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 集積回路内部電源電圧よりも高電位の信号を
授受するため、出力バッファ回路と入出力パッドとの間
にディプリーショントランジスタを接続して回路を構成
した場合において、ハイレベル出力時に生ずるパックゲ
ート効果に起因した駆動電流の劣化を防ぐ。 【解決手段】 半導体集積回路に設けられた入出力パッ
ドと、集積回路内部の信号を出力する出力バッファ回路
と、前記入出力パッドと前記入出力バッファ回路との間
に接続されたディプリーション型ＭＯＳトランジスタと
を具備し、前記ディプリーション型ＭＯＳトランジスタ
の駆動能力が前記出力バッファ回路の駆動能力と同等の
値になるように設計する。
授受するため、出力バッファ回路と入出力パッドとの間
にディプリーショントランジスタを接続して回路を構成
した場合において、ハイレベル出力時に生ずるパックゲ
ート効果に起因した駆動電流の劣化を防ぐ。 【解決手段】 半導体集積回路に設けられた入出力パッ
ドと、集積回路内部の信号を出力する出力バッファ回路
と、前記入出力パッドと前記入出力バッファ回路との間
に接続されたディプリーション型ＭＯＳトランジスタと
を具備し、前記ディプリーション型ＭＯＳトランジスタ
の駆動能力が前記出力バッファ回路の駆動能力と同等の
値になるように設計する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の出力バッファ回路に関し、特に異なる電源電圧で動
作するデバイスとの入出力インターフェースを可能にす
る出力バッファ回路に関する。
置の出力バッファ回路に関し、特に異なる電源電圧で動
作するデバイスとの入出力インターフェースを可能にす
る出力バッファ回路に関する。
【０００２】
【従来の技術】集積回路の集積度の増大及び高速動作に
伴って消費電力が増大し、これを低減するために、低電
源電圧化が進められつつある。この低電源電圧化の過程
において、電源電圧が異なる集積回路を同一の装置内で
使用する場合が生じる。この場合、低電源電圧系集積回
路の出力端子を高電源電圧系の入力端子に直接接続する
と、受け渡しされる信号電位がハイレベルの期間中に、
高電源電圧系集積回路の入力バッファ回路に数ｍＡ程度
のリーク電流が流れることがある。この現象は、高電源
電圧系集積回路が数十以上の入力端子を持つような大規
模集積回路では消費電力の増大を招き、これが大きな問
題となる。
伴って消費電力が増大し、これを低減するために、低電
源電圧化が進められつつある。この低電源電圧化の過程
において、電源電圧が異なる集積回路を同一の装置内で
使用する場合が生じる。この場合、低電源電圧系集積回
路の出力端子を高電源電圧系の入力端子に直接接続する
と、受け渡しされる信号電位がハイレベルの期間中に、
高電源電圧系集積回路の入力バッファ回路に数ｍＡ程度
のリーク電流が流れることがある。この現象は、高電源
電圧系集積回路が数十以上の入力端子を持つような大規
模集積回路では消費電力の増大を招き、これが大きな問
題となる。
【０００３】この問題を解決するための従来の技術とし
て、特開平４−２４３３２１号公報に記載された方法が
ある。この方法は、図６の回路図に示すように、Ｐ型Ｍ
ＯＳトランジスタ１と、Ｎ型ＭＯＳトランジスタ２とで
構成された出力バッファ回路３の出力ノード４と、入出
力用パッド５との間に、ゲート電圧が低電源電圧６と同
じレベルのディプリーション型のＮ型ＭＯＳトランジス
タ７を接続し、出力ノード４から、インバータゲート８
を介して入力信号を取り出すようにして入出力回路を構
成することで、低電源電圧系と高電源電圧系とを分離す
る方法である。そして、ディプリーション型のＮ型ＭＯ
Ｓトランジスタ７は、例えば図７の断面図に示すよう
に、Ｐ型半導体基板９内に設けたＰ型ウェル領域内１０
に、Ｎ型拡散層１１のソース電極１２と、Ｎ型拡散層１
１のドレイン電極１３と、Ｐ型ウェル領域１０の電位を
固定するためのＰ型拡散層１４のウェル電位固定電極１
５と、ゲート酸化膜１６と、ゲート電極１７とで構成し
たものである。ウェル電位固定電極１５は、最低電位に
なるように接地され、ゲート酸化膜１６下の不純物濃度
はスレッショルド電圧が０Ｖ以下になるように制御して
いる。
て、特開平４−２４３３２１号公報に記載された方法が
ある。この方法は、図６の回路図に示すように、Ｐ型Ｍ
ＯＳトランジスタ１と、Ｎ型ＭＯＳトランジスタ２とで
構成された出力バッファ回路３の出力ノード４と、入出
力用パッド５との間に、ゲート電圧が低電源電圧６と同
じレベルのディプリーション型のＮ型ＭＯＳトランジス
タ７を接続し、出力ノード４から、インバータゲート８
を介して入力信号を取り出すようにして入出力回路を構
成することで、低電源電圧系と高電源電圧系とを分離す
る方法である。そして、ディプリーション型のＮ型ＭＯ
Ｓトランジスタ７は、例えば図７の断面図に示すよう
に、Ｐ型半導体基板９内に設けたＰ型ウェル領域内１０
に、Ｎ型拡散層１１のソース電極１２と、Ｎ型拡散層１
１のドレイン電極１３と、Ｐ型ウェル領域１０の電位を
固定するためのＰ型拡散層１４のウェル電位固定電極１
５と、ゲート酸化膜１６と、ゲート電極１７とで構成し
たものである。ウェル電位固定電極１５は、最低電位に
なるように接地され、ゲート酸化膜１６下の不純物濃度
はスレッショルド電圧が０Ｖ以下になるように制御して
いる。
【０００４】また、低電源電圧系と高電源電圧系とを接
続する際に発生するリーク電流を低減するための他の従
来技術としては、特開平６−２９１６３８号公報に記載
された方法がある。この技術は、図８の回路図に示すよ
うに、Ｐ型ＭＯＳトランジスタ１と、Ｎ型ＯＳトランジ
スタ２とで構成された出力バッファ回路３の出力ノード
４と、入出力用パッド５との間に、ゲート電圧が出力コ
ントロール信号１８で制御されるディプリーション型の
Ｎ型ＭＯＳトランジスタ７を接続して３状態出力回路を
構成することで、特にハイインピーダンス出力時に、デ
ィプリーション型のＮ型ＭＯＳトランジスタ７のスレッ
ショルド電圧の製造ばらつきをも考慮して、低電源電圧
系に電流が流れ込まないように、電流低電源電圧系と高
電源電圧系とを分離していた。以上述べたように、従来
の技術ではディプリーション型トランジスタを介在させ
ることにより、低電源電圧系と高電源電圧系とを分離す
るものであった。
続する際に発生するリーク電流を低減するための他の従
来技術としては、特開平６−２９１６３８号公報に記載
された方法がある。この技術は、図８の回路図に示すよ
うに、Ｐ型ＭＯＳトランジスタ１と、Ｎ型ＯＳトランジ
スタ２とで構成された出力バッファ回路３の出力ノード
４と、入出力用パッド５との間に、ゲート電圧が出力コ
ントロール信号１８で制御されるディプリーション型の
Ｎ型ＭＯＳトランジスタ７を接続して３状態出力回路を
構成することで、特にハイインピーダンス出力時に、デ
ィプリーション型のＮ型ＭＯＳトランジスタ７のスレッ
ショルド電圧の製造ばらつきをも考慮して、低電源電圧
系に電流が流れ込まないように、電流低電源電圧系と高
電源電圧系とを分離していた。以上述べたように、従来
の技術ではディプリーション型トランジスタを介在させ
ることにより、低電源電圧系と高電源電圧系とを分離す
るものであった。
【０００５】特に、あらかじめ基本となるトランジスタ
セルを配置しておき、配線工程以降に所望の回路を実現
するゲートアレーや、あるまとまった機能を実現する回
路をセルライブラリとしてあらかじめ登録しておき、そ
れらの組み合わせにより、トランジスタの製造工程から
製造するセルベールＩＣでは、入出力パッドピッチの共
通化や、電源配線の共通化、等のライブラリ共通化のた
めにディプリーション型トランジスタのサイズを同一に
する場合が多かった。
セルを配置しておき、配線工程以降に所望の回路を実現
するゲートアレーや、あるまとまった機能を実現する回
路をセルライブラリとしてあらかじめ登録しておき、そ
れらの組み合わせにより、トランジスタの製造工程から
製造するセルベールＩＣでは、入出力パッドピッチの共
通化や、電源配線の共通化、等のライブラリ共通化のた
めにディプリーション型トランジスタのサイズを同一に
する場合が多かった。
【０００６】
【発明が解決しようとする課題】ところで、従来の技術
において、例えば、図７のＰ型半導体基板９内のＰ型ウ
ェル領域１０内に、ディプリーション型のＮ型ＭＯＳト
ランジスタを準備し、図６に示すように出力バッファを
構成すると、入出力パッド５が低電圧側信号レベルを出
力する場合は、バッファ回路３内のＮ型ＭＯＳトランジ
スタ２がオンしてディプリーション型のＮ型ＭＯＳトラ
ンジスタ７の出力ノード４側のソース電極１２は、低電
圧レベル、すなわち接地レベルとなるため、ディプリー
ション型のＮ型ＭＯＳトランジスタ７の出力ノード４側
のソース電圧と、ディプリーション型のＮ型ＭＯＳトラ
ンジスタ７のＰ型ウェル１０の電圧とが等しくなるのに
対して、入出力パッド５が高電圧側信号レベルを出力す
る場合は、バッファ回路３内のＰ型ＭＯＳトランジスタ
１がオンしてディプリーション型のＮ型ＭＯＳトランジ
スタ７の出力ノード４側のソース電極１２は、高電圧レ
ベル、すなわち電源電圧レベルとなるが、ディプリーシ
ョン型のＮ型ＭＯＳトランジスタ７のＰ型ウェル１０の
電圧は最低電位の接地電圧に固定されているため、ディ
プリーション型のＮ型ＭＯＳトランジスタ７のＰ型ウェ
ル１０の電圧は、バックバイアスが掛かった状態にな
り、ディプリーション型のＮ型ＭＯＳトランジスタ７の
スレッショルド電圧を上昇させてしまうので、ディプリ
ーション型のＮ型ＭＯＳトランジスタ７の電流駆動能力
が著しく劣化してしまうという問題があった。
において、例えば、図７のＰ型半導体基板９内のＰ型ウ
ェル領域１０内に、ディプリーション型のＮ型ＭＯＳト
ランジスタを準備し、図６に示すように出力バッファを
構成すると、入出力パッド５が低電圧側信号レベルを出
力する場合は、バッファ回路３内のＮ型ＭＯＳトランジ
スタ２がオンしてディプリーション型のＮ型ＭＯＳトラ
ンジスタ７の出力ノード４側のソース電極１２は、低電
圧レベル、すなわち接地レベルとなるため、ディプリー
ション型のＮ型ＭＯＳトランジスタ７の出力ノード４側
のソース電圧と、ディプリーション型のＮ型ＭＯＳトラ
ンジスタ７のＰ型ウェル１０の電圧とが等しくなるのに
対して、入出力パッド５が高電圧側信号レベルを出力す
る場合は、バッファ回路３内のＰ型ＭＯＳトランジスタ
１がオンしてディプリーション型のＮ型ＭＯＳトランジ
スタ７の出力ノード４側のソース電極１２は、高電圧レ
ベル、すなわち電源電圧レベルとなるが、ディプリーシ
ョン型のＮ型ＭＯＳトランジスタ７のＰ型ウェル１０の
電圧は最低電位の接地電圧に固定されているため、ディ
プリーション型のＮ型ＭＯＳトランジスタ７のＰ型ウェ
ル１０の電圧は、バックバイアスが掛かった状態にな
り、ディプリーション型のＮ型ＭＯＳトランジスタ７の
スレッショルド電圧を上昇させてしまうので、ディプリ
ーション型のＮ型ＭＯＳトランジスタ７の電流駆動能力
が著しく劣化してしまうという問題があった。
【０００７】また、入出力パッド５が高電圧側信号レベ
ルを出力する場合に生じるディプリーション型のＮ型Ｍ
ＯＳトランジスタ７の電流駆動能力の劣化に対して、デ
ィプリーション型のＮ型ＭＯＳトランジスタ７のゲート
幅サイズのみを大きくして、単純に電流駆動能力を増大
しようとしても、電流駆動能力は、出力バッファ回路３
の駆動トランジスタとディプリーション型のＮ型ＭＯＳ
トランジスタ７の直列接続で決まっているので、図９に
示すように、ディプリーション型のＮ型ＭＯＳトランジ
スタ７の駆動能力が出力バッファ回路３の駆動トランジ
スタよりも十分大きくなると、駆動能力は出力バッファ
回路３の駆動トランジスタの特性が支配的になってしま
うので、いくらディプリーション型のＮ型ＭＯＳトラン
ジスタ７のゲート幅サイズを大きくしても、レイアウト
面積の増大に比べて改善効果が小さくなってしまう。逆
に出力バッファ回路３の駆動トランジスタの駆動能力
が、ディプリーション型のＮ型ＭＯＳトランジスタ７の
駆動能力よりも十分大きくなっても同様にして、面積の
増大を招き、集積回路全体の集積度を劣化させてしまう
という問題があった。
ルを出力する場合に生じるディプリーション型のＮ型Ｍ
ＯＳトランジスタ７の電流駆動能力の劣化に対して、デ
ィプリーション型のＮ型ＭＯＳトランジスタ７のゲート
幅サイズのみを大きくして、単純に電流駆動能力を増大
しようとしても、電流駆動能力は、出力バッファ回路３
の駆動トランジスタとディプリーション型のＮ型ＭＯＳ
トランジスタ７の直列接続で決まっているので、図９に
示すように、ディプリーション型のＮ型ＭＯＳトランジ
スタ７の駆動能力が出力バッファ回路３の駆動トランジ
スタよりも十分大きくなると、駆動能力は出力バッファ
回路３の駆動トランジスタの特性が支配的になってしま
うので、いくらディプリーション型のＮ型ＭＯＳトラン
ジスタ７のゲート幅サイズを大きくしても、レイアウト
面積の増大に比べて改善効果が小さくなってしまう。逆
に出力バッファ回路３の駆動トランジスタの駆動能力
が、ディプリーション型のＮ型ＭＯＳトランジスタ７の
駆動能力よりも十分大きくなっても同様にして、面積の
増大を招き、集積回路全体の集積度を劣化させてしまう
という問題があった。
【０００８】本発明の目的は、低電源電圧系と高電源電
圧系とを分離するために、出力バッファ回路と入出力パ
ッドの間に配置されるディプリーション型のＮ型ＭＯＳ
トランジスタの駆動能力の最適化を行い、集積回路の高
集積化を実現した半導体集積回路装置を提供することに
ある。
圧系とを分離するために、出力バッファ回路と入出力パ
ッドの間に配置されるディプリーション型のＮ型ＭＯＳ
トランジスタの駆動能力の最適化を行い、集積回路の高
集積化を実現した半導体集積回路装置を提供することに
ある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体集積回路装置においては、半導
体集積回路に設けられた入出力パッドと、集積回路内部
の信号を出力する出力バッファ回路と、前記入出力パッ
ドと前記入出力バッファ回路との間に接続されたディプ
リーション型ＭＯＳトランジスタとを具備する半導体集
積回路装置であって、前記ディプリーション型ＭＯＳト
ランジスタの駆動能力は、前記出力バッファ回路の駆動
能力と同等の値に設計されているものである。
め、本発明による半導体集積回路装置においては、半導
体集積回路に設けられた入出力パッドと、集積回路内部
の信号を出力する出力バッファ回路と、前記入出力パッ
ドと前記入出力バッファ回路との間に接続されたディプ
リーション型ＭＯＳトランジスタとを具備する半導体集
積回路装置であって、前記ディプリーション型ＭＯＳト
ランジスタの駆動能力は、前記出力バッファ回路の駆動
能力と同等の値に設計されているものである。
【００１０】また、前記入出力パッドを流れる駆動電流
は、前記出力バッファ回路と前記ディプリーション型Ｍ
ＯＳトランジスタとで構成されるレイアウト面積で割っ
た値が最大になるように、前記出力バッファ回路のトラ
ンジスタサイズと、前記ディプリーション型ＭＯＳのト
ランジスタサイズを決定して設計されているものであ
る。
は、前記出力バッファ回路と前記ディプリーション型Ｍ
ＯＳトランジスタとで構成されるレイアウト面積で割っ
た値が最大になるように、前記出力バッファ回路のトラ
ンジスタサイズと、前記ディプリーション型ＭＯＳのト
ランジスタサイズを決定して設計されているものであ
る。
【００１１】また、前記ディプリーション型ＭＯＳトラ
ンジスタの駆動能力と前記出力バッファ回路の駆動能力
との差は、製造ばらつき範囲の１０％以内になるように
設計されているものである。
ンジスタの駆動能力と前記出力バッファ回路の駆動能力
との差は、製造ばらつき範囲の１０％以内になるように
設計されているものである。
【００１２】本発明においては、ディプリーション型Ｍ
ＯＳトランジスタの駆動能力が出力バッファ回路の駆動
能力と同等に設計したので、レイアウト面積に対して最
も効率の良い駆動能力を得ることができる。
ＯＳトランジスタの駆動能力が出力バッファ回路の駆動
能力と同等に設計したので、レイアウト面積に対して最
も効率の良い駆動能力を得ることができる。
【００１３】
（発明の実施形態１）以下に本発明の実施の形態につい
て従来の技術で説明した図６の回路を用いて本発明の最
良の実施の形態を適用する場合について説明する。尚、
図６の説明は従来の技術で説明したのでここでは省略す
る。本発明においては、図１に示すように、まず最初に
入出力バッファ全体の幅Ｗｂを決定する（Ｓ１）。一般
的には入出力パッドを配置するピッチと同等、または、
その整数倍にする場合が多い。そして、出力バッファ回
路のＮ型ＭＯＳトランジスタの駆動能力Ｗｎを決定し、
Ｎ型ＭＯＳトランジスタをレイアウトしたときのレイア
ウトの高さＬｎを入出力バッファ全体の幅Ｗｂをもとに
求める（Ｓ２）。次に、出力バッファ回路のＰ型ＭＯＳ
トランジスタについても同様に、駆動能力Ｗｐを決定
し、Ｐ型ＭＯＳトランジスタをレイアウトしたときのレ
イアウトの高さＬｐを入出力バッファ全体の幅Ｗｂをも
とに求める（Ｓ３）。次に、出力バッファ回路の出力ノ
ードと入出力パッドの間に接続されるディプリーション
トランジスタのＷｄサイズを決定し、レイアウトの高さ
Ｌｄを求める（Ｓ４）。このときのＷｄは、例えば、小
さ目に設定しておき、後に示すように、何度か繰り返し
て効率Ｅを求め、最終的に最適値が見つけられるように
する。次に、ＳＰＩＣＥ等の回路シミュレーションによ
り、例えば、入出力パッドの出力電圧が、回路の電源電
圧と同じＶＤＤの高電位側の信号レベルになるようにし
て、入出力パッドに電源電圧ＶＤＤから、０．４Ｖ低い
電圧に設定したときに、入出力パッドから外部へ流れる
電流を評価することで、駆動電流Ｉｏｈを求め、単位面
積当たりの駆動電流を効率Ｅとし、Ｉｏｈ／（（Ｌｐ＋
Ｌｂ）＊Ｗｂ）の計算により効率を求める（Ｓ５）。次
に、この効率Ｅが極大値であるかどうかを判断し（Ｓ
６）、極大値でない場合は、ディプリーショントランジ
スタのＷｄサイズを再度決定し、レイアウト高さＬｄを
求める（Ｓ４）。これを繰り返すことにより、図２に示
すよう、横軸にディプリーショントランジスタのＷｄサ
イズを、縦軸に駆動電流Ｉｏｈをプロットし、極大値と
なるＷｄ＿ｍａｘを最終的に決定する。そして、駆動能
力が要求を満足しているかどうかを判断し（Ｓ７）、問
題が無い場合は、設計を終了（Ｓ８）する。問題がある
場合、例えば、駆動能力が小さい場合は、出力回路のト
ランジスタの駆動能力を大きくして（Ｓ２，Ｓ３）再度
Ｗｄの最適化を行う。また、問題がある場合で、逆に駆
動能力が大き過ぎる場合は、出力回路のトランジスタの
駆動能力を小さくして（Ｓ２，Ｓ３）再度Ｗｄの最適化
を行う。
て従来の技術で説明した図６の回路を用いて本発明の最
良の実施の形態を適用する場合について説明する。尚、
図６の説明は従来の技術で説明したのでここでは省略す
る。本発明においては、図１に示すように、まず最初に
入出力バッファ全体の幅Ｗｂを決定する（Ｓ１）。一般
的には入出力パッドを配置するピッチと同等、または、
その整数倍にする場合が多い。そして、出力バッファ回
路のＮ型ＭＯＳトランジスタの駆動能力Ｗｎを決定し、
Ｎ型ＭＯＳトランジスタをレイアウトしたときのレイア
ウトの高さＬｎを入出力バッファ全体の幅Ｗｂをもとに
求める（Ｓ２）。次に、出力バッファ回路のＰ型ＭＯＳ
トランジスタについても同様に、駆動能力Ｗｐを決定
し、Ｐ型ＭＯＳトランジスタをレイアウトしたときのレ
イアウトの高さＬｐを入出力バッファ全体の幅Ｗｂをも
とに求める（Ｓ３）。次に、出力バッファ回路の出力ノ
ードと入出力パッドの間に接続されるディプリーション
トランジスタのＷｄサイズを決定し、レイアウトの高さ
Ｌｄを求める（Ｓ４）。このときのＷｄは、例えば、小
さ目に設定しておき、後に示すように、何度か繰り返し
て効率Ｅを求め、最終的に最適値が見つけられるように
する。次に、ＳＰＩＣＥ等の回路シミュレーションによ
り、例えば、入出力パッドの出力電圧が、回路の電源電
圧と同じＶＤＤの高電位側の信号レベルになるようにし
て、入出力パッドに電源電圧ＶＤＤから、０．４Ｖ低い
電圧に設定したときに、入出力パッドから外部へ流れる
電流を評価することで、駆動電流Ｉｏｈを求め、単位面
積当たりの駆動電流を効率Ｅとし、Ｉｏｈ／（（Ｌｐ＋
Ｌｂ）＊Ｗｂ）の計算により効率を求める（Ｓ５）。次
に、この効率Ｅが極大値であるかどうかを判断し（Ｓ
６）、極大値でない場合は、ディプリーショントランジ
スタのＷｄサイズを再度決定し、レイアウト高さＬｄを
求める（Ｓ４）。これを繰り返すことにより、図２に示
すよう、横軸にディプリーショントランジスタのＷｄサ
イズを、縦軸に駆動電流Ｉｏｈをプロットし、極大値と
なるＷｄ＿ｍａｘを最終的に決定する。そして、駆動能
力が要求を満足しているかどうかを判断し（Ｓ７）、問
題が無い場合は、設計を終了（Ｓ８）する。問題がある
場合、例えば、駆動能力が小さい場合は、出力回路のト
ランジスタの駆動能力を大きくして（Ｓ２，Ｓ３）再度
Ｗｄの最適化を行う。また、問題がある場合で、逆に駆
動能力が大き過ぎる場合は、出力回路のトランジスタの
駆動能力を小さくして（Ｓ２，Ｓ３）再度Ｗｄの最適化
を行う。
【００１４】図３は、図６の回路について、図１の手順
に従って最適となるディプリーショントランジスタのサ
イズを決定して、レイアウトした例の模式図である。
に従って最適となるディプリーショントランジスタのサ
イズを決定して、レイアウトした例の模式図である。
【００１５】図３、図６において、出力バッファ回路３
内のＰ型ＭＯＳトランジスタ１は、Ｎ型ウェル領域１９
内にそれぞれ１ａ、１ｂ、１ｃ、１ｄに４分割されてお
り、ソース領域２０ａ、２０ｂ、２０ｃは、第１層アル
ミ配線２１（破線）により電源端子２２に接続され、ド
レイン領域２３ａ、２３ｂは、第２層アルミ配線２４に
より出力ノード４に接続され、それぞれのトランジスタ
のゲート電極は、第１層アルミ２５及び第２層アルミ２
６により、Ｐ型ＭＯＳトランジスタのゲート端子２７に
接続され、バッファの幅Ｗｂ、高さＬｐの領域に構成さ
れている。
内のＰ型ＭＯＳトランジスタ１は、Ｎ型ウェル領域１９
内にそれぞれ１ａ、１ｂ、１ｃ、１ｄに４分割されてお
り、ソース領域２０ａ、２０ｂ、２０ｃは、第１層アル
ミ配線２１（破線）により電源端子２２に接続され、ド
レイン領域２３ａ、２３ｂは、第２層アルミ配線２４に
より出力ノード４に接続され、それぞれのトランジスタ
のゲート電極は、第１層アルミ２５及び第２層アルミ２
６により、Ｐ型ＭＯＳトランジスタのゲート端子２７に
接続され、バッファの幅Ｗｂ、高さＬｐの領域に構成さ
れている。
【００１６】出力バッファ回路３内のＮ型ＭＯＳトラン
ジスタ２は、Ｐ型ウェル領域１０内にそれぞれ２ａ、２
ｂ、２ｃ、２ｄに４分割されており、ソース領域２８
ａ、２８ｂ、２８ｃは、第１層アルミ配線２９により接
地端子３０に接続され、ドレイン領域３１ａ、３１ｂ
は、第２層アルミ配線２４により出力ノード４に接続さ
れ、それぞれのトランジスタのゲート電極は、第１層ア
ルミ３２及び第２層アルミ３３により、Ｎ型ＭＯＳトラ
ンジスタのゲート端子３４に接続され、バッファの幅Ｗ
ｂ、高さＬｎの領域に構成されている。
ジスタ２は、Ｐ型ウェル領域１０内にそれぞれ２ａ、２
ｂ、２ｃ、２ｄに４分割されており、ソース領域２８
ａ、２８ｂ、２８ｃは、第１層アルミ配線２９により接
地端子３０に接続され、ドレイン領域３１ａ、３１ｂ
は、第２層アルミ配線２４により出力ノード４に接続さ
れ、それぞれのトランジスタのゲート電極は、第１層ア
ルミ３２及び第２層アルミ３３により、Ｎ型ＭＯＳトラ
ンジスタのゲート端子３４に接続され、バッファの幅Ｗ
ｂ、高さＬｎの領域に構成されている。
【００１７】ディプリーション型のＮ型ＭＯＳトランジ
スタ７は、Ｐ型ウェル領域１０内にそれぞれ、７ａ、７
ｂ、７ｃ、７ｄに４分割されており、ソース領域３５
ａ、３５ｂは、第２層アルミ配線２４により出力ノード
４に接続され、ドレイン領域３６ａ、３６ｂ、３６ｃ
は、第２層アルミ配線３７により入出力パッド５に接続
され、それぞれのディプリーション型トランジスタのゲ
ート電極は、第１層アルミ３８により電源端子２２に接
続され、バッファの幅Ｗｂ、高さＬｄの領域に構成され
ている。
スタ７は、Ｐ型ウェル領域１０内にそれぞれ、７ａ、７
ｂ、７ｃ、７ｄに４分割されており、ソース領域３５
ａ、３５ｂは、第２層アルミ配線２４により出力ノード
４に接続され、ドレイン領域３６ａ、３６ｂ、３６ｃ
は、第２層アルミ配線３７により入出力パッド５に接続
され、それぞれのディプリーション型トランジスタのゲ
ート電極は、第１層アルミ３８により電源端子２２に接
続され、バッファの幅Ｗｂ、高さＬｄの領域に構成され
ている。
【００１８】尚、入力用のインバータゲート８は半導体
集積回路装置の内部回路領域で実現されるので、図３中
には表現されていない。
集積回路装置の内部回路領域で実現されるので、図３中
には表現されていない。
【００１９】（発明の実施の形態２）次に、本発明の第
２の実施の形態を説明する。本発明の第２の実施の形態
は、第１の実施の形態の変形例として、ディプリーショ
ントランジスタを入力側、出力側別々に接続し、レイア
ウトサイズの最適化を行った例である。
２の実施の形態を説明する。本発明の第２の実施の形態
は、第１の実施の形態の変形例として、ディプリーショ
ントランジスタを入力側、出力側別々に接続し、レイア
ウトサイズの最適化を行った例である。
【００２０】図４は、本発明の第２の実施の形態を説明
する回路図であり、Ｐ型ＭＯＳトランジスタ１と、Ｎ型
ＯＳトランジスタ２とで構成された出力バッファ回路３
の出力ノード４と、入出力用パッド５との間に、ゲート
電圧が制御信号線３９に接続するディプリーション型の
Ｎ型ＭＯＳトランジスタ７ｅを接続し、入出力用パッド
５から、ゲート電圧が低電源電圧６と同じレベルのディ
プリーション型のＮ型ＭＯＳトランジスタ７ｆを介して
インバータゲート８に接続して入力信号を取り出して、
入出力回路を構成している。
する回路図であり、Ｐ型ＭＯＳトランジスタ１と、Ｎ型
ＯＳトランジスタ２とで構成された出力バッファ回路３
の出力ノード４と、入出力用パッド５との間に、ゲート
電圧が制御信号線３９に接続するディプリーション型の
Ｎ型ＭＯＳトランジスタ７ｅを接続し、入出力用パッド
５から、ゲート電圧が低電源電圧６と同じレベルのディ
プリーション型のＮ型ＭＯＳトランジスタ７ｆを介して
インバータゲート８に接続して入力信号を取り出して、
入出力回路を構成している。
【００２１】図５は、図４の回路について、図１の手順
に従って最適となるディプリーショントランジスタのサ
イズを決定し、レイアウトを行った例の模式図である。
出力バッファ回路３内のＰ型ＭＯＳトランジスタ１と、
Ｎ型ＯＳトランジスタ２については、第１の実施形態で
説明した通りであるので省略する。
に従って最適となるディプリーショントランジスタのサ
イズを決定し、レイアウトを行った例の模式図である。
出力バッファ回路３内のＰ型ＭＯＳトランジスタ１と、
Ｎ型ＯＳトランジスタ２については、第１の実施形態で
説明した通りであるので省略する。
【００２２】ディプリーション型のＮ型ＭＯＳトランジ
スタ７ｅと７ｆとは、Ｐ型ウェル領域１０内に構成し、
出力側のディプリーション型のＮ型ＭＯＳトランジスタ
７ｅは、それぞれ７ｅ１、７ｅ２、７ｅ３に３分割され
ており、ソース領域３５ｃ、３５ｄは、第２層アルミ配
線２４により出力ノード４に接続され、ドレイン領域３
６ｄ、３６ｅは、第２層アルミ配線４０により入出力パ
ッド５に接続されている。出力側のディプリーション型
のＮ型ＭＯＳトランジスタ７ｅのそれぞれのゲート電極
は、第１層アルミ４１と第２層アルミ４２により制御端
子３９に接続されている。入力側のディプリーション型
のＮ型ＭＯＳトランジスタ７ｆのソース領域３５ｅは、
第２層アルミ配線４３により入力インバータ８に接続さ
れ、入力側のディプリーション型トランジスタのゲート
電極は、第１層アルミ４４により電源端子２２に接続さ
れ、これらはバッファの幅Ｗｂ、高さＬｄ’の領域に構
成されている。
スタ７ｅと７ｆとは、Ｐ型ウェル領域１０内に構成し、
出力側のディプリーション型のＮ型ＭＯＳトランジスタ
７ｅは、それぞれ７ｅ１、７ｅ２、７ｅ３に３分割され
ており、ソース領域３５ｃ、３５ｄは、第２層アルミ配
線２４により出力ノード４に接続され、ドレイン領域３
６ｄ、３６ｅは、第２層アルミ配線４０により入出力パ
ッド５に接続されている。出力側のディプリーション型
のＮ型ＭＯＳトランジスタ７ｅのそれぞれのゲート電極
は、第１層アルミ４１と第２層アルミ４２により制御端
子３９に接続されている。入力側のディプリーション型
のＮ型ＭＯＳトランジスタ７ｆのソース領域３５ｅは、
第２層アルミ配線４３により入力インバータ８に接続さ
れ、入力側のディプリーション型トランジスタのゲート
電極は、第１層アルミ４４により電源端子２２に接続さ
れ、これらはバッファの幅Ｗｂ、高さＬｄ’の領域に構
成されている。
【００２３】第２の実施形態は、第１の実施形態に比べ
て、出力側のディプリーション型のＮ型ＭＯＳトランジ
スタの数本が減ったため、ディプリーショントランジス
タ配置領域の高さＬｄ’は、第１の実施形態の高さＬｄ
よりも約１．３倍長くして、出力バッファ回路の駆動ト
ランジスタと駆動能力が等しくなるように最適化してあ
る。
て、出力側のディプリーション型のＮ型ＭＯＳトランジ
スタの数本が減ったため、ディプリーショントランジス
タ配置領域の高さＬｄ’は、第１の実施形態の高さＬｄ
よりも約１．３倍長くして、出力バッファ回路の駆動ト
ランジスタと駆動能力が等しくなるように最適化してあ
る。
【００２４】尚、入力用のインバータゲート８は半導体
集積回路装置の内部回路領域で実現されるので、図５中
には表現されていない。
集積回路装置の内部回路領域で実現されるので、図５中
には表現されていない。
【００２５】
【発明の効果】本発明による第１の効果は、出力バッフ
ァが占めるレイアウト面積に対して、単位面積当たりの
出力バッファの駆動能力を最大にできることである。そ
の理由は、駆動トランジスタと、ディプリーショントラ
ンジスタとの駆動能力を同等に設計したためである。
ァが占めるレイアウト面積に対して、単位面積当たりの
出力バッファの駆動能力を最大にできることである。そ
の理由は、駆動トランジスタと、ディプリーショントラ
ンジスタとの駆動能力を同等に設計したためである。
【００２６】本発明による第２の効果は、集積回路の集
積度を上げることができることである。その理由は、効
率Ｅの極大値を求めてトランジスタサイズを決めるの
で、駆動能力に対して最も面積効率よく入出力バッファ
をレイアウトできるからである。
積度を上げることができることである。その理由は、効
率Ｅの極大値を求めてトランジスタサイズを決めるの
で、駆動能力に対して最も面積効率よく入出力バッファ
をレイアウトできるからである。
【図１】本発明の半導体集積回路装置の一実施の形態を
示す設計フロー図である。
示す設計フロー図である。
【図２】本発明の半導体集積回路装置の一実施の形態の
特性を示す図である。
特性を示す図である。
【図３】本発明の一実施の形態の入出力バッファのレイ
アウト模式図である。
アウト模式図である。
【図４】本発明の他の実施の形態の入出力バッファ回路
図である。
図である。
【図５】本発明の他の実施の形態の入出力バッファのレ
イアウト模式図である。
イアウト模式図である。
【図６】従来の入出力バッファ回路図である。
【図７】従来のディプリーショントランジスタの断面図
である。
である。
【図８】従来の別の入出力バッファ回路図である。
【図９】従来の入出力バッファ回路の特性を示す図であ
る。
る。
１ Ｐ型ＭＯＳトランジスタ ２ Ｎ型ＭＯＳトランジスタ ３ 出力バッファ回路 ４ 出力ノード ５ 入出力パッド ６、２２ 電源端子 ７ ディプリーショントランジスタ ８ 入力インバータゲート ９ 半導体基板 １０ Ｐ型ウェル領域 １１ Ｎ型拡散層領域 １２ ソース電極 １３ ドレイン電極 １４ Ｐ型拡散層領域 １５ 基板電位固定電極 １６ ゲート酸化膜 １７ ゲート電極 １８ 制御端子 １９ Ｎ型ウェル領域 ２０ Ｐ型ＭＯＳトランジスタソース領域 ２１、２５、２９、３２、３８、４１、４４ 第１層ア
ルミ配線 ２３ Ｐ型ＭＯＳトランジスタドレイン領域 ２４、２６、３３、３７、４０、４２、４３ 第２層ア
ルミ配線 ２７ Ｐ型ＭＯＳトランジスタゲート端子 ２８ Ｎ型ＭＯＳトランジスタソース領域 ３０ 接地端子 ３１ Ｎ型ＭＯＳトランジスタドレイン端子 ３４ Ｎ型ＭＯＳトランジスタゲート端子 ３５ ディプリーショントランジスタソース領域 ３６ ディプリーショントランジスタドレイン領域 ３９ 制御端子
ルミ配線 ２３ Ｐ型ＭＯＳトランジスタドレイン領域 ２４、２６、３３、３７、４０、４２、４３ 第２層ア
ルミ配線 ２７ Ｐ型ＭＯＳトランジスタゲート端子 ２８ Ｎ型ＭＯＳトランジスタソース領域 ３０ 接地端子 ３１ Ｎ型ＭＯＳトランジスタドレイン端子 ３４ Ｎ型ＭＯＳトランジスタゲート端子 ３５ ディプリーショントランジスタソース領域 ３６ ディプリーショントランジスタドレイン領域 ３９ 制御端子
Claims (3)
- 【請求項１】 半導体集積回路に設けられた入出力パッ
ドと、集積回路内部の信号を出力する出力バッファ回路
と、前記入出力パッドと前記入出力バッファ回路との間
に接続されたディプリーション型ＭＯＳトランジスタと
を具備する半導体集積回路装置であって、前記ディプリ
ーション型ＭＯＳトランジスタの駆動能力は、前記出力
バッファ回路の駆動能力と同等の値に設計されているこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 前記入出力パッドを流れる駆動電流は、
前記出力バッファ回路と前記ディプリーション型ＭＯＳ
トランジスタとで構成されるレイアウト面積で割った値
が最大になるように、前記出力バッファ回路のトランジ
スタサイズと、前記ディプリーション型ＭＯＳのトラン
ジスタサイズを決定して設計されていることを特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記ディプリーション型ＭＯＳトランジ
スタの駆動能力と前記出力バッファ回路の駆動能力との
差は、製造ばらつき範囲の１０％以内になるように設計
されていることを特徴とする請求項１又は２に記載の半
導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286413A JPH11122091A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置 |
| US09/173,698 US6172526B1 (en) | 1997-10-20 | 1998-10-16 | Input/output interface including an output buffer circuit and depletion type field effect transistor |
| KR1019980043997A KR100310621B1 (ko) | 1997-10-20 | 1998-10-20 | 출력버퍼회로와공핍형전계효과트랜지스터를구비하는개선된입/출력인터페이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286413A JPH11122091A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122091A true JPH11122091A (ja) | 1999-04-30 |
Family
ID=17704084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9286413A Pending JPH11122091A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6172526B1 (ja) |
| JP (1) | JPH11122091A (ja) |
| KR (1) | KR100310621B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865711B1 (ko) | 2007-08-29 | 2008-10-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 출력드라이버 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI686786B (zh) * | 2017-04-17 | 2020-03-01 | 世界先進積體電路股份有限公司 | 顯示系統 |
| US10566301B2 (en) | 2017-11-17 | 2020-02-18 | General Electric Company | Semiconductor logic device and system and method of embedded packaging of same |
| US10211141B1 (en) * | 2017-11-17 | 2019-02-19 | General Electric Company | Semiconductor logic device and system and method of embedded packaging of same |
| US10396053B2 (en) | 2017-11-17 | 2019-08-27 | General Electric Company | Semiconductor logic device and system and method of embedded packaging of same |
| US10276523B1 (en) * | 2017-11-17 | 2019-04-30 | General Electric Company | Semiconductor logic device and system and method of embedded packaging of same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566064B2 (ja) | 1991-01-17 | 1996-12-25 | 株式会社東芝 | 入出力バッファ回路 |
-
1997
- 1997-10-20 JP JP9286413A patent/JPH11122091A/ja active Pending
-
1998
- 1998-10-16 US US09/173,698 patent/US6172526B1/en not_active Expired - Fee Related
- 1998-10-20 KR KR1019980043997A patent/KR100310621B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865711B1 (ko) | 2007-08-29 | 2008-10-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 출력드라이버 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037237A (ko) | 1999-05-25 |
| US6172526B1 (en) | 2001-01-09 |
| KR100310621B1 (ko) | 2001-12-17 |
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