KR960003226B1 - 입출력 버퍼회로 - Google Patents

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KR960003226B1
KR960003226B1 KR1019920000610A KR920000610A KR960003226B1 KR 960003226 B1 KR960003226 B1 KR 960003226B1 KR 1019920000610 A KR1019920000610 A KR 1019920000610A KR 920000610 A KR920000610 A KR 920000610A KR 960003226 B1 KR960003226 B1 KR 960003226B1
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가즈히로 사와다
시게루 다나카
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

입출력 버퍼회로
제1도는 본 발명의 제1실시예에 따른 입출력 버퍼회로를 나타낸 회로도.
제2도는 제1도에 도시한 입출력 버퍼회로의 신호출력시의 동작을 나타낸 파형도.
제3도는 제1도에 도시한 입출력 버퍼회로의 신호입력시의 동작을 나타낸 파형도.
제4도는 본 발명의 제2실시예에 따른 입출력 버퍼회로를 나타낸 회로도.
제5도는 본 발명의 제3실시예에 따른 입출력 버퍼회로를 나타낸 회로도.
제6도는 본 발명의 제4실시예에 따른 입출력 버퍼회로를 나타낸 회로도.
제7도는 제4실시예의 변형예에 따른 입출력 버퍼회로를 나타낸 회로도.
제8도는 제4실시예의 다른 변형예에 따른 입출력 버퍼회로를 나타낸 회로도.
제9도는 각 실시예의 변형예에 따른 입출력 버퍼회로의 일부를 나타낸 회로도.
제10도는 제9도에서의 고저항소자의 구체적인 예를 나타낸 회로도.
제11도는 종래의 입출력 버퍼회로의 일례를 나타낸 회로도.
제12도는 제11도에서의 PMOS 트랜지스터(QP1) 및 NMOS 트랜지스터(QN1)의 단면구조를 나타낸 도면.
제13도는 종래의 입출력 버퍼회로의 다른 예를 나타낸 회로도.
제14도는 제13도에서의 PMOS 트랜지스터(QP3)의 단면구조를 나타낸 도면.
제15도는 제13도에 도시한 입출력 버퍼회로의 신호입력시의 동작을 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 입출력용 패드 12 : 입력 버퍼회로
13 : 출력 버퍼회로 14 : 입력 제어회로
15 : 출력 제어회로 41 : 부트스트랩회로
QP1 : PMOS 트랜지스터 QN1 : 제1NMOS 트랜지스터
QND'' : 디플리이션형 제2NMOS 트랜지스터
QNE'' : 엔핸스먼트형 제2NMOS 트랜지스터
QND" : 디플리이션형 제3NMOS 트랜지스터
QNE" : 엔핸스먼트형 제3NMOS 트랜지스터
R : 고저항소자 QN4 : 제4NMOS 트랜지스터
[산업상의 이용분야]
본 발명의 반도체 집적회로의 입출력 버퍼회로에 관한 것으로, 특히 다른 전원전압하에서 동작하는 디바이스와의 입출력 인터페이스를 가능하게 하는 입출력 버퍼회로에 관한 것이다.
[ 종래의 기술 및 그 문제점]
제11도는 종래의 반도체 집적회로에 있어서 예컨대 CMOS FET(상보성 절연 게이트형 전계효과 트랜지스터)가 사용된 입출력 버퍼회로를 나타낸 것으로, 여기에서 참조부호 11은 입출력용 패드이고, 12 및 13은 상기 입출력용 패드를 공통으로 사용하는 입력 버퍼회로 및 출력 버퍼회로이다. 상기 출력 버퍼회로(13)는 전원전위(Vcc) 노드와 접지전위(Vss) 노드와의 사이에 직렬로 접속된 P채널형 MOS 트랜지스터(PMOS 트랜지스터 ; QP1) 및 N채널형 MOS 트랜지스터(NMOS 트랜지스터 ; QN1)를 갖추고, 출력 이네이블신호(EN)가 활성화되었을 때에 집적회로의 내부회로로부터의 출력신호(Dout)를 상기 입출력용 패드(11)로 출력한다. 상기 입력 버퍼회로(12)는, 입력단에 PMOS 트랜지스터(QP2) 및 NMOS 트랜지스터(QN2)로 이루어진 CMOS 인버터가 이용되고, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 입력되는 신호를 내부 입력신호(Din)로서 집적회로의 내부회로로 입력한다.
상기 입출력 버퍼회로를 출력버퍼로서 사용하는 경우, 출력 이네이블신호(EN)를“H”레벨로 하면, 출력 신호(Dout)의“H”또는“L”레벨에 대응하여 입출력용 패드(11)로“H”또는“L”레벨의 신호가 출력된다. 이에 대하여, 상기 입출력 버퍼회로를 입력버퍼로서 사용하는 경우, 출력 이네이블신호(EN)를“L”레벨로 하면, PMOS 트랜지스터(QP1)의 게이트노드(N1)와 NMOS 트랜지스터(QN1)의 게이트노드(N2)가 각각 대응하여“H”/“L”레벨로 되고, 입출력노드(N3)가 고(高) 임피던스 상태로 됨으로써, 입출력용 패드(11)로부터 입출력노드(N3)를 경유하여 입력단 인버터에 신호가 입력되어, 최종적으로 집적회로의 내부회로에 내부 입력신호(Din)가 입력된다.
제12도는 제11도에서의 PMOS 트랜지스터(QP1) 및 NMOS 트랜지스터(QN1)의 단면구조를 나타내고 있다. 여기에서, 참조부호 21은 P형 반도체기판이고, 22는 N웰영역이며, 23은 상기 N웰영역(22)에 형성된 PMOS 트랜지스터(QP1)의 소오스ㆍ드레인용 P형 불순물영역, 24는 상기 N웰영역(22)에 형성된 전극인출용의 N형 불순물영역이다. 또, 참조부호 25는 P웰영역이고, 26은 상기 P웰영역(25)에 형성된 NMOS 트랜지스터(QN1)의 소오스ㆍ드레인용 N형 불순물영역이며, 27은 상기 P웰영역(25)에 형성된 전극인출용의 P형 불순물영역이고, 28은 기판표면의 게이트절연막이다. 그리고, 참조부호 29는 PMOS 트랜지스터(QP1)용 게이트전극이고 30은 PMOS 트랜지스터(QP1)용 소오스배선이며, 31은 NMOS트랜지스터(QN1)용 게이트전극, 32는 NMOS 트랜지스터(QN1)용 소오스배선, 33은 PMOS 트랜지스터(QP1) 및 NMOS 트랜지스터 (QN1)의 드레인배선이다.
그런데, 소자의 미세화에 따라 신뢰성의 관점에서 디바이스 자체의 전원전압을 강하시키지 않을 수 없게 되어 전원전압이 예컨대 5V로부터 3.3V로 이행하는 경향이 있다. 특히, 최근의 마이크로프로세서 등은 전원전압이 3.3V로 이행하리라고 생각되고 있다. 그래서, 소정의 집적회로의 전원전압을 3.3V로 해도, 인터페이스하려고 하는 다른 디바이스(주변 로직회로나 메모리 등)가 5V로 동작하는 경우를 생각할 수 있는데, 이 경우에는 상기 집적회로에 설치되는 상기한 바와 같은 입출력 버퍼회로의 입출력노드(N3)에 입력전위로서 5V가 인가되게 된다. 이 경우, N웰영역(22)의 전위는 3.3V이므로, 5V의 입력전위가 인가되는 P형 불순물영역(23)과 N웰영역(22)과의 PN접합 (도면에서 A부분)이 순바이어스로 되어 버려 인터페이스가 불가능하게 되어 버린다는 문제가 발생한다. 또, 입력단 인버터의 PMOS 트랜지스터(QP2) 및 NMOS 트랜지스터(QN2)의 각 게이트에도 5V의 입력전압이 인가되어 버려 신뢰성상 문제가 생기게 된다.
상기한 바와 같이 신호입력시에 P형 불순물영역과 N웰영역과의 PN접합이 순바이어스로 되는 것에 기인하는 문제점을 해결하기 위해서, 제13도에 나타낸 바와 같은 입출력 버퍼회로의 예가 문헌「ISSCC 90, Digest, pp 48,“System, Process, and Design Implication of a Reduced Supply Voltage Microprocessor”, Randy Allmon et al.」에 기재되어 있다. 여기에서는, 상기 문제점의 해결에 관계하는 회로만을 나타내고 있고, 각종 제어회로의 도시는 생략되어 있다. 또한, 제1전원전위(Vcc1)로서 3.3V, 제2전원전위로서 5V가 사용되고 있다.
제13도에 있어서, 크기가 큰 출력용 PMOS 트랜지스터(QP3)의 기판(N웰영역)은 Vcc2(=5V) 전위에 접속되어 있다. 또, 신호입력시에 입출력노드(N4)의 전위를 PMOS 트랜지스터(QP3)의 게이트노드(N3)에 전달하여 그 전위가 최종적으로 Vcc2(=5V) 전위까지 이르도록 상승기키기 위해, 게이트가 Vcc1(=3.3V) 전위에 접속된 PMOS 트랜지스터(QP2)가 삽입되어 있다. 또, 신호출력시에 PMOS 트랜지스터 (QP1)가 온되었을때에 그 드레인노드(N2)의 Vcc1(=3.3V) 전위를 상기 게이트노드(N3)에 전달하여 출력용 PMOS 트랜지스터(QP3)를 확실하게 오프시키기 위하여 게이트가 Vcc2(=5V) 전위에 접속된 NMOS 트랜지스터(QN2)가 삽입되어 있다.
제14도는 제13도에서의 PMOS 드랜지스터(QP3)의 단면구조를 나타내고 있다. 여기에서, 참조부호 21은 P형 반도체기판이고, 22는 N웰영역, 23은 상기 N웰영역(22)에 형성된 소오스ㆍ드레인용 P형 불순물영역이며, 24는 상기 N웰영역(22)에 형성된 전극인출용의 N형 불순물영역이다. 또, 참조부호 28은 기판표면의 게이트절연막이고, 29는 게이트전극이며, 30은 소오스배선, 33은 드레인 배선이다.
상기한 제13도의 회로에 의하면, 출력용 PMOS 트랜지스터(QP3)의 기판은 Vcc2(=5V) 전위에 접속되어 있으므로, 입출력노드(N4)에 5V의 신호가 입력되어도, P형 불순물영역(23)과 N웰영역(22)과의 PN접합(도면에서 B부분)이 순바이어스되는 일은 없기 때문에, 다른 디바이스와의 입출력 인터페이스가 가능하게 된다. 또, 신호입력상태에서의 노드(N2,N3,N4)의 전압파형은 제15도에 나타낸 바와 같이 된다. 즉, 시각 t1에서 입출력노드 (N4)에 5V의 입력이 개시되고, 시각 t2에 노드(N4)가 Vcc1(=3.3V) 전위를 넘으며, 시각 t3에서 Vcc1+Vtp[PMOS 트랜지스터(QP2)의 임계치전압]의 전위를 넘으면, PMOS 트랜지스터(QP3)의 게이트노드(N3)의 전위가 노드(N4)의 전위에 뒤따라 상승하여, 최종적으로 노드(N3)는 Vcc2(=5V) 전위까지 도달하게 된다. 이에 따라, 출력용 PMOS 트랜지스터(QP3)는 완전히 오프상태로 되므로, 노드(N4)로부터 PMOS 트랜지스터(QP3)를 통하여 제1전원전위(Vcc1)를 향해 커다란 입력리크전류가 흐르는 것은 방지된다.
그런데, 제13도의 회로부(Ⅰ)에서의 트랜지스터(QP1,QN1,QN2) 부분에는 다음과 같은 문제가 있다. 즉, NMOS 트랜지스터(QP2)는 신호입력시에는 노드(N3)의 전위를 노드(N2)로 전달하는 동작을 한다. PMOS 트랜지스터(QP1)에도 출력용 PMOS 트랜지스터(QP3)와 마찬가지로 신호입력시의 순바이어스를 피하기 위하여 그 기판(N웰영역)에 Vcc2(=5V) 전위가 접속되어 있다. 그러나, 제15도에 나타낸 동작파형과 같이 노드(N2)의 전위는 NMOS 트랜지스터(QP2)의 트랜지스터 특성(백바이어스 효과 등)에 의해 Vcc1±α로 될 가능성이 있고, PMOS 트랜지스터(QP1)는 신호입력시에는 온상태로 되어 있기 때문에 온 전류에 의한 입력리크가 존재하게 된다. 이 입력리크전류는 1~2mA 정도라고 생각되나, 입출력패드수가 100 이상 존재하는 마이크로프로세서와 같은 집적회로에서는 100mA 이상의 입력리크로 되어 큰 문제가 된다.
또, 제13도의 회로에서는 출력용 NMOS 트랜지스터(QN3)나 회로부(I)의 트랜지스터 (QP1,QP1,QP2) 및 입력 버퍼회로의 입력단 인버터(도시하지 않음)에 5V레벨의 입력전위가 인가되어 버려 신뢰성상 문제가 생기게 된다.
상기한 바와 같이 종래의 입출력 버퍼회로는, 이 입출력 버퍼회로를 내장하는 집적회로의 전원전압(예컨대 3.3V)보다 높은 전압레벨(예컨대 5V)의 신호를 출력하는 다른 디바이스와의 입출력 인터페이스를 취하려고 하면, 인터페이스가 불가능하게 되거나 입력리크전류통로가 존재하게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 이루어진 것으로 입출력 버퍼회로를 내장하는 집적회로의 전원전압보다 높은 전압레벨의 신호를 출력하는 다른 디바이스와의 입출력 인터페이스를 가능하게 하고, 입력리크전류통로가 존재하지 않는 입출력 버퍼회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 실현하기 위해 본 발명은 반도체 집적회로에 설치된 입출력용 패드를 공통으로 사용하는 입력 버퍼회로 및 출력 버퍼회로를 갖춘 입출력 버퍼회로에 있어서, 입출력용 패드와 출력 버퍼회로의 출력 노드와의 사이에 제2NMOS 트랜지스터가 삽입 접속되고, 입력 버퍼회로의 입력노드는 출력 버퍼회로의 출력노드에 접속되거나, 혹은 제3NMOS 트랜지스터를 매개로 하여 입출력용 패드에 접속되어 있는 것을 특징으로 한다. 또, 상기 NMOS 트랜지스터로서 디플리이션형 트랜지스터가 사용되는 경우에는 그 게이트에 집적회로의 전원전위와 같은 레벨의 전위가 인가되고, 엔핸스먼트형 트랜지스터가 사용되는 경우에는 그 게이트에 전원전위보다 높은 레벨의 전위가 인가되는 것을 특징으로 한다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 제2NMOS 트랜지스터(혹은 제2NMOS 트랜지스터 및 제3NMOS 트랜지스터)는 항상 온상태이므로, 입력 버퍼회로 및 출력 버퍼회로에 의한 신호의 입출력 동작은 평상시대로 행해진다. 또, 입출력용 패드는 제2NMOS 트랜지스터(혹은 제2NMOS 트랜지스터 및 제3NMOS 트랜지스터)의 일단(P웰영역내의 N형 확산영역)에 접속되어 있어, 신호입력시에 입출력용 패드에 집적회로의 전원전위보다 높은 레벨의 신호가 입력되어도 출력 버퍼회로의 출력용 PMOS 트랜지스터의 드레인(N웰영역내의 P형 불순물영역)에 높은 레벨의 신호가 인가되는 일은 없으므로, 이 P형 불순물영역과 N웰영역과의 PN 접합이 순바이어스되는 일없이 다른 디바이스와의 입출력 인터페이스를 용이하게 취할 수 있고, 입력리크전류가 흐르는 일도 없게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 제1실시예에 따른 입출력 버퍼회로를 나타내고 있는 바, 이 입출력 버퍼회로를 포함하는 집적회로에는 동작전원으로서 예컨대 3.3V의 전원전압(Vcc1)이 인가된다. 제1도에 있어서, 참조부호 11은 입출력용 패드이고, 12 및 13은 상기 입출력용 패드(11)를 공통으로 사용하는 입력 버퍼회로 및 출력 버퍼회로이며, 14는 입력 제어회로, 15는 출력 제어회로이다. 상기 출력 버퍼회로(13)는, 전원전위(Vcc1) 노드와 접지전위(Vss) 노드와의 사이에 직렬로 접속된 PMOS 트랜지스터(QP1) 및 제1NMOS 트랜지스터(QN1)를 갖추고, 집적회로 내부의 출력 제어회로(15)로부터 입력되는 신호를 출력노드[N3 : PMOS 트랜지스터(QP1) 및 제1NMOS 트랜지스터(QN1)의 드레인 상호 직렬접속점]로 출력하고, 더욱이 상기 입출력용 패드(11)로 출력한다. 상기 입력 버퍼회로(12)는, 입력단에 PMOS 트랜지스터(QP2) 및 NMOS 트랜지스터(QN2)로 이루어진 CMOS 인버터가 사용되고 있고, 그 입력노드는 출력 버퍼회로(13)의 출력노드(N3)에 접속되어 있으며, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 입력되는 신호를 집적회로 내부의 입력 제어회로(14)로 출력한다.
더욱이, 상기 입출력용 패드(11)에 이어진 노드(N4)와 상기 출력 버퍼회로(13)의 출력노드(N3)와의 사이에 엔핸스먼트형 제2NMOS 트랜지스터(QNE)가 삽입 접속되어 있고, 그 게이트에는 상기 전원전위(Vcc1) 노드보다 높은 레벨의 제2전원전위(Vcc2)가 인가된다. 이 경우, 상기 제2NMOS 트랜지스터(QNE)는 출력 버퍼회로(13)의 트랜지스터(QP1,QN1)와 적어도 동등한 구동능력을 갖는다.
다음에, 제1도의 입출력 버퍼회로의 동작에 관하여 제2도 및 제3도를 참조하여 설명한다. 제2도는 제1도의 입출력 버퍼회로를 출력버퍼로서 사용한 경우의 노드(N1, N2, N3, N4)의 전압파형을 개략적으로 나타낸 것이고, 제3도는 제1도의 입출력 버퍼회로를 입력버퍼로서 사용한 경우의 노드(N3, N4, N5)의 전압파형을 개략적으로 나타낸 것이다. 여기에서 제2NMOS 트랜지스터(QNE)는 항상 온상태이므로 입력 버퍼회로(12) 및 출력 버퍼회로(13)에 의한 신호의 입출력 동작은 평상시대로 행해진다.
신호출력시에 있어서, 시각 t1에 노드(N1,N2)가“L”레벨로부터“H”레벨로 변화하면, 노드(N3)는 트랜지스터(QN1)를 통하여 방전되어“L”레벨로 변화한다. 이때, 노드(N4)는 트랜지스터(QNE)를 통하여 Vss 전위의“L”레벨로 된다. 또, 시각 t2에 노드(N1,N2)가“H”레벨로부터“L”레벨로 변화하면, 노드(N3)는 트랜지스터(QP1)를 통하여 충전되기 시작한다. 이때 트랜지스터(QNE)는 온상태이므로, 노드(N3)의 충전에 뒤따라 노드(N4)의 전위도 상승하여 Vcc1 전위의“H”레벨이 출력된다.
또한,“H”레벨 출력시에 제2NMOS 트랜지스터(QNE)의 AC(교류) 특성 및 DC(직류) 특성의 열화를 생각할 수 있으나, 이것은 그 임계치전압의 적절한 설정으로 대응가능하다. 예컨대, 트랜지스터(QNE)의 소오스(노드 N3)의 전압이 3.3V로 되도록, 즉 백게이트에 -3.3V가 걸린 상태에서의 트랜지스터(QNE)의 임계치가 -0.3V로 되도록 설정해두면, TTL(트랜지스터ㆍ트랜지스터ㆍ로직)레벨 출력으로서의 AC 특성 및 DC 특성은 없다.
한편, 신호입력시에 있어서, 시각 t1에 노드(N4)가“L”레벨로부터“H”레벨로 변화하기 시작하고, 시각 t2에 노드(N3)가 입력게이트의 임계치를 넘으면 노드(N5)는“L”레벨로 변화한다. 시각 t3에 노드(N4)의 전위가 Vcc1 전위의 레벨을 넘는다고 한다. 이후는, 트랜지스터(QNE)의 특성에 따라 노드(N3)의 전위는 포화상태로 되어 Vcc1 전위의 레벨을 유지한다. 설령 트랜지스터(QNE)의 특성이 변동했다고 해도 트랜지스터(QP1)의 드레인의 P형 확산영역과 N웰영역이 순바이어스되지 않는 레벨이면 입력리크전류는 흐르지 않으므로 문제는 없다. 노드(N4)는 NMOS 트랜지스터(QNE)의 일단 (P웰영역내의 N형 확산영역)에 접속되어 있어, 신호입력시에 노드(N4)에 전원전위(Vcc1)보다 높은 레벨의 5V의 신호가 입력되어도 출력 버퍼회로의 출력용 PMOS 트랜지스터(QP1)의 드레인(N웰영역내의 P형 불순물영역)에 높은 레벨의 신호가 인가되는 일은 없으므로, 이 P형 불순물영역과 N웰영역과의 PN접합이 순바이어스되는 일없이 다른 디바이스와의 입출력 인터페이스를 용이하게 취할 수 있다.
또한, 신호입력이“L”레벨일 때에는 상기한 바와 같은 순바이어스나 입력리크전류의 문제가 없으므로, 이에 관한 설명은 생략하기로 한다.
상기한 바와 같이 제1도의 입출력 버퍼회로에 의하면, 이것을 내장하는 집적회로의 전원전압(Vcc1)보다 높은 전압레벨의 신호를 출력하는 다른 디바이스와의 입출력 인터페이스가 가능하게 되고, 게다가 입력리크 전류통로가 존재하지 않는다. 따라서, 입출력 인터페이스를 취하려고 하는 다른 디바이스가 3.3V계인지 5V계인지에 관계없이 동일한 집적회로를 제조할 수 있게 된다.
또한, 제2NMOS 트랜지스터(QNE)는 엔핸스먼트형이고, 그 부가에 따른 프로세스추가는 필요없으나, 그 게이트에 전원전위보다 높은 레벨의 제2전원전위(Vcc2)가 부가되므로, 그 신뢰성을 유지하기 위해서는 프로세스의 변경, 예컨대 제2NMOS 트랜지스터(QNE)의 산화막을 두껍게 형성하는 등의 필요가 있는 경우가 있다.
제4도는 제2실시예에 따른 입출력 버퍼회로를 나타내고 있는 바, 제1실시예의 입출력 버퍼회로로와 비교하여 전원전위(Vcc1)를 승압함으로써 제2전원전위(Vcc2)를 생성하여 상기 엔핸스먼트형 제2NMOS 트랜지스터(QNE)의 게이트에 공급하는 부트스트랩회로(41)가 설치되어 있는 점이 다르고, 그 외는 동일하므로 제1도에서와 같은 부호를 붙였다.
제4도의 입출력 버퍼회로의 동작은, 기본적으로 제1실시예의 동작과 동일하다. 이 입출력 버퍼회로에 의하면, 제1실시예와 비교하여 집적회로의 외부로부터 제2전원전위(Vcc2)를 인가할 필요가 없으므로 편리하나, 부트스트랩회로(41)을 여분으로 필요로 한다. 여기에서, 상기 부트스트랩회로(41)는 충방전할 필요는 없고, 스태틱하게 부트 레벨을 출력할 수 있으면 좋다.
제5도는 제3실시예에 따른 입출력 버퍼회로를 나타내고 있는 바, 제1실시예의 입출력 버퍼회로와 비교하여 엔핸스먼트형 제2NMOS 트랜지스터(QNE) 대신에 디플리이션형 제2NMOS 트랜지스터(QND)가 사용되며, 그 게이트에는 전원전위(Vcc1)가 인가되는 점이 다르고, 그 외는 동일하므로 제1도에서와 같은 부호를 붙였다.
또한, 상기 디플리이션형 NMOS 트랜지스터(QND)는 동일한 집적회로내에 별도의 디플리이션형 NMOS 트랜지스터가 존재하는 경우에는 그와 동시에 형성하면 좋고, 별도의 NMOS 트랜지스터 NMOS 트랜지스터가 존재하지 않는 경우에는 NMOS 트랜지스터 NMOS 트랜지스터의 임계치제어용 이온주입 프로세스를 행하는 1공정을 추가하면 좋다.
제5도의 입출력 버퍼회로의 동작은, 기본적으로는 제1실시예의 동작과 동일하다. 이 입출력 버퍼회로에 의하면, 제1실시예와 비교하여 집적회로의 외부로부터 제2전원전위(Vcc2)를 인가할 필요가 없다는 잇점이 있다.
제6도는 제4실시예에 따른 입출력 버퍼회로를 나타내고 있는 바, 제5도의 입출력 버퍼회로와 비교하여 입력 버퍼회로(12)의 입력노드는 출력 버퍼회로(13)의 출력노드(N3)에 접속되어 있지 않고, 입출력용 패드(11)와 입력 버퍼회로(12)의 입력노드와의 사이에 디플리이션형 제3NMOS 트랜지스터(QND'')가 삽입 접속되며, 그 게이트에 전원전위(Vcc1)가 인가되는 점이 다르고, 그 외는 동일하므로 제5도에서와 같은 부호를 붙였다. 이 경우, 상기 제2NMOS 트랜지스터(QND)는 출력 버퍼회로(13)의 트랜지스터(QP1, QN1)와 적어도 동등한 구동능력을 가지나, 제3NMOS 트랜지스터(QND")는 입력전용이므로 제2NMOS 트랜지스터(QND)보다 크기가 작아도 좋다.
제6도의 입출력 버퍼회로의 동작은, 기본적으로는 제5도의 회로의 동작과 동일하다. 이 입출력 버퍼회로에 의하면, 예컨대 출력 버퍼회로(13)의 출력용 트랜지스터(QP1, QN1)의 패턴레이아웃의 형편상, 입력 버퍼회로(12)의 입력노드를 출력 버퍼회로(13)이 출력노드(N3)에 접속하는 것이 곤란하여 입력 버퍼회로(12)의 입력노드를 출력 버퍼회로(13)의 출력노드(N3)로부터 분리하여 형성할 필요가 있는 경우에 유효하다.
제7도는 제6도의 입출력 버퍼회로의 변형예를 나타내고 있는 바, 제6도의 입출력 버퍼회로와 비교하여 디플리이션형 제2NMOS 트랜지스터(QND) 및 제NMOS 트랜지스터(QND'') 대신에 각각 엔핸스먼트형 제2NMOS 트랜지스터(QNE) 및 제3NMOS 트랜지스터(QNE'')가 사용되며, 각각의 게이트는 전원전위(Vcc1)보다 높은 레벨의 전위(Vcc2)가 전원패드(도시하지 않음) 혹은 부트스트랩회로(도시하지 않음)로부터 인가되는 점이 다르고, 그 외는 동일하므로 제6도에서와 같은 참조부호를 붙였다. 제7도의 입출력 버퍼회로에 의하면, 기본적으로는 제6도의 회로와 동일한 동작에 의해 거의 같은 효과가 얻어진다.
또한, 제6도의 입출력 버퍼회로의 다른 변형예로서, 디플리이션형 제2NMOS 트랜지스터(QND) 및 제3NMOS 트랜지스터(QND'')중 어느 한쪽 대신에 엔핸스먼트형 NMOS 트랜지스터(QNE)를 사용하고, 그 게이트에 전원전위(Vcc1)보다 높은 레벨의 전위(Vcc2)를 인가해도 좋다. 여기에서 예컨대 제3NMOS 트랜지스터(QND") 대신에 엔핸스먼트형 NMOS 트랜지스터(QNE)를 사용한 경우를 제8도에 나타내고 있다. 이 경우는, 기본적으로는 제6도의 회로와 동일한 동작에 의해 거의 같은 효과를 얻을 수 있다.
또한, 상기 각 실시예의 입출력 버퍼회로에 있어서, 입력신호가 5V인 레벨을 장시간 동안 계속 유지한 경우에는, 출력 버퍼회로(13)의 출력노드(N3)의 전위가 제2NMOS 트랜지스터 QNE 혹은 QND의 리크전류에 의해 전원전위(Vcc1)의 레벨보다 상승해 버리는 것을 생각할 수 있다. 이것을 방지하기 위해서는, 예컨대 제5도의 회로에 대하여 제9도에 나타낸 바와 같이 출력 버퍼회로(13)의 출력노드(N3)와 Vss 전위노드의 사이에 고저항소자(R)를 삽입하면 좋다. 이 고저항소자(R)의 구체적인 예로서는, 프로세스의 내용에 따라 고저항의 폴리실리콘, 혹은 제10a도에 나타낸 바와 같이 게이트와 소오스가 서로 접속된 엔핸스먼트형 제4NMOS 트랜지스터(QN4), 혹은 제10b도에 나타낸 바와 같이 게이트에 전원전위(Vcc1)가 인가된 크기가 작은 엔핸스먼트형 제4NMOS 트랜지스터(QN4) 등을 생각할 수 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정하는 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 입출력 버퍼회로에 의하면, 집적회로의 전원전압이 예컨대 3.3V이어도 이것보다 높은 레벨, 예컨대 5V로 동작하는 다른 로직디바이스, 메모리디바이스 등과의 사이에서 직접 입출력 인터페이스를 취하고, 출력으로서는 TTL레벨을 보증하며, 입력시에는 입력리크전류 없는 시스템을 구성할 수 있다.

Claims (21)

  1. 반도체 집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위(Vcc1) 노드와 접지전위(Vss) 노드와의 사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 직접회로의 내부회로로부터의 신호에 따라 상기 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(12) 및, 상기 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)와의 사이에 삽입 접속되고, 그 게이트에는 상기 전원전위(Vccl) 노드와 같은 레벨의 전위가 인가되는 디플리이션형 제2N형 MOS FET(QND)를 구비하고, 상기 입력 버퍼회로(12)의 입력노드가 상기 출력 버퍼회로(13)의 출력 노드에 접속되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  2. 제1항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위(Vss) 노드와의 사이에 고정 항소자(R)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  3. 제2항에 있어서, 상기 고저항소자(R)는 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  4. 반도체 집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위(Vcc1) 노드와 접지전위(Vss) 노드와의 사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로부터의 신호에 따라 상기 P형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13) 및, 상기 출력 버퍼회로 (13)의 출력노드와 상기 입출력용 패드(11)와의 사이에 삽입 접속되고, 그 게이트에는 상기 전원전위(Vcc1) 노드보다 높은 레벨의 전위(Vcc2)가 인가되는 엔핸스먼트형 제2N형 MOS FET(QNE)를 구비하고, 상기 입력 버퍼회로(12)의 입력노드가 상기 출력 버퍼회로(13)의 출력노드에 접속되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  5. 제4항에 있어서, 외부로부터 인가되는 전원전위를 승압함으로써 전원전위보다 높은 레벨의 전위를 생성하여 상기 제2N형 MOS FET(QNE)의 게이트에 공급하는 부트스트랩회로(41)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  6. 제4항 또는 제5항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위(Vss) 노드와의 사이에 고정항소자(R)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  7. 제6항에 있어서, 상기 고정항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  8. 반도체 집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위(Vcc1) 노드와 접지전위(Vss) 노드와이 사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로부터의 신호에 따라 상기 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13), 이 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)와의 사이에 접속된 제2N형 MOS FET(QND) 및, 상기 입출력용 패드(11)와 상기 입력 버퍼회로(12)의 입력노드와의 사이에 삽입 접속된 제3N형 MOS FET(QND")를 구비하고, 상기 제2N형 MOS FET(QND) 및 제3N형 MOS FET(QND")는 상기 전원전위(Vcc1) 노드와 같은 레벨의 전위가 게이트에 인가되는 디플리이션형 MOS FET인 것을 특징으로 하는 입출력 버퍼회로.
  9. 제8항에 있어서, 상기 제3N형 MOS FET(QND'')가 상기 제2N형 MOS FET(QND)보다 크기가 작은 것을 특징으로 하는 입출력 버퍼회로.
  10. 제8항 또는 제9항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위(Vss) 노드와의 사이에 고저항소자(R)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  11. 제10항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  12. 반도체 집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위(Vcc1) 노드와 접지전위(Vss) 노드와의 사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로부터의 신호에 따라 상기 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13), 이 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)와의 사이에 삽입 접속된 제2N형 MOS FET(QNE) 및, 상기 입출력용 패드(11)와 상기 입력 버퍼회로(12)의 입력노드와의 사이에 삽입 접속된 제3N형 MOS FET(QNE")를 구비하고, 상기 제2N형 MOS FET(QNE) 및 제3N형 MOS FET(QNE")는 상기 전원전위(Vcc1) 노드와 같은 레벨의 전위(Vcc2)가 게이트에 인가되는 엔핸스먼트형 MOS FET인 것을 특징으로 하는 입출력 버퍼회로.
  13. 제12항에 있어서, 상기 제3N형 MOS FET(QNE")가 상기 제2N형 MOS FET(QNE)보다 크기가 작은 것을 특징으로 하는 출력 버퍼회로.
  14. 제12항에 있어서, 외부로부터 인가되는 전원전위를 승압함으로써 전원전위보다 높은 레벨의 전위를 생성하여 상기 제2N형 MOS FET(QNE) 또는 제3N형 MOS FET(QNE")의 게이트에 공급하는 부트스트랩회로(41)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  15. 제12항 내지 제14항중 어느 한 항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위(Vss) 노드와의 사이에 고저항소자(R)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  16. 제15항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  17. 반도체 집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위(Vcc1) 노드와 접지전위(Vss) 노드와의 사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로부터의 신호에 따라 상기 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13), 이 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)와의 사이에 삽입 접속된 제2N형 MOS FET(QND) 및, 상기 입출력용 패드(11)와 상기 입력 버퍼회로(12)의 입력노드와의 사이에 삽입 접속된 제3N형 MOS FET(QNE)를 구비하고, 상기 제2N형 MOS FET(QND) 및 제3N형 MOS FET(QNE) 중 어느 하나는 상기 전원전위(Vcc1) 노드와 같은 레벨의 전위가 게이트에 인가되는 디플리이션형 MOS FET이고, 상기 제2N형 MOS FET(QND) 및 상기 제3N형 MOS FET(QNE)중 나머지 하나는 상기 전원전위(Vcc1) 노드와 같은 레벨의 전위(Vcc2)가 게이트에 인가되는 엔핸스먼트형 MOS FET인 것을 특징으로 하는 입출력 버퍼회로.
  18. 제17항에 있어서, 상기 제3N형 MOS FET(QNE)가 제2N형 MOS FET(QND)보다 크기가 작은 것을 특징으로 하는 입출력 버퍼회로.
  19. 제17항에 있어서, 오부로부터 인가되는 전원전위를 승압함으로써 전원전위보다 높은 레벨의 전위를 생성하여 상기 2N형 MOS FET(QND) 또는 제3N형 MOS FET(QNE)의 게이트에 공급하는 부트스트랩회로(41)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  20. 제17항 내지 제19항중 어느 한 항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위(Vss) 노드와의 사이에 고저항소자(R)를 구비하는 것을 특징으로 하는 입출력 버퍼호로.
  21. 제20항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
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