KR100206870B1 - 정전 방전 및 래치 업 방지회로 - Google Patents

정전 방전 및 래치 업 방지회로 Download PDF

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Abstract

본 발명은 양극성 정전기 방전 및 음극성 정전기 방전에 의한 회로의 파괴를 방지하는 정전기 방전 방지하는 트랜지스터와 집전 회로 사이에 스위칭 작용을 하는 피 모스 트랜지스터를 연결하고, 상기 피 모스 트랜지스터의 스위칭 작용에 의해 일정한 범위의 레벨로 제한된 정저기만 집적 회로에 인가되도록 하고 일정한 범위의 레벨로 제한되지 않은 정전기는 차단하여 집적 회로에 인가되지 않도록 함으로써 정전기 방전에 의한 회로의 파괴를 방지하고,바이어스 조건이 안정된 다음 상기 회로에 신호의 입,출력이 수행되게 함으로써 래치-업을 방지하는 정전 및 래치-업 방지 회로에 관한 것이다.

Description

정전 방전(ESD : Electro-static Discharge) 및 래치 업(Latch-up) 방지 회로
제1도는 종래 기술에 의한 정전 방지 회로의 구성을 나타낸 도면으로서, 상기 정전 방지 회로가 집적 회로 칩의 내부에 설치된 것을 나타낸 도면.
제2도는 제1도의 등가 회로도.
제3도는 종래 기술에 의한 정전 방지 회로의 구성을 나타낸 도면으로서, 상기 정전 방지 회로가 집적 회로 칩의 외부에 설치된 것을 나타낸 도면.
제4도는 본 발명에 의한 정전 방전 및 래치-업 방지 회로가 집적 회로의 내부에 설치된 것을 나타낸 도면.
제5도는 제4도의 등가 회로도.
제6도 및 제7도는 본 발명에 의한 정전 및 래치-업 방지 회로가 집적회로 칩의 외부에 설치된 것을 나타낸 도면.
제8도는 제4도-제7도의 제어부의 회로 구성 및 제어부의 입,출력 신호간의 진리표를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 3 : 피 모스 트랜지스터 2 : 엔 모스 트랜지스터
4 : 제어부 5 : 인버터
6 : 낸드 게이트
본 발명은 집적 회로를 정전 방전 및 래치-업으로 부터 보호하기 위한 회로에 관한 것으로, 특히 일정한 범위의 레벨로 제한된 정전기만 집적 회로에 인가되도록 함으로써 정전기 방전에 의한 회로와 파괴를 방지하고, 바이어스 조건이 안정된 다음 상기 집적 회로에 신호의 입,출력이 수행되게 함으로써 래치-업을 방지한 정전 방전 및 래치-업 회로에 관한 것이다.
제1도는 종래 기술에 의한 정전 방전 방지 회로를 나타낸 도면으로서, (+) 전원 전압(Vdd)과 (-)전원 전압(또는 접지)(Vss) 사이에 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)가 차례로 연결되고, 상기 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)의 게이트 전극은 각각 자신의 소스 전극과 공통으로 접속된다. 제2도는 제1도의 등가 회로를 나타낸 것으로, 제1도의 피 모스 트랜지스터(1)는 양(+)극성 정전 방전 방지 다이오드(D1)의 역할을 하게 되며, 엔 모스 트랜지스터(2)는 음(-)극성 정전 방전 방지 다이오드(D2)의 역할을 하게된다. 이와 같은 정전 방전 방지 회로는 집적 회로 칩의 내부 또는 외부에 모두 설치될 수 있다. 제1도 및 제2도는 상기 정전 방전 방지 회로가 집적 회로 칩의 내부에 설치된 경우를 나타낸 것으로, 상기 정전 방전 회로가 패드(PAD)와 집적 회로 칩의 내부 회로 사이에 위치되어 있다.
한편, 제3도는 상기 정전 방전 방지 회로가 집적 회로의 외부에 설치된 경우를 나타낸 것으로, 상기 정전 방전 방지 회로는 집적 회로에 연결되어 있는 핀과 외부 회로 사이에 위치되어 있다.
이와 같이 구성된 종래 기술에 의한 정전 방지 회로의 동작을 상세히 설명하면 다음과 같다.
(+) 전원 전압(Vdd)과 (-) 전원 전압(Vss)이 상기 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)의 소스 전극에 각각 인가되어 있는 경우, 패드(PAD)에 상기 (+) 전원 전압(Vdd)보다 큰 전압의 양(+) 극성 정전기가 인가되면, 다이오드(D1)가 턴-온되는 반면 다이오드(D2)는 턴-오프된다. 그러므로 이 경우에 노드(N1)에 나타날 수 있는 최대 전압은 (+) 전원 전압(Vded)과 상기 다이오드(D1)의 문턱 전압(Von,D1)을 더한 값(Vdd +Von.D1)으로 제한 된다. 이와 같이 최대값이 제한된 노드(N1)의 전위는 집적 회로 칩의 내부 회로로 전달된다.
한편, 패드(PAD)에 (-) 전원 전압(Vss) 보다 작은 전압은 음(-)극성 정전기가 인가되면, 다이오드(D2)가 턴-온되는 반면 다이오드(D1)가 턴-오프된다. 그러므로 이 경우에 노드(N1)에 나타날 수 있는 최소 전압은 (-) 전원 전압(Vss)에서 상기 다이오드(D2)의 문턱 전압(Von,D2)을 뺀 값(Vdd-Von,D2)으로 제한 된다. 이와 같이 최소값이 제한된 노드(N1)의 전위는 집적 회로 칩의 내부 회로로 전달된다.
따라서, 패드(PAD)로부터 매우 큰 양(+)극 성 또는 매우 작은 음(-)극성의 정전기가 인가되더라도 정전 방전 방지 다이오드(D1),(D2)에 의해 일정 레벨이하 또는 일정 레벨 이상으로 제한된 전위의 전압만이 집적 회로 칩의 내부 회로로 전달됨으로써 정전 방전에 의한 집적 회로의 파괴가 방지된다.
그러나, 상기의 회로에 (+) 전원 전압(Vdd)과 (-)전원 전압(Vss)이 인가되어 있지 않은 경우에 매우 큰 전압의 양(+)극성 정전기나 또는 매우 작은 전압의 음(-)극성 정전기가 패드(PAD)에 인가되면 상기 다이오드(D1),(D2)가 턴-온되지 못하게 되므로 수백 내지 수천 볼트의 매우 높은 전압이 아무런 제한 없이 집적 회로 칩의 내부 회로로 전달되게 되어 집적 회로 칩의 내부 회로가 파괴되게 된다. 그러므로, 이 경우에는 상기 정전 방전 방지 회로는 아무런 역할도 하지 못하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 정전 방전 방지 회로에 의해 일정한 범위의 레벨로 제한된 정전기만 집적 회로에 인가되도록하는 정전 방전 및 래치-업 방지 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위하여, 본 발명은 집적 회로 칩의 내부 또는 외부에 위치하고, (+) 전원 전압 (-) 전원 전압 사이에 직렬로 연결되어, 양극성 정전기 방전 및 음극성 정전기 방전을 방지하는 정전기 방전 방지 수단인 피 모스 트랜지스터 및 엔 모스 트랜지스터와, 상기 정전기 방전 방지 수단과 집적 회로 칩의 내부 회로 사이에 연결되어 스위칭 작용을 하는 스위칭 수단인 피 모스 트랜지스터와, 상기 스위칭 수단의 스위칭을 제어하기 위한 제어 신호를 출력하는 제어 수단인 제어부를 포함하여 구성된다.
이와같이 구성된 본 발명은 제어 수단의 제어에 따라 상기 스위칭 수단이 정전기 방전 방지 수단에 의해 일정한 범위의 레벨로 제한된 정전기만 집적 회로 칩의 내부 회로에 인가되도록 하고 일정한 범위의 레벨로 제한되지 않은 정전기는 차단함으로써 정전기 방전에 의한 회로의 파괴 및 래치-업을 방지하게 된다.
제4도는 본 발명에 의한 정전 방전 및 래치-업 방지를 나타낸 도면으로서, 제1도와 동일하게 구성된 피 모스 트랜지스터(1) 및 엔 모스 트랜지스터(2)에, 게이트 전극에 제어 신호(CTL)가 인가됨에 따라 스위칭 작용을 하는 피 모스 트랜지스터(3)가 노드(N1)와 집적 회로 칩의 내부 회로 사이에 구비되어 있다. 제4도는 본 발명에 의한 정전 방전 및 래치-업 방지 회로가 집적 회로 칩의 내부에 설치되는 경우를 나타낸 것이며, 이의 등가 회로는 제5도에 도시된 바와 같다.
이와 같이 구성된 본 발명에 의한 정전 방전 방지 및 래치-업 방지 회로의 작업과 효과를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, (+) 전원 전압(Vdd)과 (-) 전원 전압(Vss)이 상기 피모스 트랜지스터(1)와 엔 모스 트랜지스터(2)의 소스 전극에 각각 인가되어 있는 경우, 패드(PAD)에 상기 (+) 전원 전압(Vdd) 보다 큰 전압의 양(+)극성 정전기가 인가되면, 다이오드(D1)가 턴-온되는 반면 다이오드(D2)는 턴-오프된다. 그러므로 이 경우에 노드(N1)에 나타날 수 있는 최대 전압은 (+) 전원 전압(Vdd)과 상기 다이오드(D1)의 문턱 전압(Von,D1)을 더한 값(Vdd + Von,D1)으로 제한된다. 이와 같이 최대값이 제한된 노드(N1)의 전위는 집적 회로 칩의 내부 회로로 전달된다.
한편, 패드(PAD)에 (-) 전원 전압(Vss) 보다 작은 전압은 음(-)극성 정전기 가 인가되면, 다이오드(D2)가 턴-온되는 반면 다이오드(D1)가 턴-오프된다. 그러므로 이 경우에 노드(N1)에 나타날 수 있는 최소 전압은 (-) 전원 전압(Vss)에 상기 다이오드(D2)의 문턱 전압(Von,D2)을 뺀 값(Vdd-Von,D2)으로 제한된다. 이와 같이 최소값이 제한된 노드(N1)의 전위는 집적 회로 칩의 내부 회로로 전달된다.
따라서, 패드(PAD)로부터 매우 큰 양(+)극성의 정전기 또는 매우 작은 음(-)극성의 정전기가 인가되더라도 정전 방전 방지 다이오드(D1),(D2)에 의해 일정 레벨 이하 또는 일정 레벨 이상으로 제한된 전위의 전압만이 집적 회로 칩의 내부 회로로 전달됨으로써 정전 방전에 의한 집적 회로의 파괴가 방지된다.
그런데, (+) 전원 전압(Vdd)과 (-) 전원 전압(Vss)이 상기 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)의 소스 전극에 모두 인가되어 있지 않거나, 또는 상기 두 소스 전극중 하나에만 인가되는 경우, 상기 피 모스 트랜지스터(3)의 게이트 전극에 하이 상태의 제어 신호가 인가된다. 따라서, 상기 피 모스 트랜지스터(3)는 턴-오프되어 집적 회로 칩의 내부 회로는 전기적으로 상기 노드(N1)와 분리되게 된다. 이러한 상태에서는 패드(PAD)에 매우 큰 양(+)극성 또는 매우 작은 음(-)극성의 정전기기 인가되더라도 턴-오프된 스위치(S)에 의해 상기 정전기가 집적 회로 칩의 회로로 전달되지 못하게 되므로 정전기 방전에 의한 회로의 파괴가 방지되게 된다.
제6도 및 제7도는 본 발명에 의한 정전 방전 방지 및 래치-업 방지 회로가 직접 회로 칩의 외부에, 즉 집적 회로 칩의 핀과 외부 회로 사이에 설치되어 있는 경우는나타낸 것이다. 제6도는 스위치(S)인 피 모스 트랜지스터(3)가 집적 회로 칩의 핀과 노드(N1) 사이이 위치되어 있는 경우는 나타낸 것이며, 제7도는 피 모스 트랜지스터(3)가 노드(N1)와 외부 회로 사이에 위치되어 있는 경우를 나타낸 것이다. 제6도 및 제7도에 도시된 회로는 제4도 및 제5도의 그것과는 설치된 위치만 다를 뿐 그 동작은 동일하다.
제8도는 제4도-제7도의 피 모스 트랜지스터(3)의 게이트 전극에 인가되는 제어 신호를 발생하는 제어부(4)의 회로 구성과 상기 제어부(4)의 입,출력 신호간의 진리표를 나타낸 것으로 (-)전원 전압(Vss)를 반전하는 인버터(5)와, 상기 인버터(5)의 출력 신호와 (+) 전원 전압(Vdd)를 낸드 연산하는 낸드 게이트(6)로 구성된다. 상기 제어부(4)의 진리표에서 알 수 있는 바와 같이, 제어부(4)는 (+) 전원 전압(Vdd)이 하이 상태이고 (-) 전원 전압(Vss)이 로우인 경우에만 로우 상태의 제어 신호(CTL)를 출력하게 된다. 그리하여 상기 로우 상태의 제어 신호가 게이트 전극에 인가된 피 모스 트랜지스터(3)가 턴-온되어 노드(N1)의 전위를 집적 회로 칩의 내부 회로로 전달한다. 그러나, (+) 전원 전압(Vdd) 및 (-) 전원 전압(Vss)이 각각 하이 및 로우인 경우가 아니면 상기 제어부(4)는 하이 상태의 제어 신호를 출력하게 되어 피 모스 트랜지스터(3)를 턴-오프 시킨다. 따라서, 상기 피 모스 트랜지스터(3)는 집적 회로를 외부 회로로 부터 전기적으로 분리시킨다.
그런데, 상기 피 모스 트랜지스터(3)가 턴-온이 되게 하는 경우, 즉 (+) 전원 전압(Vdd) 및 (-) 전원 전압(Vss)이 각각 하이 및 로우인 경우는 (+) 전원 전압(Vdd)과 (-) 전원 전압(Vss)이 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)의 소스 전극에 각가 인가된 때이다. 이 때에는 상기 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)에 의해 양(+)극성 및 음(-)극성의 정전기기 일정한 레벨의 범위로 제한되게 되므로, 노드(N1)의 전위가 집적 회로 칩의 내부회로에 전달되더라도 정전기 방전에 의한 회로의 파괴는 발생되지 않는다. 그러나, 상기 피 모스 트랜지스터(3)가 턴-오프 되는 경우, 즉 피 모스 트랜지스터(1)와 엔 모스 트랜지스터(2)의 소스 전극에 (+) 전원 전압(Vdd)과 (-) 전원 전압(Vss)이 모두 인가되지 않거나 하나에만 인가되는 경우에는, 인가되는 양(+)극성 또는 음(-)극성의 정전기는 일정한 레벨로 제한되지 않게된다. 이 때에는 피 모스 트랜지스터(3)가 집적 회로 칩의 내부 회로를 노드(N1)로 부터 분리하게 되므로 정전기 방전에 의한 회로의 파괴는 발생되지 않는다.
또한, 본 발명에 의한 정전 방전 및 래치-업 방지 회로에서는 전원 전압(Vdd, Vss)이 모두 인가된 후에 패드 또는 핀이 집적 회로와 연결된다. 즉, 집적회로 칩의 내부 회로가 전원 전압(Vdd, Vss)에 의해 안정된 바이어스 조건이 된 후에 입/출력 핀으로 부터 신호의 입출력의 수행됨으로써 래치-업이 방지되게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 정전 방전 및 래치-업 방지 회로는 일정한 레벨의 범위로 제한한 정전기만 집적 회로 칩의 내부 회로에 인가함으로써 집적 회로가 정전기 방전에 의해 파괴되는 것을 방지할 수 있을 뿐만 아니라, 바이어스 조건이 안정된 다음 상기 집적 회로에 신호의 입,출력이 수행됨으로써 래치-업을 방지하는 효과가 있다.

Claims (6)

  1. 집적 회로 칩의 내부 또는 외부에 위치하고, (+) 전원 전압과 (-) 전원 전압 사이에 직렬로 연결되어, 양극성 정전기 방전 및 음극성 정전기 방전을 방지하는 정전기 방전 방지 수단과; 상기 정전기 방전 방지 수단과 집적 회로 칩의 내부 회로 사이에 연결되어 스위칭 작용을 하는 스위칭 수단과; 상기 (+) 전원 전압 및 (-) 전원전압에 의해 상기 스위칭 수단의 스위칭을 제어하기 위한 제어 신호를 출력하는 제어 수단을 포함하여 구성된 것을 특징으로 하는 정전 방전 및 래치-업 방지 회로.
  2. 제1항에 있어서, 상기 정전기 정전기 방전 방지 수단은 피-엔 접합 다이오드임을 특징으로 하는 정전 방전 및 래치-업 방지 회로.
  3. 제1항에 있어서, 상기 정전기 방전 방지 수단은 모스 트랜지스터임을 특징으로 하는 정전 방전 및 래치-업 방지 회로.
  4. 제1항에 있어서, 상기 제어 수단은 (+) 전원 전압과 (-) 전원 전압의 전위가 각각 소정의 상태일 경우에만 상기 스위칭 수단이 동작하도록 하는 제어신호를 출력하게 구성된 것을 특징으로 하는 정전 방전 및 래치-업 방지 회로.
  5. 제4항에 있어서, 상기 스위칭 수단은 모스 트랜지스터임을 특징으로 하는 정전 방전 및 래치-업 방지 회로.
  6. 제4항에 있어서, 상기 제어 수단은 (-) 전원 전압의 레벨을 반전시키는 인버터와; 상기 인버터의 출력 신호와 (+) 전원 전압의 레벨을 낸드 연산하는 낸드 게이트를 포함하여 구성된 것을 특징으로 하는 정전 방전 및 래치-업 방지 회로.
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