JPH11355117A - Ｃｍｏｓ入力バッファ保護回路を含む集積回路 - Google Patents
Ｃｍｏｓ入力バッファ保護回路を含む集積回路Info
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- JPH11355117A JPH11355117A JP11120168A JP12016899A JPH11355117A JP H11355117 A JPH11355117 A JP H11355117A JP 11120168 A JP11120168 A JP 11120168A JP 12016899 A JP12016899 A JP 12016899A JP H11355117 A JPH11355117 A JP H11355117A
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Abstract
(57)【要約】
【課題】 信号バスに現れる高電圧信号（５Ｖ）から、
入力バッファを保護する低電圧（３．３Ｖ）ＣＭＯＳ入
力バッファ保護回路を提供する。 【解決手段】 本発明の低電圧ＣＭＯＳ入力バッファ保
護回路は、電力が与えられないとき（すなわちＶＤＤが
存在しないとき）には、保護回路は、電流を引き出さな
いホットプラガブル状態にある。さらに本発明の回路
は、ＣＭＯＳ伝送ゲートを有し、必要な保護を提供する
オンチップで生成された基準電圧を用いる。
入力バッファを保護する低電圧（３．３Ｖ）ＣＭＯＳ入
力バッファ保護回路を提供する。 【解決手段】 本発明の低電圧ＣＭＯＳ入力バッファ保
護回路は、電力が与えられないとき（すなわちＶＤＤが
存在しないとき）には、保護回路は、電流を引き出さな
いホットプラガブル状態にある。さらに本発明の回路
は、ＣＭＯＳ伝送ゲートを有し、必要な保護を提供する
オンチップで生成された基準電圧を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ入力バッ
ファ保護回路に関し、特に低電圧（３．３Ｖ）ＣＭＯＳ
技術で形成されるが高入力電圧（５Ｖ）にも耐えるＣＭ
ＯＳ入力バッファ保護回路に関する。
ファ保護回路に関し、特に低電圧（３．３Ｖ）ＣＭＯＳ
技術で形成されるが高入力電圧（５Ｖ）にも耐えるＣＭ
ＯＳ入力バッファ保護回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路においては、最大５Ｖの電
圧範囲で動作する第１部分と、最大３．３Ｖの電圧範囲
で動作する第２部分とを含む装置がある。これらの２つ
の部分の間には「バッファ」回路を提供する必要があ
る。かくしてその入力点で高電圧（５Ｖ）に耐えること
ができる低電圧（３．３Ｖ）のＣＭＯＳ技術で回路を提
供する必要がある。
圧範囲で動作する第１部分と、最大３．３Ｖの電圧範囲
で動作する第２部分とを含む装置がある。これらの２つ
の部分の間には「バッファ」回路を提供する必要があ
る。かくしてその入力点で高電圧（５Ｖ）に耐えること
ができる低電圧（３．３Ｖ）のＣＭＯＳ技術で回路を提
供する必要がある。
【０００３】さらに多くのシステム構成では、「ホット
プラガブル（hot pluggable）」な回路を必要とする。
このホットプラガブルな回路とは、回路に電源が入って
いない（即ち、ＶＤＤが存在しない）場合に、高電圧の
バスから電流を引き出すことのない回路を意味する。さ
らにまたこの回路は高電圧に曝されたときには、損傷を
受けないよう設計しなければならない。
プラガブル（hot pluggable）」な回路を必要とする。
このホットプラガブルな回路とは、回路に電源が入って
いない（即ち、ＶＤＤが存在しない）場合に、高電圧の
バスから電流を引き出すことのない回路を意味する。さ
らにまたこの回路は高電圧に曝されたときには、損傷を
受けないよう設計しなければならない。
【０００４】特に、ＭＯＳトランジスタのゲート酸化物
が高い電圧に曝された場合には、電圧破壊を起こして、
ゲート−ドレイン間および／またはゲート−ソース間の
短絡を引き起こしてしまう。同様にＭＯＳトランジスタ
のドレイン−ソース接合部は高電圧に曝されたときには
ホットキャリアによって劣化してしまう。かくして、動
作すべき電圧よりも高い電圧に曝されるＭＯＳ回路は、
その回路内のトランジスタは、そのゲート酸化物あるい
はソース−ドレイン接合部にはその通常の動作電圧以上
の電圧がかからないように設計しなければならない。
が高い電圧に曝された場合には、電圧破壊を起こして、
ゲート−ドレイン間および／またはゲート−ソース間の
短絡を引き起こしてしまう。同様にＭＯＳトランジスタ
のドレイン−ソース接合部は高電圧に曝されたときには
ホットキャリアによって劣化してしまう。かくして、動
作すべき電圧よりも高い電圧に曝されるＭＯＳ回路は、
その回路内のトランジスタは、そのゲート酸化物あるい
はソース−ドレイン接合部にはその通常の動作電圧以上
の電圧がかからないように設計しなければならない。
【０００５】高電圧にインタフェースする低電圧のＣＭ
ＯＳバッファ回路における問題点は、Ｐチャネル出力ト
タランジスタのソースが低電圧電源ＶＤＤに通常接続さ
れていることである。ＶＤＤ以上の電圧がこの素子のド
レインに印加される場合（ドレインは通常バッファ回路
のＰＡＤに接続されている）には、Ｐチャネル素子に固
有の浮遊ダイオードを順方向バイアスをする。その理由
はＰチャネルトランジスタのＮタブ（Ｎウエルとも称す
る）バックゲートは通常ＶＤＤに接続されているからで
ある。
ＯＳバッファ回路における問題点は、Ｐチャネル出力ト
タランジスタのソースが低電圧電源ＶＤＤに通常接続さ
れていることである。ＶＤＤ以上の電圧がこの素子のド
レインに印加される場合（ドレインは通常バッファ回路
のＰＡＤに接続されている）には、Ｐチャネル素子に固
有の浮遊ダイオードを順方向バイアスをする。その理由
はＰチャネルトランジスタのＮタブ（Ｎウエルとも称す
る）バックゲートは通常ＶＤＤに接続されているからで
ある。
【０００６】図１に示した従来の回路においては、ＰＡ
Ｄ電圧がＶＤＤより低い場合には、ＶＤＤに等しい供給
電圧ＶＦＬＴを生成し、ＰＡＤがＶＤＤより高いときに
は、ＰＡＤ電圧に等しい供給電圧ＶＦＬＴを生成するこ
とにより、この問題を解決している。この基準（供給）
電圧ＶＦＬＴは、全てのＰチャネルトランジスタのＮタ
ブ（Ｎウエルとも称する）バックゲートに加えられる。
そしてこのＰチャネルトランジスタのソースとドレイン
は、ＰＡＤ電圧に接続される。
Ｄ電圧がＶＤＤより低い場合には、ＶＤＤに等しい供給
電圧ＶＦＬＴを生成し、ＰＡＤがＶＤＤより高いときに
は、ＰＡＤ電圧に等しい供給電圧ＶＦＬＴを生成するこ
とにより、この問題を解決している。この基準（供給）
電圧ＶＦＬＴは、全てのＰチャネルトランジスタのＮタ
ブ（Ｎウエルとも称する）バックゲートに加えられる。
そしてこのＰチャネルトランジスタのソースとドレイン
は、ＰＡＤ電圧に接続される。
【０００７】この供給電圧ＶＦＬＴを用いることによ
り、これらのトランジスタの浮遊ダイオードが順方向に
バイアスされるを阻止している。図１において、電圧制
御回路である基準電圧生成器１０は、一対のＰチャネル
トランジスタ１１と１２のＮタブバックゲートに印加さ
れる電源電圧ＶＦＬＴを生成するよう構成されている。
このように構成されているため、この回路１０は、ノー
ドＡに現れるＰＡＤ電圧（信号バス）が電源電圧ＶＤＤ
以上の場合に用いられる。
り、これらのトランジスタの浮遊ダイオードが順方向に
バイアスされるを阻止している。図１において、電圧制
御回路である基準電圧生成器１０は、一対のＰチャネル
トランジスタ１１と１２のＮタブバックゲートに印加さ
れる電源電圧ＶＦＬＴを生成するよう構成されている。
このように構成されているため、この回路１０は、ノー
ドＡに現れるＰＡＤ電圧（信号バス）が電源電圧ＶＤＤ
以上の場合に用いられる。
【０００８】特に、ＰＡＤが１個のＰチャネルのしきい
値電圧（Ｖｔｐとして示す）だけＶＤＤより高くなると
きには、トランジスタ１２はターンオンしトランジスタ
１１はターンオフする。そして出力電圧ＶＦＬＴがＰＡ
Ｄ電圧と等しくなる。このためバックゲート電圧は、Ｐ
ＡＤの高レベルにまで上げられ、その関連する浮遊ダイ
オードがターンオフするのを阻止する。
値電圧（Ｖｔｐとして示す）だけＶＤＤより高くなると
きには、トランジスタ１２はターンオンしトランジスタ
１１はターンオフする。そして出力電圧ＶＦＬＴがＰＡ
Ｄ電圧と等しくなる。このためバックゲート電圧は、Ｐ
ＡＤの高レベルにまで上げられ、その関連する浮遊ダイ
オードがターンオフするのを阻止する。
【０００９】ＰＡＤ＜ＶＤＤの通常の動作状態の間、ト
ランジスタ１１はオン状態で、トランジスタ１２はオフ
状態となり、これにより出力電圧ＶＦＬＴはＶＤＤに等
しくなる。この上記の構成は、ＰＡＤ端末に現れる高電
圧に対し、ある程度の保護を与えることはできるが、し
かし「ホットプラガブル」ではない。即ち、ＶＤＤが存
在しない場合には、図１の電圧生成回路１０は、トラン
ジスタ１１のゲート酸化物にＰＡＤ電圧の全部がかか
る。この為ＰＡＤが高電圧のときにはこの回路の信頼性
が問題となる。
ランジスタ１１はオン状態で、トランジスタ１２はオフ
状態となり、これにより出力電圧ＶＦＬＴはＶＤＤに等
しくなる。この上記の構成は、ＰＡＤ端末に現れる高電
圧に対し、ある程度の保護を与えることはできるが、し
かし「ホットプラガブル」ではない。即ち、ＶＤＤが存
在しない場合には、図１の電圧生成回路１０は、トラン
ジスタ１１のゲート酸化物にＰＡＤ電圧の全部がかか
る。この為ＰＡＤが高電圧のときにはこの回路の信頼性
が問題となる。
【００１０】上記の問題に対する１つの公知の解決方法
は、そのゲートが高電圧に曝されるような素子に対して
は、ゲート酸化物を厚くすることであり、そして残りの
デバイスに対しては、標準の厚さのゲート酸化物を用い
ることである。しかし、この方法は非常に高価でおよび
従来のＣＭＯＳ処理技術に対し余分のコストと処理時間
を必要とする欠点がある。
は、そのゲートが高電圧に曝されるような素子に対して
は、ゲート酸化物を厚くすることであり、そして残りの
デバイスに対しては、標準の厚さのゲート酸化物を用い
ることである。しかし、この方法は非常に高価でおよび
従来のＣＭＯＳ処理技術に対し余分のコストと処理時間
を必要とする欠点がある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、低電
圧３．３ＶのＣＭＯＳ技術で形成して高電圧５Ｖにも耐
えることができ、パワーが加えられていない状態（即
ち、ＶＤＤが存在しない状態）において、電流を取り出
すことのないＣＭＯＳ出力バッファ保護回路を提供する
ことである。
圧３．３ＶのＣＭＯＳ技術で形成して高電圧５Ｖにも耐
えることができ、パワーが加えられていない状態（即
ち、ＶＤＤが存在しない状態）において、電流を取り出
すことのないＣＭＯＳ出力バッファ保護回路を提供する
ことである。
【００１２】
【課題を解決するための手段】本発明の保護回路におい
ては、基準電圧生成器を用いて基準電圧入力（ＶＤＤ
２，ＶＤ２Ｐ）を、電源電圧ＶＤＤと信号バス電圧（Ｐ
ＡＤ）の両方が入力として存在するＣＭＯＳ出力バッフ
ァ保護回路に与える。この基準電圧生成器は、ＶＤＤが
存在する間ＶＤＤに等しい出力ＶＤＤ２を与え、ＶＤＤ
が存在しない間（これは、ＶＤＤ＝０、またはＶＤＤ電
圧が存在しない場合例えばリード線が切断されたり不連
続となった場合（以下「ホットプラガブル」と称する）
のいずれかを意味する）、ＶＤＤ２をＰＡＤ電圧以下の
所定の電圧に維持する（一般的な例ではＶＤＤ２をＰＡ
Ｄ電圧から２個分のダイオード電圧低下の値に保持す
る）。
ては、基準電圧生成器を用いて基準電圧入力（ＶＤＤ
２，ＶＤ２Ｐ）を、電源電圧ＶＤＤと信号バス電圧（Ｐ
ＡＤ）の両方が入力として存在するＣＭＯＳ出力バッフ
ァ保護回路に与える。この基準電圧生成器は、ＶＤＤが
存在する間ＶＤＤに等しい出力ＶＤＤ２を与え、ＶＤＤ
が存在しない間（これは、ＶＤＤ＝０、またはＶＤＤ電
圧が存在しない場合例えばリード線が切断されたり不連
続となった場合（以下「ホットプラガブル」と称する）
のいずれかを意味する）、ＶＤＤ２をＰＡＤ電圧以下の
所定の電圧に維持する（一般的な例ではＶＤＤ２をＰＡ
Ｄ電圧から２個分のダイオード電圧低下の値に保持す
る）。
【００１３】基準電圧ＶＤ２Ｐが、ＶＤＤ２から生成さ
れ、このＶＤ２Ｐは、ＶＤＤ２からＰチャネルしきい値
電圧Ｖtpを減算した値に等しい。本発明のＣＭＯＳ入力
バッファ回路においては、一対のＮチャネルデバイス２
４，２２が、それぞれゲートがＶＤＤとＶＤＤ２に維持
され、直列に接続される。電源から電力が供給されてい
る限り、これらの両方のトランジスタ２４，２２は、オ
ン状態である。第２のＰチャネル素子３２と抵抗３４は
直列に接続され、入力信号（ＰＡＤ）ラインに接続され
る。ここで、第２のＰチャネル素子３２のゲートは、電
圧ＶＤ２Ｐに維持される。直列接続された素子のこの２
つの組３２，３４は、第１のＮチャネル素子２２のドレ
インを、第２のＰチャネル素子３２のドレインに接続す
ること（ノードＡ）により互いに接続される。伝送ゲー
トが第１のＰチャネル素子２６と第３のＮチャネル素子
２８により形成され、そしてこのＮチャネル素子２８の
ゲートはＶＤＤ２に、一方Ｐチャネル素子２６のゲート
はノードＡに接続される。伝送ゲートへの入力電圧は、
第２のＰチャネル素子３２のソースに現れる電圧であり
この伝送ゲートの出力電圧は、保護回路の出力であり、
従来のＣＭＯＳ入力バッファの入力として加えられる。
ＶＤＤが存在し、ＰＡＤ電圧がＶＤＤ以下である限り、
ＰＡＤ電圧は、伝送ゲートを通り、バッファ回路の出力
を形成する。ＰＡＤ電圧がＶＤＤ以上になると、電圧Ｖ
ＤＤは出力される。ＶＤＤが存在しない（すなわちホッ
トプラガブル状態）の場合には、伝送ゲートは、ターン
オフして、どのような電圧も入力バッファに入るのを阻
止する（そのため、この入力バッファからは電流を取り
出すことはできない）。伝送ゲートへの入力電圧は、か
くして、全ＰＡＤ電圧から保護される。さらにまた、Ｐ
チャネル素子のバックゲートは、ＶＤＤ２により生成さ
れた、ＶＦＬＴ電圧に維持され、Ｐチャネルデバイス
が、ＶＤＤが存在しない場合に、順方向にバイアスされ
るのを阻止する。
れ、このＶＤ２Ｐは、ＶＤＤ２からＰチャネルしきい値
電圧Ｖtpを減算した値に等しい。本発明のＣＭＯＳ入力
バッファ回路においては、一対のＮチャネルデバイス２
４，２２が、それぞれゲートがＶＤＤとＶＤＤ２に維持
され、直列に接続される。電源から電力が供給されてい
る限り、これらの両方のトランジスタ２４，２２は、オ
ン状態である。第２のＰチャネル素子３２と抵抗３４は
直列に接続され、入力信号（ＰＡＤ）ラインに接続され
る。ここで、第２のＰチャネル素子３２のゲートは、電
圧ＶＤ２Ｐに維持される。直列接続された素子のこの２
つの組３２，３４は、第１のＮチャネル素子２２のドレ
インを、第２のＰチャネル素子３２のドレインに接続す
ること（ノードＡ）により互いに接続される。伝送ゲー
トが第１のＰチャネル素子２６と第３のＮチャネル素子
２８により形成され、そしてこのＮチャネル素子２８の
ゲートはＶＤＤ２に、一方Ｐチャネル素子２６のゲート
はノードＡに接続される。伝送ゲートへの入力電圧は、
第２のＰチャネル素子３２のソースに現れる電圧であり
この伝送ゲートの出力電圧は、保護回路の出力であり、
従来のＣＭＯＳ入力バッファの入力として加えられる。
ＶＤＤが存在し、ＰＡＤ電圧がＶＤＤ以下である限り、
ＰＡＤ電圧は、伝送ゲートを通り、バッファ回路の出力
を形成する。ＰＡＤ電圧がＶＤＤ以上になると、電圧Ｖ
ＤＤは出力される。ＶＤＤが存在しない（すなわちホッ
トプラガブル状態）の場合には、伝送ゲートは、ターン
オフして、どのような電圧も入力バッファに入るのを阻
止する（そのため、この入力バッファからは電流を取り
出すことはできない）。伝送ゲートへの入力電圧は、か
くして、全ＰＡＤ電圧から保護される。さらにまた、Ｐ
チャネル素子のバックゲートは、ＶＤＤ２により生成さ
れた、ＶＦＬＴ電圧に維持され、Ｐチャネルデバイス
が、ＶＤＤが存在しない場合に、順方向にバイアスされ
るのを阻止する。
【００１４】
【発明の実施の形態】本発明のＣＭＯＳ入力バッファ保
護回路２０を図２に示す。上述したように本発明の回路
構成は「ホットプラガブル」であり、このホットプラガ
ブル回路とは、保護回路に電力が与えられていないとき
（即ちＶＤＤが存在しないとき）でも、高電圧であるバ
ス（ＰＡＤ）から電流を取り出さない回路を意味する。
一般的に回路は、ＶＤＤがオン状態（例、３．０−３．
６Ｖで公称３．３Ｖ）で、ＰＡＤ電圧がＶＤＤ以下のと
きに「正常」動作をし、ＶＤＤがオフ状態あるいはＰＡ
Ｄ電圧がＶＤＤ値を越えたときには「保護」動作をする
よう構成されている。
護回路２０を図２に示す。上述したように本発明の回路
構成は「ホットプラガブル」であり、このホットプラガ
ブル回路とは、保護回路に電力が与えられていないとき
（即ちＶＤＤが存在しないとき）でも、高電圧であるバ
ス（ＰＡＤ）から電流を取り出さない回路を意味する。
一般的に回路は、ＶＤＤがオン状態（例、３．０−３．
６Ｖで公称３．３Ｖ）で、ＰＡＤ電圧がＶＤＤ以下のと
きに「正常」動作をし、ＶＤＤがオフ状態あるいはＰＡ
Ｄ電圧がＶＤＤ値を越えたときには「保護」動作をする
よう構成されている。
【００１５】入力バッファ保護回路２０は、基準電圧Ｖ
ＤＤ２を用いて回路の適正な動作を補償している。ＶＤ
Ｄ基準電圧からＶＤＤ２を生成するのに用いられる代表
的なＣＭＯＳ基準電圧生成器７０を図４に示す。このＣ
ＭＯＳ基準電圧生成器７０は生成されて基準電圧ＶＤＤ
２が電圧源ＶＤＤに等しくなるよう構成されている。Ｖ
ＤＤが存在する限り（通常、３．０−３．６Ｖで、一般
的には１Ｖ以上の任意の電圧）そして信号バス上の電圧
ＰＡＤに関わらず、このことが行われる、通常このＰＡ
ＤはＣＭＯＳ技術が回路内で混在している場合には例え
ば５Ｖである。
ＤＤ２を用いて回路の適正な動作を補償している。ＶＤ
Ｄ基準電圧からＶＤＤ２を生成するのに用いられる代表
的なＣＭＯＳ基準電圧生成器７０を図４に示す。このＣ
ＭＯＳ基準電圧生成器７０は生成されて基準電圧ＶＤＤ
２が電圧源ＶＤＤに等しくなるよう構成されている。Ｖ
ＤＤが存在する限り（通常、３．０−３．６Ｖで、一般
的には１Ｖ以上の任意の電圧）そして信号バス上の電圧
ＰＡＤに関わらず、このことが行われる、通常このＰＡ
ＤはＣＭＯＳ技術が回路内で混在している場合には例え
ば５Ｖである。
【００１６】ＶＤＤが存在しない場合、これはＶＤＤ＝
０の場合あるいはＶＤＤ電圧が登録されていないような
他の状態、例えばリード線が破損したり接続されてない
ような状態のいずれかを意味する（これらの状況は、本
明細書においては「ホットプラガブル」状態と称す
る）、この回路は、ＰＡＤ電圧から少なくとも２個分の
ダイオード電圧低下のレベルにＶＤＤ２を維持するよう
構成される。
０の場合あるいはＶＤＤ電圧が登録されていないような
他の状態、例えばリード線が破損したり接続されてない
ような状態のいずれかを意味する（これらの状況は、本
明細書においては「ホットプラガブル」状態と称す
る）、この回路は、ＰＡＤ電圧から少なくとも２個分の
ダイオード電圧低下のレベルにＶＤＤ２を維持するよう
構成される。
【００１７】したがってＰＡＤ＝５．５Ｖのような状況
でさえＶＤＤ２は２．８Ｖであり、その結果ＰＡＤの高
電圧から後続の回路素子を保護している。一般的に、Ｖ
ＤＤがある間ＶＤＤ２＝ＶＤＤで、ＶＤ２ＰはＶＤＤ２
から１個のＰチャネルしきい値電圧（Ｖｐ）を減算した
値である。ＶＤＤが存在しない場合には、ＶＤＤ２は、
ＰＡＤ入力の電圧以下の所定の電圧に維持される。この
実施例においては、ＶＤＤ２は、ＰＡＤ電圧から２個分
のダイオード電圧（２Ｖｐ）を減算した値に維持され
る。
でさえＶＤＤ２は２．８Ｖであり、その結果ＰＡＤの高
電圧から後続の回路素子を保護している。一般的に、Ｖ
ＤＤがある間ＶＤＤ２＝ＶＤＤで、ＶＤ２ＰはＶＤＤ２
から１個のＰチャネルしきい値電圧（Ｖｐ）を減算した
値である。ＶＤＤが存在しない場合には、ＶＤＤ２は、
ＰＡＤ入力の電圧以下の所定の電圧に維持される。この
実施例においては、ＶＤＤ２は、ＰＡＤ電圧から２個分
のダイオード電圧（２Ｖｐ）を減算した値に維持され
る。
【００１８】図２の入力バッファ保護回路２０を参照す
ると、第１のＮチャネルデバイス２２のゲートは、電圧
ＶＤＤ２に維持され、第２のＮチャネルデバイス２４の
ゲートは、基準電圧ＶＤＤに維持される。第１のＮチャ
ネルデバイス２２のソースは、第２のＮチャネルデバイ
ス２４のドレインに接続され、第２のＮチャネルデバイ
ス２４のソースは、接地ＶＳＳに接続される。第１のＮ
チャネルデバイス２２のドレインは、第１回路ノードＡ
に接続される。伝送ゲートは、第１のＰチャネルデバイ
ス２６と、第３のＮチャネルデバイス２８とから形成さ
れ、第１のＰチャネルデバイス２６のゲートは、ノード
Ａに接続され、第３のＮチャネルデバイス２８のゲート
は、ＶＤＤ２に維持される。伝送ゲートからの出力は、
入力バッファ保護回路２０のＢで示されるが、従来の入
力バッファ回路３０の入力である。この入力バッファ回
路３０は、公知のＣＭＯＳバッファ構成を含む。第２の
Ｐチャネルデバイス３２のゲートは、第２基準電圧ＶＤ
２Ｐ（これはＶＤＤ２から１つのＰチャネルしきい値電
圧を減算した値である）でバイアスされ、そのドレイン
はノードＡに接続される。第２のＰチャネルデバイス３
２のソースは、伝送ゲートＡの入力として用いられ、入
力バッファ保護回路２０のノードＣとして示される。抵
抗３４は、信号バス（図２のＰＡＤ）と、ノードＣとの
間に接続される。
ると、第１のＮチャネルデバイス２２のゲートは、電圧
ＶＤＤ２に維持され、第２のＮチャネルデバイス２４の
ゲートは、基準電圧ＶＤＤに維持される。第１のＮチャ
ネルデバイス２２のソースは、第２のＮチャネルデバイ
ス２４のドレインに接続され、第２のＮチャネルデバイ
ス２４のソースは、接地ＶＳＳに接続される。第１のＮ
チャネルデバイス２２のドレインは、第１回路ノードＡ
に接続される。伝送ゲートは、第１のＰチャネルデバイ
ス２６と、第３のＮチャネルデバイス２８とから形成さ
れ、第１のＰチャネルデバイス２６のゲートは、ノード
Ａに接続され、第３のＮチャネルデバイス２８のゲート
は、ＶＤＤ２に維持される。伝送ゲートからの出力は、
入力バッファ保護回路２０のＢで示されるが、従来の入
力バッファ回路３０の入力である。この入力バッファ回
路３０は、公知のＣＭＯＳバッファ構成を含む。第２の
Ｐチャネルデバイス３２のゲートは、第２基準電圧ＶＤ
２Ｐ（これはＶＤＤ２から１つのＰチャネルしきい値電
圧を減算した値である）でバイアスされ、そのドレイン
はノードＡに接続される。第２のＰチャネルデバイス３
２のソースは、伝送ゲートＡの入力として用いられ、入
力バッファ保護回路２０のノードＣとして示される。抵
抗３４は、信号バス（図２のＰＡＤ）と、ノードＣとの
間に接続される。
【００１９】次に動作について説明する。ＶＤＤが存在
し、ＰＡＤの電圧がＶＤＤ以下の場合には、入力バッフ
ァ保護回路は、正常状態で動作し、全ＰＡＤ電圧は、ノ
ードＢに現れる。ＶＤＤが存在する場合には、ＶＤＤ２
＝ＶＤＤ（上記で議論し、図４に示すように）そして、
両方の第１のＮチャネルデバイス２２と第２のＮチャネ
ルデバイス２４はオン状態である。これらのトランジス
タがオン状態であると、ノードＡは、ＶＳＳ値に低下
し、この低電圧により第１のＰチャネルデバイス２６が
ターンオンする。トランジスタ２８のゲートに電圧ＶＤ
Ｄ２（＝ＶＤＤ）が現れると、第３のＮチャネルトラン
ジスタ２８をターンオンさせる。そのため、トランジス
タ２６、２８により形成される伝送ゲートはオン状態と
なり、入力（ノードＣ）に現れる電圧は、出力（ノード
Ｂ）となる。ＰＡＤの電圧が基準電圧ＶＤＤ以下である
間、基準電圧ＶＤ２Ｐは、Ｐチャネルデバイス３２をオ
フ状態に維持し、ノードＣの電圧（そしてその結果ノー
ドＢも）は、ＰＡＤ電圧にほぼ等しくなる。
し、ＰＡＤの電圧がＶＤＤ以下の場合には、入力バッフ
ァ保護回路は、正常状態で動作し、全ＰＡＤ電圧は、ノ
ードＢに現れる。ＶＤＤが存在する場合には、ＶＤＤ２
＝ＶＤＤ（上記で議論し、図４に示すように）そして、
両方の第１のＮチャネルデバイス２２と第２のＮチャネ
ルデバイス２４はオン状態である。これらのトランジス
タがオン状態であると、ノードＡは、ＶＳＳ値に低下
し、この低電圧により第１のＰチャネルデバイス２６が
ターンオンする。トランジスタ２８のゲートに電圧ＶＤ
Ｄ２（＝ＶＤＤ）が現れると、第３のＮチャネルトラン
ジスタ２８をターンオンさせる。そのため、トランジス
タ２６、２８により形成される伝送ゲートはオン状態と
なり、入力（ノードＣ）に現れる電圧は、出力（ノード
Ｂ）となる。ＰＡＤの電圧が基準電圧ＶＤＤ以下である
間、基準電圧ＶＤ２Ｐは、Ｐチャネルデバイス３２をオ
フ状態に維持し、ノードＣの電圧（そしてその結果ノー
ドＢも）は、ＰＡＤ電圧にほぼ等しくなる。
【００２０】ＰＡＤ電圧がＶＤＤ以上になると、低電圧
（例：３．３Ｖ）ＣＭＯＳ技術で入力バッファ保護回路
２０を形成し、バス（ＰＡＤ）に沿って高電圧（５Ｖ）
が現れる場合、デバイス３２はターンオンする。デバイ
ス３２は、それがターンオンしたときに、それはデバイ
ス２２、２４のよりもはるかに小さな抵抗となり、その
結果ノードＡはノードＣにほぼ等しくなる。このことに
よりデバイス２６を遮断しノードＢは電圧ＶＤＤを決し
て越えることがなくなる。
（例：３．３Ｖ）ＣＭＯＳ技術で入力バッファ保護回路
２０を形成し、バス（ＰＡＤ）に沿って高電圧（５Ｖ）
が現れる場合、デバイス３２はターンオンする。デバイ
ス３２は、それがターンオンしたときに、それはデバイ
ス２２、２４のよりもはるかに小さな抵抗となり、その
結果ノードＡはノードＣにほぼ等しくなる。このことに
よりデバイス２６を遮断しノードＢは電圧ＶＤＤを決し
て越えることがなくなる。
【００２１】ＶＤＤが存在しない場合には、入力バッフ
ァ保護回路２０は、入力バッファ回路３０が電流を引き
出すことのないよう保護する。まず第１に、以下に議論
するように、ＶＤＤが存在しない場合には、生成された
基準電圧ＶＤＤ２は、ＰＡＤ端末に現れる電圧以下の所
定のレベルの基準電圧に維持される。さらにまた、基準
電圧ＶＤ２Ｐは、ＶＤＤ２より若干低い値に維持され
る。さらにＶＤＤが存在しない場合には、トランジスタ
３２はターンオンして、ノードＡをハイ状態に引き上
げ、伝送ゲートのＰチャネルデバイス２６をターンオフ
する。ＰＡＤ電圧が５Ｖの高電圧である最悪の場合を想
定すると、ＶＤＤ２は約３Ｖで、ＶＤ２Ｐは約２Ｖであ
る。ノードＢに現れる電圧は最大３Ｖとなる。第１のＰ
チャネルデバイス２６はターンオフしたので、入力バッ
ファ保護回路２０は、高電圧が入力バッファ回路３０の
入力に現れるのを阻止する。
ァ保護回路２０は、入力バッファ回路３０が電流を引き
出すことのないよう保護する。まず第１に、以下に議論
するように、ＶＤＤが存在しない場合には、生成された
基準電圧ＶＤＤ２は、ＰＡＤ端末に現れる電圧以下の所
定のレベルの基準電圧に維持される。さらにまた、基準
電圧ＶＤ２Ｐは、ＶＤＤ２より若干低い値に維持され
る。さらにＶＤＤが存在しない場合には、トランジスタ
３２はターンオンして、ノードＡをハイ状態に引き上
げ、伝送ゲートのＰチャネルデバイス２６をターンオフ
する。ＰＡＤ電圧が５Ｖの高電圧である最悪の場合を想
定すると、ＶＤＤ２は約３Ｖで、ＶＤ２Ｐは約２Ｖであ
る。ノードＢに現れる電圧は最大３Ｖとなる。第１のＰ
チャネルデバイス２６はターンオフしたので、入力バッ
ファ保護回路２０は、高電圧が入力バッファ回路３０の
入力に現れるのを阻止する。
【００２２】別の保護が第１のＰチャネルデバイス２６
と第２のＰチャネルデバイス３２に与えられるが、これ
は、生成されたＮタブバックゲート電圧ＶＦＬＴを各デ
バイスの基板に印加することにより行われる。図３は、
電圧ＶＦＬＴを生成できる代表的な回路を示す。一般的
にこの回路は、図１の従来回路と類似するが、ＶＤＤ２
がトランジスタ１０のソースに接続されている点が異な
る。そのため、ＶＤＤが存在しない場合には、ＶＤＤ２
はＰＡＤの電圧に追従し、ＶＤＤ２はＰＡＤパッド電圧
に追従して、Ｐチャネルデバイス内の浮遊ダイオードが
順方向バイアスをかけるのを阻止する。
と第２のＰチャネルデバイス３２に与えられるが、これ
は、生成されたＮタブバックゲート電圧ＶＦＬＴを各デ
バイスの基板に印加することにより行われる。図３は、
電圧ＶＦＬＴを生成できる代表的な回路を示す。一般的
にこの回路は、図１の従来回路と類似するが、ＶＤＤ２
がトランジスタ１０のソースに接続されている点が異な
る。そのため、ＶＤＤが存在しない場合には、ＶＤＤ２
はＰＡＤの電圧に追従し、ＶＤＤ２はＰＡＤパッド電圧
に追従して、Ｐチャネルデバイス内の浮遊ダイオードが
順方向バイアスをかけるのを阻止する。
【００２３】
【発明の効果】上記の議論から分かるように、保護回路
２０内のデバイスのいずれもゲート電圧あるいはソース
−ドレイン電圧は、ＶＤＤの存否に関わらず、正規のＶ
ＤＤ（最大値３．６Ｖ）以上のゲート電圧あるいはソー
ス−ドレイン電圧を有することはない。そのため本発明
の出力バッファ保護回路は、正常状態（ＶＤＤがオン）
とホットプラグ状態（ＶＤＤがオフ）の両方において、
高電圧信号（ＰＡＤ）とインタフェースするために、低
電圧技術で標準のデジタルＣＭＯＳ入力バッファが形成
できる。
２０内のデバイスのいずれもゲート電圧あるいはソース
−ドレイン電圧は、ＶＤＤの存否に関わらず、正規のＶ
ＤＤ（最大値３．６Ｖ）以上のゲート電圧あるいはソー
ス−ドレイン電圧を有することはない。そのため本発明
の出力バッファ保護回路は、正常状態（ＶＤＤがオン）
とホットプラグ状態（ＶＤＤがオフ）の両方において、
高電圧信号（ＰＡＤ）とインタフェースするために、低
電圧技術で標準のデジタルＣＭＯＳ入力バッファが形成
できる。
【図１】従来技術に係る電圧生成回路を表す図。
【図２】本発明により形成された入力バッファ回路を表
す図。
す図。
【図３】本発明の入力バッファ回路で用いられるＶＦＬ
Ｔバックゲート電圧を形成するために用いられる基準電
圧生成器を表す図。
Ｔバックゲート電圧を形成するために用いられる基準電
圧生成器を表す図。
【図４】本発明の入力バッファと共に使用される、ＣＭ
ＯＳ基準電圧生成器のブロック図。
ＯＳ基準電圧生成器のブロック図。
２０ 入力バッファ保護回路 ２２ 第１のＮチャネルデバイス ２４ 第２のＮチャネルデバイス ２６ 第１のＰチャネルデバイス ２８ 第３のＮチャネルデバイス ３０ 入力バッファ回路 ３２ 第２のＰチャネルデバイス ３４ 抵抗
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 バーナード リー モーリス アメリカ合衆国，18049 ペンシルバニア, エンモース，グレンウッド ドライブ 4324, (72)発明者 ビジット サコーバイ パテル アメリカ合衆国，18031 ペンシルバニア, ブレイニスビル，クロス クリーク サー クル 8009 (72)発明者 ウェイン イー ワーナー アメリカ合衆国，18036 ペンシルバニア, クーパースバーグ，フリント ヒル ロー ド 3574
Claims (4)
- 【請求項１】 ＣＭＯＳ入力バッファ保護回路を含む集
積回路において、 第１Ｐチャネルデバイス（２６）と第３Ｎチャネルデバ
イス（２８）を含む伝送ゲートと、 前記デバイス（２６，２８）のドレインは互いに接続さ
れて伝送ゲートの入力（Ｃ）を構成し、前記デバイス
（２６，２８）のソースは互いに接続されて伝送ゲート
の出力（Ｂ）を構成し、前記第３Ｎチャネルデバイス
（２８）のゲートは、第１基準電圧（ＶＤＤ２）に維持
され、 ゲートが回路基準電圧ＶＤＤに維持され、ソースが接地
（ＶＳＳ）に接続される、第２Ｎチャネルデバイス（２
４）と、 ゲートが第１の生成された基準電圧（ＶＤＤ２）に維持
され、ソースが前記第２Ｎチャネルデバイス（２４）の
ドレインに接続され、ドレインが前記第１のＰチャネル
デバイス（２６）のゲートに接続される、第１Ｎチャネ
ルデバイス（２２）と、 ゲートが第１基準電圧以下の第２基準電圧（ＶＤ２Ｐ）
に維持され、ドレインが前記伝送ゲートの入力（Ｃ）に
接続される第２Ｐチャネルデバイス（３２）と、 前記伝送ゲートの入力（Ｃ）とバス基準電圧（ＰＡＤ）
の間に接続される抵抗（３４）と、からなり、前記ＶＤ
Ｄが存在する間、ＰＡＤ＜ＶＤＤ、ＶＤＤ２＝ＶＤＤ
で、伝送ゲート（２６，２８）がオン状態であることを
特徴とするＣＭＯＳ入力バッファ保護回路を含む集積回
路。 - 【請求項２】 ＣＭＯＳ入力バッファ回路を含む集積回
路において、 ＣＭＯＳ入力バッファ回路（３０）と、 第１Ｐチャネルデバイス（２６）と第３Ｎチャネルデバ
イス（２８）を含む伝送ゲートと、 前記デバイス（２６，２８）のドレインは互いに接続さ
れて伝送ゲートの入力（Ｃ）を構成し、前記デバイス
（２６，２８）のソースは互いに接続されて伝送ゲート
の出力（Ｂ）を構成し、前記第３Ｎチャネルデバイス
（２８）のゲートは、第１基準電圧（ＶＤＤ２）に維持
され、前記伝送ゲートの出力（Ｂ）は前記ＣＭＯＳ入力
バッファ回路（３０）の入力に接続され、 ゲートが回路基準電圧ＶＤＤに維持され、ソースが接地
（ＶＳＳ）に接続される、第２Ｎチャネルデバイス（２
４）と、 ゲートが第１の生成された基準電圧（ＶＤＤ２）に維持
され、ソースが前記第２Ｎチャネルデバイス（２４）の
ドレインに接続され、ドレインが前記第１のＰチャネル
デバイス（２６）のゲートに接続される、第１Ｎチャネ
ルデバイス（２２）と、 ゲートが第１基準電圧以下の第２基準電圧（ＶＤ２Ｐ）
に維持され、ドレインが前記伝送ゲートの入力（Ｃ）に
接続される第２Ｐチャネルデバイス（３２）と、 前記伝送ゲートの入力（Ｃ）とバス基準電圧（ＰＡＤ）
の間に接続される抵抗（３４）と、からなり、前記ＶＤ
Ｄが存在する間、ＰＡＤ＜ＶＤＤ、ＶＤＤ２＝ＶＤＤ
で、伝送ゲート（２６，２８）がオン状態であることを
特徴とするＣＭＯＳ入力バッファ回路を含む集積回路。 - 【請求項３】 前記ＰＡＤは、ＶＤＤ−Ｖｄであり、前
記電圧２Ｖｄは、一対のダイオード接続されたＮチャネ
ルデバイスに係る電圧に等しいことを特徴とする請求項
１記載の集積回路。 - 【請求項４】 前記バッファ回路は、前記入力バッファ
を形成するＰチャネルデバイスのＮタブバックゲートに
バイアス電圧ＶＦＬＴを印加するバックゲート保護回路
を有し、ここでＶＦＬＴ＝ＶＤＤ２であることを特徴と
する請求項１記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/069,062 US6064231A (en) | 1998-04-28 | 1998-04-28 | CMOS input buffer protection circuit |
| US09/069062 | 1998-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11355117A true JPH11355117A (ja) | 1999-12-24 |
| JP3481495B2 JP3481495B2 (ja) | 2003-12-22 |
Family
ID=22086484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12016899A Expired - Fee Related JP3481495B2 (ja) | 1998-04-28 | 1999-04-27 | Ｃｍｏｓ入力バッファ保護回路を含む集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6064231A (ja) |
| JP (1) | JP3481495B2 (ja) |
| KR (1) | KR100334365B1 (ja) |
| TW (1) | TW558869B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351160B1 (en) | 2000-12-06 | 2002-02-26 | International Business Machines Corporation | Method and apparatus for enhancing reliability of a high voltage input/output driver/receiver |
| KR100439041B1 (ko) | 2002-09-25 | 2004-07-03 | 삼성전자주식회사 | 반도체 장치의 입출력 회로 |
| US7230810B1 (en) | 2004-12-09 | 2007-06-12 | Lattice Semiconductor Corporation | Dynamic over-voltage protection scheme for integrated-circuit devices |
| US7430100B2 (en) * | 2005-06-28 | 2008-09-30 | Agere Systems Inc. | Buffer circuit with enhanced overvoltage protection |
| US7505752B1 (en) | 2005-07-25 | 2009-03-17 | Lattice Semiconductor Corporation | Receiver for differential and reference-voltage signaling with programmable common mode |
| US7547995B1 (en) | 2006-02-02 | 2009-06-16 | Lattice Semiconductor Corporation | Dynamic over-voltage protection scheme for interface circuitry |
| TWI296150B (en) * | 2006-04-25 | 2008-04-21 | Siliconmotion Inc | An analog input/output circuit with esd protection |
| US7564287B2 (en) * | 2007-09-05 | 2009-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage tolerant input buffer |
| US8847657B2 (en) * | 2012-06-22 | 2014-09-30 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low power receiver for implementing a high voltage interface implemented with low voltage devices |
| US9484911B2 (en) | 2015-02-25 | 2016-11-01 | Qualcomm Incorporated | Output driver with back-powering prevention |
| TWI762296B (zh) * | 2021-05-03 | 2022-04-21 | 威鋒電子股份有限公司 | 保護電路以及集線器晶片 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764077A (en) * | 1996-02-05 | 1998-06-09 | Texas Instruments Incorporated | 5 volt tolerant I/O buffer circuit |
| US5892377A (en) * | 1996-03-25 | 1999-04-06 | Intel Corporation | Method and apparatus for reducing leakage currents in an I/O buffer |
| US5828231A (en) * | 1996-08-20 | 1998-10-27 | Xilinx, Inc. | High voltage tolerant input/output circuit |
| US5923184A (en) * | 1996-12-23 | 1999-07-13 | Motorola, Inc. | Ferroelectric transistor logic functions for programming |
-
1998
- 1998-04-28 US US09/069,062 patent/US6064231A/en not_active Expired - Lifetime
-
1999
- 1999-03-24 TW TW088104627A patent/TW558869B/zh active
- 1999-04-27 JP JP12016899A patent/JP3481495B2/ja not_active Expired - Fee Related
- 1999-04-28 KR KR1019990015193A patent/KR100334365B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3481495B2 (ja) | 2003-12-22 |
| US6064231A (en) | 2000-05-16 |
| TW558869B (en) | 2003-10-21 |
| KR19990083563A (ko) | 1999-11-25 |
| KR100334365B1 (ko) | 2002-04-25 |
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