JPS6041364B2 - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPS6041364B2
JPS6041364B2 JP55119360A JP11936080A JPS6041364B2 JP S6041364 B2 JPS6041364 B2 JP S6041364B2 JP 55119360 A JP55119360 A JP 55119360A JP 11936080 A JP11936080 A JP 11936080A JP S6041364 B2 JPS6041364 B2 JP S6041364B2
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Description

【発明の詳細な説明】 本発明は、マイクロコンピュータ等のに代表される集積
回路の入出力部に設られる双方向性の入出力回路に係り
、出力の立上り特性の良好な入出力回路に関するもので
ある。
マイクロコンピュータ等の集積回路は、外部と内部を導
適する入出力端子の数をできるだけ少なくするために、
１つの入出力端子から入力と出力ができるよう、双方向
性の入出力回路が設けられている。
第１図はその概略図で、集積回路のチップーに設けられ
た入出力端子１／０に出力バッファ回路ＯＢと入力バッ
ファ回路ＩＢとが設られている。そして集積回路内部か
らの内部出力ＯＵＴは出力バッファ回路ＯＢを介して入
出力端子１／０より外部の負荷に対して出力される。ま
た外部からの入力は、入力バッファ回路ＩＢを介して内
部へ内部入力ｍとして入力される。第２図に最も一般的
な双方向性入出力回路を示す。
出力バッファ回路ＯＢは電源Ｖｃｃに接続されたプルア
ッブ抵抗となるデプレッション型のトランジスタＱ，、
と駆動用のトランジスタＱ２とを縦列接続したィンバー
タ回路よりなり、また入力バッファ回路ＩＢも同機にプ
ルアップ抵抗のトランジスタＱと駆動用トランジスタＱ
４からなるィンバータ回路よりなる。そして入出力端子
１／０には外部の回路２に接続される。出力バッファ回
路ＯＢは、内部出力ＯＵＴが高電位レベル（以下日レベ
ルとする）の時、Ｑ２をオンし、出力端３の電位を十分
低電位レベル（以下Ｌレベルとする）にするためプルア
ップ抵抗Ｑ，をＱ２のオン抵抗に較べて十分高抵抗にし
ている。
ところが内部出力ＯＵＴがＬレベルでＱ２をオフにした
時、出力端３をＨレベルにして入出力端子１／０に接続
される外部の負荷容量ＣＬに充電を行なうが、Ｑ，は上
記の理由で高抵抗（通常数ｋＱ程度）で又ＣＬも一般に
５０〜１００ＰＦと大容量であるため出力の立上りが遅
い（立上りに要する時間が数１０加増程度という欠点が
あった。それを解決するためにはＱ，，Ｑ２のオン抵抗
をどちらも小さくしてやればよいが、そのようなことは
面積の増大につながり、集積回路の設計としては実用的
ではない。入力バッファ回路ＩＢは、その出力は内部入
力として例えば図示するようにトランジスタＱのゲート
に接続される。
入力バッファ回路ＩＢを利用する場合、通常内部出力Ｏ
ＵＴをＬレベルにして、入出力端子１／０からみて出力
バッファ回路を高インピーダンス状態にする。そして内
部回路の実効的な容量ＣＩは一般に０．０１〜０．１Ｐ
Ｆ程度と非常に小さいので出力バッファ回路ＯＢの様に
立上りが遅れるようなことはない。（通常１０仏ｓｅｃ
程度で立上る）上言己の様に第２図の一般的な双方向性
入出力回路は出力の立上り特性が悪いという欠点をもっ
ていた。
第３図は従来の双方向性入出力回路の他の例で、プルア
ップ抵抗の代りにインバータ４とプルアツプ用のトラン
ジスタＱからなるオフバツフア回路ＯＦを設けた例であ
る。
この回路の出力バッファ回路ＯＢは内部出力ＯＵＴがＨ
レベルのときはＱ２がオンとなり、Ｑ６はインバータ４
の出力がＬレベルなのでオフとなり、出力端子３はＬレ
ベルになる。このとき、第２図の場合と異なり、ＱとＱ
２はオン抵抗のレシオをとる必要はない。また、内部出
力ＯＵＴがＬレベルになってＱ２がオフになると（イン
バ−夕４の出力はＨレベルなので）Ｑ６を十分オンさせ
て出力端３をすばやくＨレベルに立上げるようになって
いる。ＱはＱ２としシオをとる必要がないのでＱ２とは
無関係にオン抵抗を十分小さくできるから、出力バッフ
ァを中心にみれば第２図の場合に比べて立上りの遅れを
大幅に改善することは不可能ではない。しかしながら入
力バッファ回路ＩＢについてみると、Ｑ，Ｑ２のいずれ
かが必ずオン状態にあるため入出力端子１／０側からみ
ると常に低インピーダンスとなって入力の負荷が大とな
るのでＱのオン抵抗を下げるのも限界があり、双方向性
の入出力回路としては適切でない。次に第４図の回路は
、第３図のオフバッファ回路ＯＦ付きの出力バッファ回
路にトランジスタＱ７，Ｑ８を設けたスリーステート出
力回路である。
この回路は第３図の回路の低インピーダンスを解決する
ために、入力バッファ回路ｍを利用するときはコントロ
ール端子ＣＮＴをＨレベルにして、Ｑ７，Ｑ８をオンに
し、Ｑ，Ｑ２を共にオフにして高インピーダンス状態を
実現するようにしている。しかしこのような回路は、ス
リーステートに制御するための回路（図示せず）及び信
号線ＣＮＴが必要となり、入出力制御が複雑となりすぎ
るため、用途によっては実用的でなくなる。以上の様に
従来の例では、複雑な制御をせず高インピーダンス状態
が実現でき、しかも出力の立上りが遅れないという両方
の性質を兼ね備えた回路はなかった。そこで本発明の目
的は上記両性質を兼ね備えた双方向性入出力回路を提供
することを目的とするもので、その特徴は、電源に接続
されたプルアッブ抵抗と、ゲートに集積回路の内部出力
が印加される駆動用のＭＳ型電界効果トランジスタとが
直列接続され、その接続点が入出力端子に接続された出
力バッファ回路と、該入出力端子に接続され外部からの
入力を該集積回路の内部に入力する入力バッファ回路を
設けた双方向性入出力回路において、該出力バッファ回
路の出力の立上り時に該入出力端子に電荷を充電する充
電回路を設けたことにある。以下本発明の一実施例を図
面に従って詳細に説明する。
第５図は本発明の一実施例を示す概略回路図である。図
中、比較的高抵抗のプルアップ抵抗であるトランジスタ
Ｑ，．と駆動用トランジスタＱ，２は、第２図の従釆例
で示したトランジスタＱ，，Ｑ２と同じものである。
またＱ３，Ｑ４よりなる入力バッファ回路旧は従来のそ
れと同一である。本実施例では、出力の立上り時にＱ，
．とＱ，２よりなるインバータの出力端３０（入出力端
子１／○と同一）の部分に充電する充電回路１００を設
けている。
そしてこの充電回路は、図に示す様に接続されるオン抵
抗の十分小さい充電用のトランジスタＱ，６と、出力の
立上り時にトランジスタＱ，６を一定時間オンさせるよ
うなパルスをＱ，６のゲートに与える出力立上り検出回
路２００よりなるものである。第６図に、上記第５図に
おける出力立上り検出回路２００をさらに具体的に示し
た双方向性入出力回路を示す。
本実施例の出力立上り検出回路２００は、Ｑ，７とＱ，
８よりなる第１のィンバー夕とＱ，９とＱ２。よりなる
第２のィンバータと、それらの間に接続される容量Ｃと
第２のィンバータの出力端に設けたトランジスタＱ２，
よりなる。本実施例について上記の如き出力立上り検出
回路２００と充電用トランジスタＱ，６による入出力端
子１／０への充電動作について、第７図に示すタイムチ
ャートを参照しつつ以下に説明する。第７図のタイムチ
ャートには、内部出力ＯＵＴ，充電回路１００がない第
２図の如き従来例の入出力端子１／０、出力立上り検出
回路２００の出力段Ａ及び内部端子Ｂ、さらに本実施例
での入出力端子１／０の信号変化を示している。
従来例の場合、入出力端子１／０の立上りは前述した様
に非常に悪く、その遅延時聞けま数１００ムｓｅｃ程度
であった。それに対して、本実施例の場合はその遅延時
間ｔ２は数１０〆ｓｅｃ程度と改良される。本実施例に
よれば、まず内部出力ＯＵＴがＨレベルの時はトランジ
スタＱ，８，Ｑ２，がオン，Ｑ２。
がオンとなり端子ＡはＬレベルで充電用トランジスタＱ
，６は何ら動作せず、出力バッファ回路ＯＢはＱ，．と
Ｑ，２よりなるィンバータ回路で従来例（第２図）と同
一となり、入出力端子１／０は十分なＬレベルになって
いる。次に内部出力ＯＵＴがＨレベルからＬレベルに変
化する時、トランジスタＱ，８，Ｑ２ｏ，Ｑ２，がすべ
てオフになる。この時Ｑ，８がオフになって容量Ｃ数ｏ
をＱ，７を通して充電して端子ＢをＨレベルにプルアツ
プしようとするが、その時Ｑ，７の抵抗ＲとＣ２のの容
量Ｃによる遅延時間Ｔ，が生じ（端子Ｂのタイムチャー
ト参照）トランジスタＱ２ｏは灘情ｍ，の間だけオフに
なる。従って期間Ｔ，の間だけ端子ＡはＨレベルとなり
、充電用の低抵抗のトランジスタＱ，６をオンさせて入
出力端子１／０の電位を急速に立上げる。そして期間Ｔ
，を過ぎるとＱのがオンとなり、端子ＡはＬレベル、Ｑ
，６はオフとなり、入出力端子１／０はプルアップ抵抗
Ｑ，．によりゆるやかにＶｃｃレベルまで立上る。内部
出力ＯＵＴがＬレベルからＨレベルに立上る時はＱ２，
がオンするのでＱ，６がオンすることはなく、入出力端
子１／０は従来例と同等の立上り特性を持つ。
以上のように、出力立上り検出回路２００‘ま、内部出
力ＰＵＴの立下りを検出し、所定の時眉訂，（数１０〜
１００山ｓｅｃ程度）だけ充電用のトランジスタＱ，６
にパルスを与えてオンさせている。
従って入出力様子１／０は、期間Ｔ，は低抵抗のＱ，６
と高抵抗のＱ，．により充電され、その後の期間Ｔ２は
高抵抗Ｑ，．によりＶｃｃレベルまで引上げられる。ま
た入力バッファＩＢを利用する場合は、内部出力ＯＵＴ
をＬレベルにしてＱ，２をオフするが、その時のＱ２。
がオンでＱ，６もオフになっているため入出力端子１／
０側から見た出力バッファは従来例の第２図の場合と同
一の高インピーダンス状態になり、外部からＩＢへ入力
する際の負荷が大きくなるようなことはない。しかもそ
の制御方法は内部出力ＯＵＴをＬレベルにするだけでよ
く、それは第２図の場合と同等である。以上説明した様
に本発明によれば、双方向性の入出力回路において、出
力の立上り特性が著しく改善され、さらに入力回路とし
て使用するときの制御も容易であるという効果が得られ
る。
【図面の簡単な説明】
第１図は一般的な双方向性の入出力回路の概念図、第２
，３，４図は従来の双方向性の入出力回路図、第５図は
本発明の一実施例を示す概略回路図、第６図は第第５図
を具体的に示した回路図、第７図は各回路動作を説明す
るためのタイムチャートである。 図中、ＯＵＴ；内部出力、ＩＮ；内部入力、ＯＢ：出力
バッファ回路、ＩＢ；入力バッファ回路、１／０；入出
力端子、１００：充電回路、２００；出力立上り検出回
路、Ｑ，６：充電用トランジスタ、Ｑ，，Ｑ３，Ｑ，．
：プルアップ抵抗、Ｑ２，Ｑ，Ｑ，２：駆動用のトラン
ジスタ。 第１図 第２図 第３図 第４図 第３図 第５図 多ヮ図

Claims (1)

    【特許請求の範囲】
  1. １ 電源に接続されたプルアツプ負荷と、内部回路の内
    部出力により制御される駆動用のトランジスタが直列接
    続され、その接続点が入出力端子に接続された出力バツ
    フア回路と、該入出力端子に接続され外部からの入力を
    内部に入力する入力バツフア回路を設けた双方向性入出
    力回路において、 前記内部出力に応じて前記入出力端
    子に出力される出力信号の立上り時にのみ該電源と、入
    出力端間で導通し該入出力端子に電荷を充電する充電回
    路を前記プルアツプ負荷とは別に付設したことを特徴と
    する双方向性入出力回路。
JP55119360A 1980-08-29 1980-08-29 出力バッファ回路 Expired JPS6041364B2 (ja)

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