KR920015365A - 입출력 버퍼회로 - Google Patents

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Abstract

내용 없음

Description

입출력 버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 입출력 버퍼회로를 나타낸 회로도, 제4도는 본 발명의 제2실시예에 따른 입출력 버퍼회로를 나타낸 회로도, 제5도는 본 발명의 제3실시예에 따른 입출력 버퍼회로를 나타낸 회로도.

Claims (21)

  1. 반도체집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위노드(Vcc1)와 접지전위노드(Vss)사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로 부터의 신호에 따라 P형 MOS FET(QN1)및 제IN형 MOS FET (QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13)및, 상기 출력버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)사이에 삽입 접속되고, 그 게이트에는 상기 전원전위노드(Vcc1)와 같은 레벨의 전위가 인가되는 디플리이션형 제2N형 MOS FET(QND)를 구비하고, 상기 입력 버퍼회로의 입력노드가 상기 출력 버퍼회로의 출력노드에 접속되어 있는것을 특징으로 하는 입출력 버퍼회로.
  2. 제1항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위노드(Vss)사이에 고저항소자(R)가 구비되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  3. 제2항에 있어서, 상기 고저항소자(R)는 제 4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  4. 반도체집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위노드(Vcc1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로 부터의 신호에 따라 상기 P형 MOS FET(QP1)및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13)및 상기 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)사이에 삽입접속되고, 그 게이트에는 상기 전원전위노드(Vcc1)보다 높은 레벨의 전위(Vcc2)가 인가되는 엔핸스먼트형 제2N형 MOS FET(QNE)를 구비하고, 상기 입력 버퍼회로(12)의 입력노드가 상기 출력 버퍼회로(13)의 출력노드에 접속되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  5. 제4항에 있어서, 외부로부터 인가된 전원전위를 승압시킴으로써 전원전위보다 높은 레벨의 전위를 생성시켜 상기 제2N형 MOS FET(QNE)의 게이트로 공급하는 부트스트랩회로(41)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  6. 제4항 또는 제5항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위노드(Vss)사이에 고저항소자(R)가 구비되어 있는 것을 특징으로 하는 입출력 버퍼회로
  7. 제6항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  8. 반도체집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위노드(Vcc1)와 접지전위노드(Vss)사이에 직렬로 접속된 P형 MOS FET(QP1)및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로 부터의 신호에 따라 상기 P형 MOS FET(QP1)및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13), 이 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)사이에 접속된 제2N형 MOS FET(QND)및, 상기 입출력용 패드(11)와 상기 입력 버퍼회로(12)의 입력노드사이에 삽입 접속된 제3N형 MOS FET(QND")를 구비하고, 상기 제2N형 MOS FET(QND) 및 제3N형 MOS FET(QND")가 상기 전원전위노드(Vcc1)와 같은 레벨의 전위가 인가되는 디플리이션형 MOS FET인 것을 특징으로 하는 입출력 버퍼회로.
  9. 제8항에 있어서, 상기 제3N형 MOS FET(QND")가 상기 제2N형 MOS FET(QND)보다 크기가 작은 것을 특징으로 하는 입출력 버퍼회로.
  10. 제8항 또는 제9항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위노드(Vss)사이에 고저항소자(R)가 구비되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  11. 제10항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  12. 반도체집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 제1전원전위노드(Vcc1)와 접지전위노드(Vss)사이에 직렬로 접속된 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로 부터의 신호에 따라 상기 P형 MOS FET(QN1) 및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13), 이 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)사이에 삽입 접속된 제2N형 MOS FET(QNE)및, 상기 입출력용 패드(11)와 상기 입력 버퍼회로(12)의 입력노드사이에 삽입 접속된 제3N형 MOS FET(QNE")를 구비하고, 상기 제2N형 MOS FET(QNE) 및 제 3N형 MOS FET(QNE")는 상기 전원전위노드(Vcc1)보다 높은 레벨의 전위 (Vcc2)가 게이트에 인가되는 엔핸스먼트형 MOS FET인 것을 특징으로 하는 입출력 버퍼회로.
  13. 제12항에 있어서, 상기 제3N형 MOS FET(QNE")가 상기 제2N형 MOS FET(QNE)보다 크기가 작은 것을 특징으로 하는 출력 버퍼회로.
  14. 제12항에 있어서, 외부로부터 인가된 전원전위를 승압함으로써 전원전위보다 높은 레벨의 전위를 생성시켜 상기 제2N형 MOS FET(QNE) 또는 제3N형 MOS FET(QNE")의 게이트로 공급하는 부트스트랩회로(41)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  15. 제12항 내지 제14항중 어는 한 항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위노드(Vss)사이에 고저항소자(R)가 구비되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  16. 제15항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
  17. 반도체집적회로에 설치된 입출력용 패드(11)와, 집적회로의 외부로부터 상기 입출력용 패드(11)를 통하여 신호가 입력되는 입력 버퍼회로(12), 전원전위노드(Vcc1))와 접지전위노드(Vss)사이에 직렬로 접속된 P형 MOS FET(QN1) 및 제1N형 MOS FET(QN1)를 갖추고, 집적회로의 내부회로로 부터의 신호에 따라 상기 P형 MOS FET(QP1) 및 제1N형 MOS FET(QN1)의 접속점(출력노드)으로 신호를 출력하는 출력 버퍼회로(13) 및 이 출력 버퍼회로(13)의 출력노드와 상기 입출력용 패드(11)사이에 삽입 접속된 제2N형 MOS FET(QND) 및, 상기 입출력용 패드(11)와 상기 입력 버퍼회로(12)의 입려노드사이에 삽입 접속된 제3N형 MOS FET(QNE)를 구비하고, 상기 제2N형 MOS FET(QND) 및 제3N형 MOS FET(QNE)중 어느 하나 상기 전원전위노드(Vcc1)와 같은 레벨의 전위가 인가되는 디플리이션형 MOS FET이고, 상기 제2N형 MOS FET(QND) 및 제3N형 MOS FET(QNE)중 나머지 하나는 상기 전원전위노드(Vcc1)보다 높은 레벨의 전위(Vcc2)가 게이트에 인가되는 엔핸스먼트형 MOS FET인 것을 특징으로 하는 입출력 버퍼회로.
  18. 제17항에 있어서, 상기 제3N형 MOS FET(QNE)가 제2N형 MOS FET(QND)보다 크기가 작은 것을 특징으로 하는 입출력 버퍼회로.
  19. 제17항에 있어서, 외부로부터 인가된 전원전위를 승압함으로써 전원전위보다 높은 레벨의 전위를 생성시켜 상기 제2N형 MOS FET(QND) 또는 제3N형 MOS FET(QNE)의 게이트로 공급하는 부트스트랩회로(41)를 구비하는 것을 특징으로 하는 입출력 버퍼회로.
  20. 제17항 내지 제19항중 어느 한 항에 있어서, 상기 출력 버퍼회로(13)의 출력노드와 상기 접지전위노드(Vss)사이에 고저항소자(R)가 구비되어 있는 것을 특징으로 하는 입출력 버퍼회로.
  21. 제20항에 있어서, 상기 고저항소자(R)가 제4N형 MOS FET(QN4)를 사용하여 구성되는 것을 특징으로 하는 입출력 버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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