JPH01287767A - Ramの制御回路 - Google Patents
Ramの制御回路Info
- Publication number
- JPH01287767A JPH01287767A JP11718888A JP11718888A JPH01287767A JP H01287767 A JPH01287767 A JP H01287767A JP 11718888 A JP11718888 A JP 11718888A JP 11718888 A JP11718888 A JP 11718888A JP H01287767 A JPH01287767 A JP H01287767A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- cpu
- address
- bus
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、CPUに接続されるRAMと、周辺回路で
使用されるRAMとを共通にするための制御回路に関す
る。
使用されるRAMとを共通にするための制御回路に関す
る。
[従来の技術]
従来のシステムにおいては、CPUに接続される、ワー
キングRAMやスタックポインタ等のRAMと、周辺回
路が使用する、テーブルRAMやレジスター等のRAM
とが個別に設けられている。
キングRAMやスタックポインタ等のRAMと、周辺回
路が使用する、テーブルRAMやレジスター等のRAM
とが個別に設けられている。
[発明が解決しようとする課題]
このようなシステムでは少なくとも2個のRAMを必要
とし、又、回路が複雑となるために高価となる。
とし、又、回路が複雑となるために高価となる。
DMA(ダイレクト・メモリ・アクセス)を利用すれば
共通のRAM(コモンRAMという)とすることができ
るが、この方法では、回路が大型化し、 ゛そのた
めにCPUの動作特性が低下するという欠点があった。
共通のRAM(コモンRAMという)とすることができ
るが、この方法では、回路が大型化し、 ゛そのた
めにCPUの動作特性が低下するという欠点があった。
この発明は上述したような欠点をなくすためになされた
ものであり、CPUの特性を低下させることなくRAM
の共通化を図るためのRAMの制御回路を提供すること
を目的とする。
ものであり、CPUの特性を低下させることなくRAM
の共通化を図るためのRAMの制御回路を提供すること
を目的とする。
[課題を解決するための手段]
この発明のRAMの制御回路は、CPUと、周辺回路と
、データバスに接続されたRAMとを有するシステムに
おいて、 該システムのクロックを4分周した制御クロックを作成
するクロックジェネレータと、作成された制御クロック
に基づきCPUあるいは周辺回路のいずれか一方を制御
できるように、データバスをCPUあるいは周辺回路に
選択的に接続するバスコントローラと、 前記制御クロックに基づきCPUのアドレスあるいは周
辺回路のアドレスの一方を選択的にRAMに接続するア
ドレスコントローラと、を備えたことを特徴とする。
、データバスに接続されたRAMとを有するシステムに
おいて、 該システムのクロックを4分周した制御クロックを作成
するクロックジェネレータと、作成された制御クロック
に基づきCPUあるいは周辺回路のいずれか一方を制御
できるように、データバスをCPUあるいは周辺回路に
選択的に接続するバスコントローラと、 前記制御クロックに基づきCPUのアドレスあるいは周
辺回路のアドレスの一方を選択的にRAMに接続するア
ドレスコントローラと、を備えたことを特徴とする。
[作用]
クロックジェネレータにより、システムクロックを4分
周した制御クロックが作成されていて、この制御クロッ
クのタイミングに基づき、データバスがバスコントロー
ラにより、周期的にCPUあるいは周辺回路に接続され
るとともに、アドレスコントローラにより、CPUがデ
ータバスに接続されている時には該CPUのアドレスが
RAMに接続され、一方、周辺回路がデータバスに接続
されている時には該周辺回路のアドレスがRAMに接続
される。
周した制御クロックが作成されていて、この制御クロッ
クのタイミングに基づき、データバスがバスコントロー
ラにより、周期的にCPUあるいは周辺回路に接続され
るとともに、アドレスコントローラにより、CPUがデ
ータバスに接続されている時には該CPUのアドレスが
RAMに接続され、一方、周辺回路がデータバスに接続
されている時には該周辺回路のアドレスがRAMに接続
される。
[実施例]
第1図にこの発明のRAMの制御回路の一実施例を示し
ている。
ている。
lは、システムを集中的に制御するCPUであり、該C
PUのデータバスDIはバスコントローラBlを介して
データバスDOに接続される。2は、CPU1の周辺回
路であり、該周辺回路2のデータバスD2とデータバス
DOとはバスコントローラB2を介して接続される。3
は、CPUt及び周辺回路2の共用のRAMであり、前
記データバスDOに接続される。4は、CPUIのアド
レスバスA1あるいは周辺回路2のアドレスバスA2を
RAM3に選択的に接続するためのアドレスコントロー
ラとして用いられたマルチプレクサである。5は、マル
チプレクサ4及びバスコントローラBl、B2を制御す
るコントローラであり、内部にはシステムクロックを4
分周した制御クロックを作成するクロックジェネレータ
5aを備える。
PUのデータバスDIはバスコントローラBlを介して
データバスDOに接続される。2は、CPU1の周辺回
路であり、該周辺回路2のデータバスD2とデータバス
DOとはバスコントローラB2を介して接続される。3
は、CPUt及び周辺回路2の共用のRAMであり、前
記データバスDOに接続される。4は、CPUIのアド
レスバスA1あるいは周辺回路2のアドレスバスA2を
RAM3に選択的に接続するためのアドレスコントロー
ラとして用いられたマルチプレクサである。5は、マル
チプレクサ4及びバスコントローラBl、B2を制御す
るコントローラであり、内部にはシステムクロックを4
分周した制御クロックを作成するクロックジェネレータ
5aを備える。
次に上記構成のシステムの動作を第2図のタイムチャー
トを参照して説明する。
トを参照して説明する。
システムクロックを4分周した制御クロックが“L”の
とき、周辺回路2のアドレスバスA2がマルチプレクサ
4によってRAM3に接続されるとともに、一方のバス
コントローラB2がオンとなり、周辺回路2は、データ
バスD2及びデータバスDoを介してRAM3に接続さ
れる。従ってこの期間では、周辺回路2がRAM3を占
用するので、この周辺回路2がアクセスしたRAM3の
アドレスに対してデータの読み出し/書き込みが行なわ
れる。
とき、周辺回路2のアドレスバスA2がマルチプレクサ
4によってRAM3に接続されるとともに、一方のバス
コントローラB2がオンとなり、周辺回路2は、データ
バスD2及びデータバスDoを介してRAM3に接続さ
れる。従ってこの期間では、周辺回路2がRAM3を占
用するので、この周辺回路2がアクセスしたRAM3の
アドレスに対してデータの読み出し/書き込みが行なわ
れる。
次に前記制御クロックが“H”となったとき、CPU1
のアドレスバスAlがマルチプレクサ4によってRAM
3に接続されるとともに、他方のバスコントローラBl
がオンとなり、今度はCPUIかRAM3に接続される
ので、この期間においてはCPUIはRAM3を占用す
るようになる。
のアドレスバスAlがマルチプレクサ4によってRAM
3に接続されるとともに、他方のバスコントローラBl
がオンとなり、今度はCPUIかRAM3に接続される
ので、この期間においてはCPUIはRAM3を占用す
るようになる。
このように、アドレスバス及びデータバスを周期的に切
り換えることによりCPUI及び周辺回路のRAMを共
用とすることができる。又、制御クロックをシステムク
ロックの4倍周期としたことにより、アウトプットイネ
ーブル信号(σ「)やライトイネーブル信号(W「)の
作成も容易で、アドレスセットアツプタイム、ライドリ
カバリー、アドレス/データのホールドタイムを十分に
とれる。
り換えることによりCPUI及び周辺回路のRAMを共
用とすることができる。又、制御クロックをシステムク
ロックの4倍周期としたことにより、アウトプットイネ
ーブル信号(σ「)やライトイネーブル信号(W「)の
作成も容易で、アドレスセットアツプタイム、ライドリ
カバリー、アドレス/データのホールドタイムを十分に
とれる。
尚、RAMにおいては、通常、アドレスアクセスタイム
より、アウトプットイネーブルアクセスが数段速いため
、RAMに対するアクセス時間が制約されることもない
。
より、アウトプットイネーブルアクセスが数段速いため
、RAMに対するアクセス時間が制約されることもない
。
ここで、CPUに65系や68系を使用すれば、周辺回
路がバスを使用している時も、CPUは影響されること
なく動作するのでCPUの動作特性を低下させることも
ない。
路がバスを使用している時も、CPUは影響されること
なく動作するのでCPUの動作特性を低下させることも
ない。
[発明の効果]
以上説明したように、この発明は、アドレスバス及びデ
ータバスを切り換えることにより、RAMをCPUある
いは周辺回路に周期的に接続するようにしたので、RA
Mを共用の一個にすることができ、回路が簡略化される
。
ータバスを切り換えることにより、RAMをCPUある
いは周辺回路に周期的に接続するようにしたので、RA
Mを共用の一個にすることができ、回路が簡略化される
。
第1図は、この発明のRAMの制御回路の一実施例を示
すブロック図、第2図は、第1図の制御回路における動
作を示すタイムチャートである。 ■・・・CPU、2・・・周辺回路、3・・・RAM、
4・・・マルチプレクサ、5・・・コントローラ、5a
・・・クロックジェネレータ、AI、A2・・・アドレ
スバス、B1、B2・・・バスコントローラ、Do、D
I、B2・・・データバス。 特許出願人 株式会社 リ コ − 代理人弁理士 青白 葆 外1名 r −−−−−コ
すブロック図、第2図は、第1図の制御回路における動
作を示すタイムチャートである。 ■・・・CPU、2・・・周辺回路、3・・・RAM、
4・・・マルチプレクサ、5・・・コントローラ、5a
・・・クロックジェネレータ、AI、A2・・・アドレ
スバス、B1、B2・・・バスコントローラ、Do、D
I、B2・・・データバス。 特許出願人 株式会社 リ コ − 代理人弁理士 青白 葆 外1名 r −−−−−コ
Claims (1)
- (1)CPUと、周辺回路と、データバスに接続された
RAMとを有するシステムにおいて、該システムのクロ
ックを4分周した制御クロックを作成するクロックジェ
ネレータと、 作成された制御クロックに基づきCPUあるいは周辺回
路のいずれか一方を制御できるように、データバスをC
PUあるいは周辺回路に選択的に接続するバスコントロ
ーラと、 前記制御クロックに基づきCPUのアドレスあるいは周
辺回路のアドレスの一方を選択的にRAMに接続するア
ドレスコントローラと、 を備えたことを特徴とするRAMの制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11718888A JPH01287767A (ja) | 1988-05-13 | 1988-05-13 | Ramの制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11718888A JPH01287767A (ja) | 1988-05-13 | 1988-05-13 | Ramの制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01287767A true JPH01287767A (ja) | 1989-11-20 |
Family
ID=14705584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11718888A Pending JPH01287767A (ja) | 1988-05-13 | 1988-05-13 | Ramの制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01287767A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0520164A (ja) * | 1991-07-15 | 1993-01-29 | Nippondenso Co Ltd | メモリアクセス装置 |
JPH07311731A (ja) * | 1994-05-19 | 1995-11-28 | Yamaha Corp | ディジタル信号処理方法及び装置 |
-
1988
- 1988-05-13 JP JP11718888A patent/JPH01287767A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0520164A (ja) * | 1991-07-15 | 1993-01-29 | Nippondenso Co Ltd | メモリアクセス装置 |
JPH07311731A (ja) * | 1994-05-19 | 1995-11-28 | Yamaha Corp | ディジタル信号処理方法及び装置 |
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