JP2617252B2 - プリンタ - Google Patents
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- JP2617252B2 JP2617252B2 JP3198843A JP19884391A JP2617252B2 JP 2617252 B2 JP2617252 B2 JP 2617252B2 JP 3198843 A JP3198843 A JP 3198843A JP 19884391 A JP19884391 A JP 19884391A JP 2617252 B2 JP2617252 B2 JP 2617252B2
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- word
- bits
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- 238000000034 method Methods 0.000 claims description 9
- 230000002194 synthesizing effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/485—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes
- B41J2/505—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements
- B41J2/5056—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements using dot arrays providing selective dot disposition modes, e.g. different dot densities for high speed and high-quality printing, array line selections for multi-pass printing, or dot shifts for character inclination
- B41J2/5058—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements using dot arrays providing selective dot disposition modes, e.g. different dot densities for high speed and high-quality printing, array line selections for multi-pass printing, or dot shifts for character inclination locally, i.e. for single dots or for small areas of a character
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- Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Record Information Processing For Printing (AREA)
- Fax Reproducing Arrangements (AREA)
- Dot-Matrix Printers And Others (AREA)
- Image Input (AREA)
Description
【0001】
【産業上の利用分野】本発明はプリンタに関するもので
ある。更に詳しくは、ビットシフトを行うことができる
レーザプリンタ等のプリンタに関するものである。
ある。更に詳しくは、ビットシフトを行うことができる
レーザプリンタ等のプリンタに関するものである。
【0002】
【従来の技術】レーザープリンタ等において、フォント
データや画像データをビットマップメモリに書き込む場
合、微妙な書き込み調整は1ドット単位でのシフトによ
り行われている。このような微妙な書き込み調整は、例
えばワードプロセッサにおいて字の間隔を変えたい場合
や自由な位置に文字や線等を書きたい場合等に必要にな
る。
データや画像データをビットマップメモリに書き込む場
合、微妙な書き込み調整は1ドット単位でのシフトによ
り行われている。このような微妙な書き込み調整は、例
えばワードプロセッサにおいて字の間隔を変えたい場合
や自由な位置に文字や線等を書きたい場合等に必要にな
る。
【0003】従来より、このような書き込み調整を行う
ためのビット単位の調整は、CPU(Central Processin
g Unit)で右シフト,左シフト,環状シフト等のビット
シフトにより行われる。ここで、ビットマップメモリと
は、1ビットが1ドットに対応して画像情報が記録され
るメモリ領域において、仮想的な1ページ又はその一部
が形成されるメモリをいう。
ためのビット単位の調整は、CPU(Central Processin
g Unit)で右シフト,左シフト,環状シフト等のビット
シフトにより行われる。ここで、ビットマップメモリと
は、1ビットが1ドットに対応して画像情報が記録され
るメモリ領域において、仮想的な1ページ又はその一部
が形成されるメモリをいう。
【0004】上記ビット シフトを行うビット操作は、
CPUのビットシフト命令によりレジスタに読み込んで
きた画像データを右や左にシフトさせ、あふれたビット
をメモリにストアすることにより行われる。
CPUのビットシフト命令によりレジスタに読み込んで
きた画像データを右や左にシフトさせ、あふれたビット
をメモリにストアすることにより行われる。
【0005】次に、図4に基づいて上記ビットシフトに
ついて具体的に説明する。同図(a)は、フォントROM
内のデータであって、一方向について8ビットの画像
「A」を示している。これをビットマップメモリに移す
作業を考える。CPUは通常8,16,32…ビット単
位でしかデータを書き込めないため、例えば同図(b)に
示すように8ビットを境にして、それより右に3ビット
シフトした位置に書き込みたい場合、まず「A」の8ビ
ットのうちの右5ビットを右に3ビットシフトさせて書
き込む。そして、残り3ビットを次の8ビットの先頭に
書き込む。
ついて具体的に説明する。同図(a)は、フォントROM
内のデータであって、一方向について8ビットの画像
「A」を示している。これをビットマップメモリに移す
作業を考える。CPUは通常8,16,32…ビット単
位でしかデータを書き込めないため、例えば同図(b)に
示すように8ビットを境にして、それより右に3ビット
シフトした位置に書き込みたい場合、まず「A」の8ビ
ットのうちの右5ビットを右に3ビットシフトさせて書
き込む。そして、残り3ビットを次の8ビットの先頭に
書き込む。
【0006】上記のように、レーザープリンタ等におい
ては、従来よりCPUで作成した画像データをビットマ
ップメモリに書き込むとき、画像の位置に合わせたビッ
ト単位の調整がCPUのビット操作命令で行われてい
る。
ては、従来よりCPUで作成した画像データをビットマ
ップメモリに書き込むとき、画像の位置に合わせたビッ
ト単位の調整がCPUのビット操作命令で行われてい
る。
【0007】
【発明が解決しようとする課題】しかし、上記CPUの
ビット操作命令によるビット単位の調整には、非常に時
間がかかり、その結果プリンタの処理能力(パフォーマ
ンス)が低下してしまうといった問題がある。上記調整
に時間がかかるのは、第1に、ビット操作がCPUにと
って時間のかかる命令だからである。第2に、手順の全
て又は大部分がソフトウェアで実行されるからである。
例えば、図4(a)に示すビットシフトにおいては、独立
に同一の画像データが8ビット書き込まれたレジスタか
ら、それぞれ5ビットと3ビットとを読み出し、シフト
させてビットマップメモリに書き込むといった2つの操
作が必要になるため、非常に時間がかかる。また、元か
らメモリ上に書き込まれていた画像データとの論理演算
(例えば、OR演算)を行う場合には、新たに画像データ
を書き込む際、元からある画像データを読み込むために
非常に時間がかかる。更に、ビットあふれを処理するた
めの配慮も必要であるので、ソフトウェア上ではそのた
めに非常に時間がかかる。
ビット操作命令によるビット単位の調整には、非常に時
間がかかり、その結果プリンタの処理能力(パフォーマ
ンス)が低下してしまうといった問題がある。上記調整
に時間がかかるのは、第1に、ビット操作がCPUにと
って時間のかかる命令だからである。第2に、手順の全
て又は大部分がソフトウェアで実行されるからである。
例えば、図4(a)に示すビットシフトにおいては、独立
に同一の画像データが8ビット書き込まれたレジスタか
ら、それぞれ5ビットと3ビットとを読み出し、シフト
させてビットマップメモリに書き込むといった2つの操
作が必要になるため、非常に時間がかかる。また、元か
らメモリ上に書き込まれていた画像データとの論理演算
(例えば、OR演算)を行う場合には、新たに画像データ
を書き込む際、元からある画像データを読み込むために
非常に時間がかかる。更に、ビットあふれを処理するた
めの配慮も必要であるので、ソフトウェア上ではそのた
めに非常に時間がかかる。
【0008】本発明はこのような問題点に鑑みなされた
ものであって、ソフトウェアによるCPUに対する負担
を軽減し、処理能力の高いプリンタを提供することを目
的としている。
ものであって、ソフトウェアによるCPUに対する負担
を軽減し、処理能力の高いプリンタを提供することを目
的としている。
【0009】
【課題を解決するための手段】上記の目的を達成するた
め本発明のプリンタは、所定ビット数より成るワード単
位で扱われる画像データの隣接する複数の各ワードに施
す同方向のビットシフトの処理についてワード単位でビ
ットシフト処理を行ないビットマップメモリにシフト処
理後のデータを与えるシフト手段を備え、前記ビットマ
ップメモリの読み出し出力に基いてプリントを行なうプ
リンタにおいて、前記シフト手段が、n番目(ただし、
nはシフト方向に向かって大きくなる数)のワードを成
すビットのうちシフトにより次の(n+1)番目のワー
ド側へあふれるビットを記憶する記憶手段と、前記n番
目のワードのうちシフトによりあふれないビットの後
に、前記記憶手段に記憶されていた(n−1)番目のワ
ードのあふれビットを合成して出力する合成手段と、か
ら成ることを特徴としている。
め本発明のプリンタは、所定ビット数より成るワード単
位で扱われる画像データの隣接する複数の各ワードに施
す同方向のビットシフトの処理についてワード単位でビ
ットシフト処理を行ないビットマップメモリにシフト処
理後のデータを与えるシフト手段を備え、前記ビットマ
ップメモリの読み出し出力に基いてプリントを行なうプ
リンタにおいて、前記シフト手段が、n番目(ただし、
nはシフト方向に向かって大きくなる数)のワードを成
すビットのうちシフトにより次の(n+1)番目のワー
ド側へあふれるビットを記憶する記憶手段と、前記n番
目のワードのうちシフトによりあふれないビットの後
に、前記記憶手段に記憶されていた(n−1)番目のワ
ードのあふれビットを合成して出力する合成手段と、か
ら成ることを特徴としている。
【0010】更に、予め所定の画像データが記憶されて
いる他の記憶手段と、該他の記憶手段に記憶されている
画像データを前記合成された画像データと重ね合わせる
べく論理演算し、その論理演算出力を前記ビットマップ
メモリに与えるOR演算手段やAND演算手段等の論理
演算手段を設けてもよい。前記他の記憶手段を前記ビッ
トマップメモリと兼用してもよい。また、シフト量の異
なる前記シフト手段を複数個設けるのが好ましい。
いる他の記憶手段と、該他の記憶手段に記憶されている
画像データを前記合成された画像データと重ね合わせる
べく論理演算し、その論理演算出力を前記ビットマップ
メモリに与えるOR演算手段やAND演算手段等の論理
演算手段を設けてもよい。前記他の記憶手段を前記ビッ
トマップメモリと兼用してもよい。また、シフト量の異
なる前記シフト手段を複数個設けるのが好ましい。
【0011】
【作用】このような構成によれば、例えばCPUによっ
て作成された画像データは、記憶手段と合成手段によっ
て、ビットシフトされた状態でビットマップメモリに与
えられるので、ソフトウェアによってCPUにかかる負
担が大幅に軽減される。
て作成された画像データは、記憶手段と合成手段によっ
て、ビットシフトされた状態でビットマップメモリに与
えられるので、ソフトウェアによってCPUにかかる負
担が大幅に軽減される。
【0012】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本実施例の主な構成は、図2に示すように、各部
の制御を行うCPU9,メモリとしてROM10及びR
AM11,操作等に用いるパネル12及びビット単位の
調整を行うための0〜7ビットシフト回路20から成
る。尚、8ビットを1つの単位としているので、シフト
しない場合から最高7ビットシフトする場合までを想定
し、0〜7ビットシフト回路20は各ビットシフトに応
じた8つのシフト回路20から構成されている。そし
て、CPU9は、シフトさせたいビット数に応じてシフ
トブロックを選択する。
する。本実施例の主な構成は、図2に示すように、各部
の制御を行うCPU9,メモリとしてROM10及びR
AM11,操作等に用いるパネル12及びビット単位の
調整を行うための0〜7ビットシフト回路20から成
る。尚、8ビットを1つの単位としているので、シフト
しない場合から最高7ビットシフトする場合までを想定
し、0〜7ビットシフト回路20は各ビットシフトに応
じた8つのシフト回路20から構成されている。そし
て、CPU9は、シフトさせたいビット数に応じてシフ
トブロックを選択する。
【0013】図1は前記回路20中の3ビットシフト回
路を示しているが、他のシフト回路20もシフトさせる
ビット数が異なるほかは同様に構成されている。また、
図3は3ビットシフトの様子を表しており、上段はCP
U9によって作成された新しい画像データを表し、下段
は合成回路5(図1)で3ビットシフトされた後の画像デ
ータを表している。図3は画像の1ライン分のシフトを
示しており、このようなシフトは画像を構成する全ライ
ンについて順次行なわれる。本実施例では1ラインを5
ワード(ここでは1ワードは8バイトから成っている)
で構成しているものとして説明する。尚、本実施例にお
いては2つの画像データが論理演算ORにより重ねて出
力されるように構成されている。つまり、元からDRA
M2上に書き込まれていたソースデータ(第1画像デー
タ,例えば図形から成る画像データ)とビットシフト後
の画像データ(第2画像データ,例えば文字から成る画
像データ)とを1つの画像データ(第3画像データ,文字
と図形とから成る画像データ)として形成し、DRAM
2上に書き込む。この画像データはDRAM2から読み
出されて画像形成部(図示せず)においてプリントされ
る。
路を示しているが、他のシフト回路20もシフトさせる
ビット数が異なるほかは同様に構成されている。また、
図3は3ビットシフトの様子を表しており、上段はCP
U9によって作成された新しい画像データを表し、下段
は合成回路5(図1)で3ビットシフトされた後の画像デ
ータを表している。図3は画像の1ライン分のシフトを
示しており、このようなシフトは画像を構成する全ライ
ンについて順次行なわれる。本実施例では1ラインを5
ワード(ここでは1ワードは8バイトから成っている)
で構成しているものとして説明する。尚、本実施例にお
いては2つの画像データが論理演算ORにより重ねて出
力されるように構成されている。つまり、元からDRA
M2上に書き込まれていたソースデータ(第1画像デー
タ,例えば図形から成る画像データ)とビットシフト後
の画像データ(第2画像データ,例えば文字から成る画
像データ)とを1つの画像データ(第3画像データ,文字
と図形とから成る画像データ)として形成し、DRAM
2上に書き込む。この画像データはDRAM2から読み
出されて画像形成部(図示せず)においてプリントされ
る。
【0014】以下、図1に示す画像データの流れ(1)〜
(7)に従い、3ビットシフトを行う場合について説明す
るが、他のビットシフト数をとる場合についても他の回
路20により同様の動作が行われる。 (1)では、第1画像データ(DS0〜DS7)をアドレス
発生器1に従ってDRAM2から読み出し、ソースデー
タラッチ回路3にラッチしておく。これは後記(5),(6)
において、OR回路4で第2画像データとOR書きする
ためである。アドレス発生器1はCPU9とデータバス
で接がっているとともに、アドレスバスを介してアドレ
スデコーダ8とも接がっており、これらのCPU9とア
ドレスデコーダ8からのデータに基づいてDRAM(ビ
ットマップメモリ)2からの読み出しを行なうととも
に、次にDRAM2の所定アドレスにOR回路4からの
画像データを書き込む。 (2)では、CPU9からの第2画像データ(D0〜D7)
がデータラッチ回路7に直接ラッチされる。アドレスデ
コーダ8はCPU9からアドレスバスを通して送られて
きたアドレスデータに基づいてラッチやストア等の命令
信号を出力する。このアドレスデコーダ8からのラッチ
命令信号によってデータラッチ回路7が上記第2画像デ
ータD0〜D7のラッチを行なう。 (3)では、第2画像データのうちのビットシフトにより
あふれた後端3ビット、即ちあふれビットデータ(D0
〜D2)を次のバイトの書き込みのために、あふれビッ
トストア回路6にストアしておく。
(7)に従い、3ビットシフトを行う場合について説明す
るが、他のビットシフト数をとる場合についても他の回
路20により同様の動作が行われる。 (1)では、第1画像データ(DS0〜DS7)をアドレス
発生器1に従ってDRAM2から読み出し、ソースデー
タラッチ回路3にラッチしておく。これは後記(5),(6)
において、OR回路4で第2画像データとOR書きする
ためである。アドレス発生器1はCPU9とデータバス
で接がっているとともに、アドレスバスを介してアドレ
スデコーダ8とも接がっており、これらのCPU9とア
ドレスデコーダ8からのデータに基づいてDRAM(ビ
ットマップメモリ)2からの読み出しを行なうととも
に、次にDRAM2の所定アドレスにOR回路4からの
画像データを書き込む。 (2)では、CPU9からの第2画像データ(D0〜D7)
がデータラッチ回路7に直接ラッチされる。アドレスデ
コーダ8はCPU9からアドレスバスを通して送られて
きたアドレスデータに基づいてラッチやストア等の命令
信号を出力する。このアドレスデコーダ8からのラッチ
命令信号によってデータラッチ回路7が上記第2画像デ
ータD0〜D7のラッチを行なう。 (3)では、第2画像データのうちのビットシフトにより
あふれた後端3ビット、即ちあふれビットデータ(D0
〜D2)を次のバイトの書き込みのために、あふれビッ
トストア回路6にストアしておく。
【0015】(4)では、合成回路5で、第2画像データ
のうちのビットシフトにより残った先端5ビット、即ち
残りビットデータ(D3〜D7)と1回前のあふれビット
データ(D0〜D2)とを合成して、図3に示すように新
たに1バイト分の第2画像データ(D0〜D7)をつく
る。但し、転送する全てのバイト群に関して、図3に示
す最初のバイト(FIRST Byte)の上位3ビット(図中S部)
と、最後のバイト(LAST Byte)の次のバイト(ダミーバイ
ト)の下位5ビット(図中E部)とが、後記OR書きに際
して第1画像データに影響を与えないようにするため、
転送される第2画像データからの影響を受けないように
する必要がある。そこで、図1に示すように1ラインに
おける最初のワード(FIRST Byte)のシフト
処理の際に「FIRST」信号によってD5〜D7をオ
ール0にし、そのラインの最後のワードのシフト処理の
際に「LAST」信号によってD0〜D4を0にする。
後述するOR回路の代わりにAND回路を用いて第1、
第2画像データをAND書きする場合には、このS部と
E部には0でなく、1を挿入するものとする。尚、前記
「FIRST」信号と「LAST」信号はアドレスデコ
ーダ8から与えられる。アドレスデコーダ8はCPU9
が特定の命令を出したときに、これらの信号を発生す
る。S部はあふれビットに関するものであるため「FI
RST」信号はあふれビットストア回路6に与えられ、
ここでD5〜D7を0にする。一方、E部は残りのビッ
トに関するものであるため「LAST」信号は合成回路
5に与えられ、ここでD5〜D7を0に設定する。
のうちのビットシフトにより残った先端5ビット、即ち
残りビットデータ(D3〜D7)と1回前のあふれビット
データ(D0〜D2)とを合成して、図3に示すように新
たに1バイト分の第2画像データ(D0〜D7)をつく
る。但し、転送する全てのバイト群に関して、図3に示
す最初のバイト(FIRST Byte)の上位3ビット(図中S部)
と、最後のバイト(LAST Byte)の次のバイト(ダミーバイ
ト)の下位5ビット(図中E部)とが、後記OR書きに際
して第1画像データに影響を与えないようにするため、
転送される第2画像データからの影響を受けないように
する必要がある。そこで、図1に示すように1ラインに
おける最初のワード(FIRST Byte)のシフト
処理の際に「FIRST」信号によってD5〜D7をオ
ール0にし、そのラインの最後のワードのシフト処理の
際に「LAST」信号によってD0〜D4を0にする。
後述するOR回路の代わりにAND回路を用いて第1、
第2画像データをAND書きする場合には、このS部と
E部には0でなく、1を挿入するものとする。尚、前記
「FIRST」信号と「LAST」信号はアドレスデコ
ーダ8から与えられる。アドレスデコーダ8はCPU9
が特定の命令を出したときに、これらの信号を発生す
る。S部はあふれビットに関するものであるため「FI
RST」信号はあふれビットストア回路6に与えられ、
ここでD5〜D7を0にする。一方、E部は残りのビッ
トに関するものであるため「LAST」信号は合成回路
5に与えられ、ここでD5〜D7を0に設定する。
【0016】(5)及び(6)では、(4)において合成した第
2画像データ(D0〜D7)を合成回路5のディスティネ
ーションメモリ領域から読み出し、OR回路4で第2画
像データ(D0〜D7)と(1)においてラッチされている
第1画像データ(DS0〜DS7)とのORをとり、第3
画像データ(DD0〜DD7)を作成する。上述した(1)
での第1画像データに対するラッチ動作は合成回路5か
らD0〜D7が出力されるまでになされていればよい。 (7)では、DRAM2への第3画像データ(DD0〜DD
7)の書き込みを行う。このとき、アドレス発生器1の
指示するビットマップメモリの位置、即ち(1)で指定さ
れたアドレスと同一アドレスの位置に書き込みを行う。
最後のバイト転送が終了したら、図3で示すE部にダミ
ーバイトを書き込んで1ライン分の画像データのビット
シフトを終了する。
2画像データ(D0〜D7)を合成回路5のディスティネ
ーションメモリ領域から読み出し、OR回路4で第2画
像データ(D0〜D7)と(1)においてラッチされている
第1画像データ(DS0〜DS7)とのORをとり、第3
画像データ(DD0〜DD7)を作成する。上述した(1)
での第1画像データに対するラッチ動作は合成回路5か
らD0〜D7が出力されるまでになされていればよい。 (7)では、DRAM2への第3画像データ(DD0〜DD
7)の書き込みを行う。このとき、アドレス発生器1の
指示するビットマップメモリの位置、即ち(1)で指定さ
れたアドレスと同一アドレスの位置に書き込みを行う。
最後のバイト転送が終了したら、図3で示すE部にダミ
ーバイトを書き込んで1ライン分の画像データのビット
シフトを終了する。
【0017】以上と同様な動作を後続のラインについて
も順次行ない、全てのラインについてビットシフト動作
が完了すると1画像のシフトが終了する。
も順次行ない、全てのラインについてビットシフト動作
が完了すると1画像のシフトが終了する。
【0018】以上の通り本実施例は、CPU9から8ビ
ットのワード単位で与えられた画像データをデータラッ
チ回路7でラッチするとともに、ビットシフトにより次
のワード側へあふれるあふれビットをストア回路6で一
時的に記憶し、合成回路5でラッチ回路7から与えられ
る残りのビットと、ストア回路6から与えられる前のワ
ードのあふれビットとを合成することにより、ビットシ
フトを行なってDRAM2へ書き込むようにしている。
ットのワード単位で与えられた画像データをデータラッ
チ回路7でラッチするとともに、ビットシフトにより次
のワード側へあふれるあふれビットをストア回路6で一
時的に記憶し、合成回路5でラッチ回路7から与えられ
る残りのビットと、ストア回路6から与えられる前のワ
ードのあふれビットとを合成することにより、ビットシ
フトを行なってDRAM2へ書き込むようにしている。
【0019】
【発明の効果】本発明は上記の如き構成から成っている
ので、ソフトウエアによるCPUに対する負担を軽減
し、迅速で処理能力の高いプリンタを実現することがで
きる。
ので、ソフトウエアによるCPUに対する負担を軽減
し、迅速で処理能力の高いプリンタを実現することがで
きる。
【0020】更に、予め所定の画像データが記憶されて
いる他の記憶手段及びその記憶手段に記憶されている画
像データと合成手段からの合成画像データとの論理演算
を行う論理演算手段を設けることによって、例えば図形
と文字との合成画像等の処理を高いパフォーマンスで行
うことができる。
いる他の記憶手段及びその記憶手段に記憶されている画
像データと合成手段からの合成画像データとの論理演算
を行う論理演算手段を設けることによって、例えば図形
と文字との合成画像等の処理を高いパフォーマンスで行
うことができる。
【図面の簡単な説明】
【図1】本発明の実施例における3ビットシフト回路の
構成を示すブロック図。
構成を示すブロック図。
【図2】本発明の実施例のシステム構成を示す図。
【図3】本発明の実施例における3ビットシフトの様子
を示す図。
を示す図。
【図4】本発明の実施例及び従来例におけるフォントR
OM内のデータ及びビットマップメモリに3ビットシフ
トして展開されたフォントを示す図。
OM内のデータ及びビットマップメモリに3ビットシフ
トして展開されたフォントを示す図。
1 …アドレス発生器 2 …DRAM 3 …ソースデータラッチ回路 4 …OR回路 5 …合成回路 6 …あふれビットストア回路 7 …データラッチ回路 8 …アドレスデコーダ 9 …CPU 10 …ROM 11 …RAM 12 …パネル 20 …0〜7ビットシフト回路
Claims (5)
- 【請求項1】所定ビット数より成るワード単位で扱われ
る画像データの隣接する複数の各ワードに施す同方向の
ビットシフトの処理についてワード単位でビットシフト
処理を行ないビットマップメモリにシフト処理後のデー
タを与えるシフト手段を備え、前記ビットマップメモリ
の読み出し出力に基いてプリントを行なうプリンタにお
いて、前記シフト手段が、n番目(ただし、nはシフト方向に向かって大きくなる
数)の ワードを成すビットのうちシフトにより次の(n
+1)番目のワード側へあふれるビットを記憶する記憶
手段と、前記n番目のワードのうちシフトによりあふれないビッ
トの後に、 前記記憶手段に記憶されていた(n−1)番
目のワードのあふれビットを合成して出力する合成手段
と、 から成ることを特徴とするプリンタ。 - 【請求項2】更に、予め所定の画像データが記憶されて
いる他の記憶手段と、該他の記憶手段に記憶されている
画像データを前記合成された画像データと重ね合わせる
べく論理演算し、その論理演算出力を前記ビットマップ
メモリに与える論理演算手段と、を備えることを特徴と
する請求項1に記載のプリンタ。 - 【請求項3】前記他の記憶手段が前記ビットマップメモ
リであることを特徴とする請求項2に記載のプリンタ。 - 【請求項4】画像データの1ラインには複数のワードが
存在し、該1ラインの最初のワードのシフト処理に際し
ては前のワードのあふれビットが挿入されるべき部分の
ビットを特定値とし、前記1ラインの最後のワードのシ
フト処理に際しては前のワードのあふれビットが挿入さ
れるべき部分以外のビットを特定値と成す手段が設けら
れていることを特徴とする請求項1に記載のプリンタ。 - 【請求項5】シフト量が異なる複数のシフト手段が設け
られているいることを特徴とする請求項1乃至請求項4
のいずれかに記載のプリンタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3198843A JP2617252B2 (ja) | 1991-07-11 | 1991-07-11 | プリンタ |
US07/907,619 US5471562A (en) | 1991-07-11 | 1992-07-02 | Printer having a bit shift function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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