JPS6068461A - メモリ多重アクセス装置 - Google Patents
メモリ多重アクセス装置Info
- Publication number
- JPS6068461A JPS6068461A JP17463783A JP17463783A JPS6068461A JP S6068461 A JPS6068461 A JP S6068461A JP 17463783 A JP17463783 A JP 17463783A JP 17463783 A JP17463783 A JP 17463783A JP S6068461 A JPS6068461 A JP S6068461A
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- JP
- Japan
- Prior art keywords
- data
- register
- memory
- write
- read
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は共通のメモリをアクセスするメモリ多重アクセ
ス装置に関する。
ス装置に関する。
情報処理や通信制御処理等において、単一のプロセツサ
では速度的に問題である場合とか、あるいは機能が複雑
化する場合には複数のプロセッサを用いて対処し℃いる
が、従来管に共通リソースのアクセス方式の一種である
共通メモリアクセス方式において次のように問題点があ
った。
では速度的に問題である場合とか、あるいは機能が複雑
化する場合には複数のプロセッサを用いて対処し℃いる
が、従来管に共通リソースのアクセス方式の一種である
共通メモリアクセス方式において次のように問題点があ
った。
従来例に係るメモリ多重アクセス方式を第１図に示す。
／は共通メモリ、２・３はそれぞれ共通メモリ／を多重
的にアクセスするプロセッサＰ、・Ｐ、である。またｔ
〜／ｌＩ−はバス上の信号の衝突を防止するためのバッ
ファまたはレジスタであり、／夕はこれらバッファまた
はレジスタあるいはプロセッサの動作のシーケンスを制
御するための制御回路である。
的にアクセスするプロセッサＰ、・Ｐ、である。またｔ
〜／ｌＩ−はバス上の信号の衝突を防止するためのバッ
ファまたはレジスタであり、／夕はこれらバッファまた
はレジスタあるいはプロセッサの動作のシーケンスを制
御するための制御回路である。
次に従来例の動作を説明する。メモリをアクセスたとえ
ばリード動作する場合、プロセッサ／から制御回路／Ｓ
に、まずリクエスト信号を送出する。続いて制御回路／
３からのＡＣＫ信号（ＤａｔａＲｅａｄｙ ）をチェッ
クし、もしレディ状態ならメモリからデータを読み取る
ことができる。ライト動作についても同様なシーケンス
となる。このようにメモリをアクセスする場合、リクエ
スト信号の送出・レゾイブ°ニック等のソフト側の操作
が必太である。ところで、共通メモリを複数のプロセッ
サでアクセス場合、各プロセッサについて上記のシーケ
ンスを必要とするため、従来方式ではアクセス時間が非
常に長くなるとともに制御回路が複雑化する欠点があっ
た。
ばリード動作する場合、プロセッサ／から制御回路／Ｓ
に、まずリクエスト信号を送出する。続いて制御回路／
３からのＡＣＫ信号（ＤａｔａＲｅａｄｙ ）をチェッ
クし、もしレディ状態ならメモリからデータを読み取る
ことができる。ライト動作についても同様なシーケンス
となる。このようにメモリをアクセスする場合、リクエ
スト信号の送出・レゾイブ°ニック等のソフト側の操作
が必太である。ところで、共通メモリを複数のプロセッ
サでアクセス場合、各プロセッサについて上記のシーケ
ンスを必要とするため、従来方式ではアクセス時間が非
常に長くなるとともに制御回路が複雑化する欠点があっ
た。
本発明は上記従来技術の欠点に鑑み提案されたものであ
り、簡単な構成でアクセス時間の短かいメモリ多重装置
の提供を目的とする。
り、簡単な構成でアクセス時間の短かいメモリ多重装置
の提供を目的とする。
本発明はｍ個の処理装置の出力する書き込み指令信号お
よび読み取り指令信号を入力し、この入力信号に応じて
ｍ個の書き込みデータ用時分割サンプリング信号９ｍ個
の読み出しデータ用時分割サンプリング信号１ｍ個のア
ドレス指定用時分割サンプリング信号、共通メモリ用書
き込みパルス信号およびロードパルス信号を所定の順序
により出力する制御回路と、前記ｍ個の処理装置の出力
する書き込みデータを入力し、前記省き込みデータ用時
分割サンプリング信号に従って書き込みデータのうち７
つを選択的に出力する書き込みデータ用時分割レジスタ
と、前記ｍ個の処理装置の出力するアドレス指定データ
を入力し、前記アドレス指定用時分割サンプリング信号
に従ってアドレス指定データのうち１つを選択的に出力
するアドレス指定データ用時分割レジスタと、前記アド
レス指定データ用時分割レジスタの出力するアドレス指
定データに従い前記書き込みデータ用時分割レジスタの
出力する書き込みデータを記憶する共通メモリと、前記
アドレス指定用時分割レジスタの出力するアドレス指定
データおよび前記制御回路の出力するロードパルス信号
に従い前記共通メモリから読み出されたデータを入力し
、前記読み出しデータ用時分割サンプリング信号に従い
所定の前記処理装置に選択的に出力する読み出しデータ
用時分割レジスタとＫよって構成される。
よび読み取り指令信号を入力し、この入力信号に応じて
ｍ個の書き込みデータ用時分割サンプリング信号９ｍ個
の読み出しデータ用時分割サンプリング信号１ｍ個のア
ドレス指定用時分割サンプリング信号、共通メモリ用書
き込みパルス信号およびロードパルス信号を所定の順序
により出力する制御回路と、前記ｍ個の処理装置の出力
する書き込みデータを入力し、前記省き込みデータ用時
分割サンプリング信号に従って書き込みデータのうち７
つを選択的に出力する書き込みデータ用時分割レジスタ
と、前記ｍ個の処理装置の出力するアドレス指定データ
を入力し、前記アドレス指定用時分割サンプリング信号
に従ってアドレス指定データのうち１つを選択的に出力
するアドレス指定データ用時分割レジスタと、前記アド
レス指定データ用時分割レジスタの出力するアドレス指
定データに従い前記書き込みデータ用時分割レジスタの
出力する書き込みデータを記憶する共通メモリと、前記
アドレス指定用時分割レジスタの出力するアドレス指定
データおよび前記制御回路の出力するロードパルス信号
に従い前記共通メモリから読み出されたデータを入力し
、前記読み出しデータ用時分割サンプリング信号に従い
所定の前記処理装置に選択的に出力する読み出しデータ
用時分割レジスタとＫよって構成される。
図面を参照しながら本発明の実施例に係るメモリ多重ア
クセス装置の構成について説明する。第２図はその構成
を示す図であり、ｍ個の外部プロセッサが共通メモリ／
をアクセスする場合を示している。各プロセッサは／デ
ータＳビット構成のデータバス、／データｌビット構成
のアドレスバス、１ζき込みリクエスト信号および読み
出しリクエスト信号を有している。１０／〔ＰＤＢ１〕
はＰ番目のプロセッサのデータバスのｉビット目の信号
、／θＪ（ＰＲＲ）はＰ綜目のプロセッサの出力する読
み出しリクエスト信号、／θ３ （ＰＷＲ）はＰ番目の
プロセッサの出力する書き込みリクエスト信号、／にｌ
［：ＰＡコ 〕はＰ番目のプロセッサの出力するアドレ
ス指定データのｊビット目の信号である。
クセス装置の構成について説明する。第２図はその構成
を示す図であり、ｍ個の外部プロセッサが共通メモリ／
をアクセスする場合を示している。各プロセッサは／デ
ータＳビット構成のデータバス、／データｌビット構成
のアドレスバス、１ζき込みリクエスト信号および読み
出しリクエスト信号を有している。１０／〔ＰＤＢ１〕
はＰ番目のプロセッサのデータバスのｉビット目の信号
、／θＪ（ＰＲＲ）はＰ綜目のプロセッサの出力する読
み出しリクエスト信号、／θ３ （ＰＷＲ）はＰ番目の
プロセッサの出力する書き込みリクエスト信号、／にｌ
［：ＰＡコ 〕はＰ番目のプロセッサの出力するアドレ
ス指定データのｊビット目の信号である。
、２６は制御回路であり、各プロセッサの出力する書き
込みリクエスト信号（ＩＷＲ−ｍＷＲ）および読み出し
リクエスト信号（ＩＷＲ−ｍＲＲ）を入力し、所定の順
序でマスタークロック信号（ＣＫ）に同期してアドレス
指定用時分割サンプリング信号（／ＡＳｏ−ｍＡ８０
） 、書き込みデータ用時分割サンブリング信号（／Ｓ
ＴＯ〜ｍ５Ｔｏ ） 、読み出しデータ用時分割サンプ
リング信号（／ＤＴＯ−ｍＤＴｏ ） 、共通メモリ用
の書き込みパルス信号（３）およびロードパルス信号（
Ｌ）を出力する。
込みリクエスト信号（ＩＷＲ−ｍＷＲ）および読み出し
リクエスト信号（ＩＷＲ−ｍＲＲ）を入力し、所定の順
序でマスタークロック信号（ＣＫ）に同期してアドレス
指定用時分割サンプリング信号（／ＡＳｏ−ｍＡ８０
） 、書き込みデータ用時分割サンブリング信号（／Ｓ
ＴＯ〜ｍ５Ｔｏ ） 、読み出しデータ用時分割サンプ
リング信号（／ＤＴＯ−ｍＤＴｏ ） 、共通メモリ用
の書き込みパルス信号（３）およびロードパルス信号（
Ｌ）を出力する。
２０はＰ番目のプロセッサの出力するｊビット目のアド
レスデータを保持するレジスタであり、Ｐ番目のプロセ
ンナの出力する書き込みリクエスト信号または読み出し
リクエスト信号に同期してメモリ動作を行い、アドレス
指定用時分割サンプリング信号（ＰＡＳＯ）によりデー
タ転送される。
レスデータを保持するレジスタであり、Ｐ番目のプロセ
ンナの出力する書き込みリクエスト信号または読み出し
リクエスト信号に同期してメモリ動作を行い、アドレス
指定用時分割サンプリング信号（ＰＡＳＯ）によりデー
タ転送される。
２／はｍ番目のプロセッサの出力するｊビット目のアド
レスデータを保持する同様のレジスタである。２左はｌ
ビット入力（Ｉ、〜Ｉ！、）のメモリアドレスレジスタ
であり、ｊビット目の入力（Ｉｊ）は塩プロセッサのｊ
ビット目のアドレスレジスタのＱ出力と接続されている
。
レスデータを保持する同様のレジスタである。２左はｌ
ビット入力（Ｉ、〜Ｉ！、）のメモリアドレスレジスタ
であり、ｊビット目の入力（Ｉｊ）は塩プロセッサのｊ
ビット目のアドレスレジスタのＱ出力と接続されている
。
／は各プロセッサが多重的にアクセスする共通メモリで
あり、ｌビットのアドレス入力とＳビットのデータ入力
およびＳビットのデータ出力を有している。ｌビットの
アドレス入力はそれぞれメモリアドレスレジスタ２Ｓの
ｌビットの出力（Ｑｌ〜Ｑｔ ）に接続されている。
あり、ｌビットのアドレス入力とＳビットのデータ入力
およびＳビットのデータ出力を有している。ｌビットの
アドレス入力はそれぞれメモリアドレスレジスタ２Ｓの
ｌビットの出力（Ｑｌ〜Ｑｔ ）に接続されている。
／りはＰ番目のプロセッサの出力する１ビツト目の書き
込みデータを保持するレジスタであり、Ｐ番目のプロセ
ッサの出力する書き込みリクエスト信号に同期してメモ
リ動作を行い、ηＷき込みデータ用時分割サンプリング
信号（ＰＳＴＯ）によりデータ転送される。／９はｍ番
目のプロセッサの出力するｉビット目の書き込みデータ
を保持する同様のレジスタである。２３はＳビット入力
（Ｉ、〜工Ｓ ）のメモリ書き込みレジスタであり、ｉ
ビット目の入力（Ｉｉ）は各プロセッサのｉビット目の
アドレスレジスタのＱ出力と接続されている。
込みデータを保持するレジスタであり、Ｐ番目のプロセ
ッサの出力する書き込みリクエスト信号に同期してメモ
リ動作を行い、ηＷき込みデータ用時分割サンプリング
信号（ＰＳＴＯ）によりデータ転送される。／９はｍ番
目のプロセッサの出力するｉビット目の書き込みデータ
を保持する同様のレジスタである。２３はＳビット入力
（Ｉ、〜工Ｓ ）のメモリ書き込みレジスタであり、ｉ
ビット目の入力（Ｉｉ）は各プロセッサのｉビット目の
アドレスレジスタのＱ出力と接続されている。
またメモリ書き込みレジスタ２３のＱ出力（Ｑｌ〜ＱＳ
）はそれぞれ共通メモリ／のデータ人力（１１〜Ｉｓ
）に接続されている。
）はそれぞれ共通メモリ／のデータ人力（１１〜Ｉｓ
）に接続されている。
２ダは制御回路２乙の出力するロードパルス信号に同期
して共通メモリ／の出力データを保持するＳビット入力
のメモリ読み出しレジスタである。
して共通メモリ／の出力データを保持するＳビット入力
のメモリ読み出しレジスタである。
／乙は読み出しデータ用時分割サンプリング信号（ＰＤ
ＴＯ）に同期してメモリ読み出しレジスタ２９のＱｉ出
力データを保持するＰ番目のプロセッサ用のレジスタで
あり、読み出しリクエスト信号（ＰＲＲ）ＫよりＰ番目
のプロセッサにデータ転送される。７ｇはメモリ読み出
しレジスタ２’ｌのＱｉ出力データを保持するｍ番目の
プロセッサ用の同様のレジスタである。
ＴＯ）に同期してメモリ読み出しレジスタ２９のＱｉ出
力データを保持するＰ番目のプロセッサ用のレジスタで
あり、読み出しリクエスト信号（ＰＲＲ）ＫよりＰ番目
のプロセッサにデータ転送される。７ｇはメモリ読み出
しレジスタ２’ｌのＱｉ出力データを保持するｍ番目の
プロセッサ用の同様のレジスタである。
次に本発明の実施例に係るメモリ多重アクセス装置の動
作について説明する。今、Ｐ番目のプロセッサから共通
メモリ／へのデータ書き込み要求があったとする。Ｐ番
目のプロセッサからの書き込みリクエスト信号１０３が
書き込みデータレジスタ／７のクロック入力ＶＣ入力す
ると、書き込みデータレジスタ／７は、Ｐ番目のプロセ
ッサから出力される書き込ノ＾データを記憶する。また
論理和回路；コを介して入力する書き込みリクエスト信
号／θ３がアドレスデータレジスタ２０のクロック入カ
ニ人力すると、アドレスデータレシスタコ０はＰ番目の
プロセッサから出力されるアドレスデータを記憶する。
作について説明する。今、Ｐ番目のプロセッサから共通
メモリ／へのデータ書き込み要求があったとする。Ｐ番
目のプロセッサからの書き込みリクエスト信号１０３が
書き込みデータレジスタ／７のクロック入力ＶＣ入力す
ると、書き込みデータレジスタ／７は、Ｐ番目のプロセ
ッサから出力される書き込ノ＾データを記憶する。また
論理和回路；コを介して入力する書き込みリクエスト信
号／θ３がアドレスデータレジスタ２０のクロック入カ
ニ人力すると、アドレスデータレシスタコ０はＰ番目の
プロセッサから出力されるアドレスデータを記憶する。
制御回路コロに入力する誉き込みリクエスト信号により
、制御回路コロはアドレス指定用時分割サンプリング信
号（ＰＳＴＯ）と書き込みデータ用時分割サンプリング
信号（ＰＡＳＯ）を出力する。書き通入データ用時分割
サンプリング信号（ＰＳＴＯ）により書き込みデータレ
ジスタ１７内の書き込みデータはメモリ書き込みレジス
タに転送され、またアドレスデータ用サンプリング信号
（ＰＡＳＯ）によりアドレスデータレジスタ２θ内のア
ドレスデータはメモリアドレスレジスタ！５に転送され
る。共通メモリ／は制御回路ユ６から出力される書き込
みパルス信号（５）により書き込み動作可能状態となり
、メモリアドレスレジスタ２３の出力データに従うアド
レス位置にメモリ書き込みレジスタ、２３の出力データ
が書き込まれる。
、制御回路コロはアドレス指定用時分割サンプリング信
号（ＰＳＴＯ）と書き込みデータ用時分割サンプリング
信号（ＰＡＳＯ）を出力する。書き通入データ用時分割
サンプリング信号（ＰＳＴＯ）により書き込みデータレ
ジスタ１７内の書き込みデータはメモリ書き込みレジス
タに転送され、またアドレスデータ用サンプリング信号
（ＰＡＳＯ）によりアドレスデータレジスタ２θ内のア
ドレスデータはメモリアドレスレジスタ！５に転送され
る。共通メモリ／は制御回路ユ６から出力される書き込
みパルス信号（５）により書き込み動作可能状態となり
、メモリアドレスレジスタ２３の出力データに従うアド
レス位置にメモリ書き込みレジスタ、２３の出力データ
が書き込まれる。
ｍ番目のプロセッサから共通メモリ／についてデータ読
み出し要求が、前述のＰ番目のプロセッサからのデータ
書き込要求の直後にあったとする。
み出し要求が、前述のＰ番目のプロセッサからのデータ
書き込要求の直後にあったとする。
即ちｍ番目のプロセッサからの読みｌＪ：Ｉ ｔ、 リ
クエスト信号（ｍＲＲ）が論理和回路２２を介してアド
レスデータレジスタ２／に入力するのでアドレスデータ
レジスタ２／はｍ番目のプロセッサからのアドレスデー
タを記憶する。また読み出しリクエスト信号（ｎ＋ＲＲ
）は読み出しデータレジスタ／ｇおよび制御回路ユ乙に
も入力する。制御回路２乙は前述の書き込み動作が終了
するタイミングでアドレス指定用時分割サンプリング信
号（ｍ５Ｔｏ ） 。
クエスト信号（ｍＲＲ）が論理和回路２２を介してアド
レスデータレジスタ２／に入力するのでアドレスデータ
レジスタ２／はｍ番目のプロセッサからのアドレスデー
タを記憶する。また読み出しリクエスト信号（ｎ＋ＲＲ
）は読み出しデータレジスタ／ｇおよび制御回路ユ乙に
も入力する。制御回路２乙は前述の書き込み動作が終了
するタイミングでアドレス指定用時分割サンプリング信
号（ｍ５Ｔｏ ） 。
続いてロードパルス信号（Ｌ）および読み出しデータ用
時分割サンプリング信号（ｍＤＴＱ ）を出力する。
時分割サンプリング信号（ｍＤＴＱ ）を出力する。
アドレス指定用時分割サンプリング信号（ｍｓＴｏ）に
よりアドレスデータレジスタ２／からメモリアドレスレ
ジスタ２左にアドレスデータは転送され、共通メモリ／
の所定のアドレスからデータが読み出される。続み出し
データはロードパルス信号（Ｌ）によりメモリ読み出し
レジスタに記憶されたのち、読み出しデータ用時分割サ
ンプリング信号（ｍＤＴｏ）Ｋより読み出しデータレジ
スタ／ｇに転送されｍ番目のプロセッサ・Ｋ読み取られ
る。このように実施例では、各プロセッサから独立に出
力される共通メモリアクセス信号を制御回路ユ乙で所定
の制＋ｌｌｌ１１６号を所定のタイミングにより１１力
し、共曲メ七り／をアクセスするものである。
よりアドレスデータレジスタ２／からメモリアドレスレ
ジスタ２左にアドレスデータは転送され、共通メモリ／
の所定のアドレスからデータが読み出される。続み出し
データはロードパルス信号（Ｌ）によりメモリ読み出し
レジスタに記憶されたのち、読み出しデータ用時分割サ
ンプリング信号（ｍＤＴｏ）Ｋより読み出しデータレジ
スタ／ｇに転送されｍ番目のプロセッサ・Ｋ読み取られ
る。このように実施例では、各プロセッサから独立に出
力される共通メモリアクセス信号を制御回路ユ乙で所定
の制＋ｌｌｌ１１６号を所定のタイミングにより１１力
し、共曲メ七り／をアクセスするものである。
以上のように本発明によれは、懐ヘプロセッサの多用ア
クセス下にある共通メモリヶあた力）も単一アクセスの
ようにアクセスｍ ｔ、ｒ：’、であり、ｆたハード構
成によるもりだツバｂアクセス１り間の知１６１が図れ
る。また１多重１蔓かＪｌ力１１シても従来のように力
弐ｄｉトに時間をとられることが７、Ｃい。また、ｓ（
’を成がｆｉｌ単であるＪＪ）＋りＬ８Ｌ １ｉ−、シ
やずい利点があ命。
クセス下にある共通メモリヶあた力）も単一アクセスの
ようにアクセスｍ ｔ、ｒ：’、であり、ｆたハード構
成によるもりだツバｂアクセス１り間の知１６１が図れ
る。また１多重１蔓かＪｌ力１１シても従来のように力
弐ｄｉトに時間をとられることが７、Ｃい。また、ｓ（
’を成がｆｉｌ単であるＪＪ）＋りＬ８Ｌ １ｉ−、シ
やずい利点があ命。
第１１．Ａは従来例に泌Ｑメそり多重アクセス鉤ｉＬｔ
の何或図、第２図は杢珀明の冥ｒｍ Ｄｉｌに１，１ミ
るメモリ多！ヘアクセスｍ ｕ＋ｆであ６゜ ／・・・・・・・・・共通メモリ。 ！、３・・・プロセッサ。 弘〜／４Ｌ・・・バッファまたはレジスタ。 ／！；、２６・・・１１ｉＩＪ価回路。 ／乙、／δ・・・抗み出しデータレジスタ。 ／ム／り・・・書き込みデータレジスタ。 −１０，Ｊ７・・・アドレスデータレジスタ。 、／、ｌ・・・。」テ理和回顧。 、λ３・・・メモリ、ｉさ込みレジスタ。 、＜＋・・・メモリ、九り、 ｉ、１．ｔ Ｌ、、レジ
スタ。 、！５・・・メ士すγドレスレジスタ。 ／Ｊ／・・・Ｐｉ６目のプＩＪヒソサの出力する１ビツ
ト目のデータ１１−！ ”０１’ １ ／Ｕノ・・・Ｐｌ、ＩＬＩのプロセッサの出力Ｔ Ｑ
読み出しリクエスト信号ｊ号。 １０、ｓ・・・Ｐ １’＋ｉ’ ｉ：Ｉのブロービツサ
の出力する醋き込みリクエスト信号ｊ号。 ／ （７１７，・・・Ｐ ｆｒ ｆＪのプロセッサの出
力するｊピットロのアドレスト号。
の何或図、第２図は杢珀明の冥ｒｍ Ｄｉｌに１，１ミ
るメモリ多！ヘアクセスｍ ｕ＋ｆであ６゜ ／・・・・・・・・・共通メモリ。 ！、３・・・プロセッサ。 弘〜／４Ｌ・・・バッファまたはレジスタ。 ／！；、２６・・・１１ｉＩＪ価回路。 ／乙、／δ・・・抗み出しデータレジスタ。 ／ム／り・・・書き込みデータレジスタ。 −１０，Ｊ７・・・アドレスデータレジスタ。 、／、ｌ・・・。」テ理和回顧。 、λ３・・・メモリ、ｉさ込みレジスタ。 、＜＋・・・メモリ、九り、 ｉ、１．ｔ Ｌ、、レジ
スタ。 、！５・・・メ士すγドレスレジスタ。 ／Ｊ／・・・Ｐｉ６目のプＩＪヒソサの出力する１ビツ
ト目のデータ１１−！ ”０１’ １ ／Ｕノ・・・Ｐｌ、ＩＬＩのプロセッサの出力Ｔ Ｑ
読み出しリクエスト信号ｊ号。 １０、ｓ・・・Ｐ １’＋ｉ’ ｉ：Ｉのブロービツサ
の出力する醋き込みリクエスト信号ｊ号。 ／ （７１７，・・・Ｐ ｆｒ ｆＪのプロセッサの出
力するｊピットロのアドレスト号。
Claims (1)
- 【特許請求の範囲】 ｍ個の処理装置の出力する書き込み指令信号および読み
取り指令信号を入力し、この入力信号に応じてｍ個の書
き込みデータ用時分割サンプリング信号９ｍ個の読み出
しデータ用時分割サンプリング信号１ｍ個のアドレス指
定用時分割サンプリング信号、共通メモリ用書き込みパ
ルス信号およびロードパルス信号を所定の順序により出
力する制御回路と、 前記ｍ個の処理装置の出力する書き込みデータを入力し
、前記書き込みデータ用時分割サンプリング信号に従っ
て書き込みデータのうち１つを選択的に出力する書き込
みデータ用時分割レジスタと、 前記ｍ個の処理装置の出力するアドレス指定データを入
力し、前記アドレス指定用時分割サンプリング信号に従
ってアドレス指定データのうち１つを選択的に出力する
アドレス指定データ用時分割レジスタと、 前記アドレス指定データ用時分割レジスタの出カスるア
ドレス指定データに従い前記書き込みデータ用時分割レ
ジスタの出力する書き込みデータを記憶する共通メモリ
と、 前記アドレス指定用時分割レジスタの出力するアドレス
指定データおよび前記制御回路の出力するロードパルス
信号に従い前記共通メモリから読み出されたデータを入
力し、前記読み出しデータ用時分割サンプリング信号に
従い所定の前記処理装置に選択的に出力する読み出しデ
ータ用時分割レジスタとによって構成されることを特徴
とするメモリ多重アクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17463783A JPS6068461A (ja) | 1983-09-21 | 1983-09-21 | メモリ多重アクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17463783A JPS6068461A (ja) | 1983-09-21 | 1983-09-21 | メモリ多重アクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068461A true JPS6068461A (ja) | 1985-04-19 |
Family
ID=15982069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17463783A Pending JPS6068461A (ja) | 1983-09-21 | 1983-09-21 | メモリ多重アクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08509082A (ja) * | 1993-04-22 | 1996-09-24 | アナログ ディヴァイスィズ インク | マルチフェーズ、マルチアクセスパイプラインメモリシステム |
-
1983
- 1983-09-21 JP JP17463783A patent/JPS6068461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08509082A (ja) * | 1993-04-22 | 1996-09-24 | アナログ ディヴァイスィズ インク | マルチフェーズ、マルチアクセスパイプラインメモリシステム |
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