JPS6068461A - メモリ多重アクセス装置 - Google Patents
メモリ多重アクセス装置Info
- Publication number
- JPS6068461A JPS6068461A JP17463783A JP17463783A JPS6068461A JP S6068461 A JPS6068461 A JP S6068461A JP 17463783 A JP17463783 A JP 17463783A JP 17463783 A JP17463783 A JP 17463783A JP S6068461 A JPS6068461 A JP S6068461A
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- JP
- Japan
- Prior art keywords
- data
- register
- memory
- write
- read
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は共通のメモリをアクセスするメモリ多重アクセ
ス装置に関する。
ス装置に関する。
情報処理や通信制御処理等において、単一のプロセツサ
では速度的に問題である場合とか、あるいは機能が複雑
化する場合には複数のプロセッサを用いて対処し℃いる
が、従来管に共通リソースのアクセス方式の一種である
共通メモリアクセス方式において次のように問題点があ
った。
では速度的に問題である場合とか、あるいは機能が複雑
化する場合には複数のプロセッサを用いて対処し℃いる
が、従来管に共通リソースのアクセス方式の一種である
共通メモリアクセス方式において次のように問題点があ
った。
従来例に係るメモリ多重アクセス方式を第1図に示す。
/は共通メモリ、2・3はそれぞれ共通メモリ/を多重
的にアクセスするプロセッサP、・P、である。またt
〜/lI−はバス上の信号の衝突を防止するためのバッ
ファまたはレジスタであり、/夕はこれらバッファまた
はレジスタあるいはプロセッサの動作のシーケンスを制
御するための制御回路である。
的にアクセスするプロセッサP、・P、である。またt
〜/lI−はバス上の信号の衝突を防止するためのバッ
ファまたはレジスタであり、/夕はこれらバッファまた
はレジスタあるいはプロセッサの動作のシーケンスを制
御するための制御回路である。
次に従来例の動作を説明する。メモリをアクセスたとえ
ばリード動作する場合、プロセッサ/から制御回路/S
に、まずリクエスト信号を送出する。続いて制御回路/
3からのACK信号(DataReady )をチェッ
クし、もしレディ状態ならメモリからデータを読み取る
ことができる。ライト動作についても同様なシーケンス
となる。このようにメモリをアクセスする場合、リクエ
スト信号の送出・レゾイブ°ニック等のソフト側の操作
が必太である。ところで、共通メモリを複数のプロセッ
サでアクセス場合、各プロセッサについて上記のシーケ
ンスを必要とするため、従来方式ではアクセス時間が非
常に長くなるとともに制御回路が複雑化する欠点があっ
た。
ばリード動作する場合、プロセッサ/から制御回路/S
に、まずリクエスト信号を送出する。続いて制御回路/
3からのACK信号(DataReady )をチェッ
クし、もしレディ状態ならメモリからデータを読み取る
ことができる。ライト動作についても同様なシーケンス
となる。このようにメモリをアクセスする場合、リクエ
スト信号の送出・レゾイブ°ニック等のソフト側の操作
が必太である。ところで、共通メモリを複数のプロセッ
サでアクセス場合、各プロセッサについて上記のシーケ
ンスを必要とするため、従来方式ではアクセス時間が非
常に長くなるとともに制御回路が複雑化する欠点があっ
た。
本発明は上記従来技術の欠点に鑑み提案されたものであ
り、簡単な構成でアクセス時間の短かいメモリ多重装置
の提供を目的とする。
り、簡単な構成でアクセス時間の短かいメモリ多重装置
の提供を目的とする。
本発明はm個の処理装置の出力する書き込み指令信号お
よび読み取り指令信号を入力し、この入力信号に応じて
m個の書き込みデータ用時分割サンプリング信号9m個
の読み出しデータ用時分割サンプリング信号1m個のア
ドレス指定用時分割サンプリング信号、共通メモリ用書
き込みパルス信号およびロードパルス信号を所定の順序
により出力する制御回路と、前記m個の処理装置の出力
する書き込みデータを入力し、前記省き込みデータ用時
分割サンプリング信号に従って書き込みデータのうち7
つを選択的に出力する書き込みデータ用時分割レジスタ
と、前記m個の処理装置の出力するアドレス指定データ
を入力し、前記アドレス指定用時分割サンプリング信号
に従ってアドレス指定データのうち1つを選択的に出力
するアドレス指定データ用時分割レジスタと、前記アド
レス指定データ用時分割レジスタの出力するアドレス指
定データに従い前記書き込みデータ用時分割レジスタの
出力する書き込みデータを記憶する共通メモリと、前記
アドレス指定用時分割レジスタの出力するアドレス指定
データおよび前記制御回路の出力するロードパルス信号
に従い前記共通メモリから読み出されたデータを入力し
、前記読み出しデータ用時分割サンプリング信号に従い
所定の前記処理装置に選択的に出力する読み出しデータ
用時分割レジスタとKよって構成される。
よび読み取り指令信号を入力し、この入力信号に応じて
m個の書き込みデータ用時分割サンプリング信号9m個
の読み出しデータ用時分割サンプリング信号1m個のア
ドレス指定用時分割サンプリング信号、共通メモリ用書
き込みパルス信号およびロードパルス信号を所定の順序
により出力する制御回路と、前記m個の処理装置の出力
する書き込みデータを入力し、前記省き込みデータ用時
分割サンプリング信号に従って書き込みデータのうち7
つを選択的に出力する書き込みデータ用時分割レジスタ
と、前記m個の処理装置の出力するアドレス指定データ
を入力し、前記アドレス指定用時分割サンプリング信号
に従ってアドレス指定データのうち1つを選択的に出力
するアドレス指定データ用時分割レジスタと、前記アド
レス指定データ用時分割レジスタの出力するアドレス指
定データに従い前記書き込みデータ用時分割レジスタの
出力する書き込みデータを記憶する共通メモリと、前記
アドレス指定用時分割レジスタの出力するアドレス指定
データおよび前記制御回路の出力するロードパルス信号
に従い前記共通メモリから読み出されたデータを入力し
、前記読み出しデータ用時分割サンプリング信号に従い
所定の前記処理装置に選択的に出力する読み出しデータ
用時分割レジスタとKよって構成される。
図面を参照しながら本発明の実施例に係るメモリ多重ア
クセス装置の構成について説明する。第2図はその構成
を示す図であり、m個の外部プロセッサが共通メモリ/
をアクセスする場合を示している。各プロセッサは/デ
ータSビット構成のデータバス、/データlビット構成
のアドレスバス、1ζき込みリクエスト信号および読み
出しリクエスト信号を有している。10/〔PDB1〕
はP番目のプロセッサのデータバスのiビット目の信号
、/θJ(PRR)はP綜目のプロセッサの出力する読
み出しリクエスト信号、/θ3 (PWR)はP番目の
プロセッサの出力する書き込みリクエスト信号、/にl
[:PAコ 〕はP番目のプロセッサの出力するアドレ
ス指定データのjビット目の信号である。
クセス装置の構成について説明する。第2図はその構成
を示す図であり、m個の外部プロセッサが共通メモリ/
をアクセスする場合を示している。各プロセッサは/デ
ータSビット構成のデータバス、/データlビット構成
のアドレスバス、1ζき込みリクエスト信号および読み
出しリクエスト信号を有している。10/〔PDB1〕
はP番目のプロセッサのデータバスのiビット目の信号
、/θJ(PRR)はP綜目のプロセッサの出力する読
み出しリクエスト信号、/θ3 (PWR)はP番目の
プロセッサの出力する書き込みリクエスト信号、/にl
[:PAコ 〕はP番目のプロセッサの出力するアドレ
ス指定データのjビット目の信号である。
、26は制御回路であり、各プロセッサの出力する書き
込みリクエスト信号(IWR−mWR)および読み出し
リクエスト信号(IWR−mRR)を入力し、所定の順
序でマスタークロック信号(CK)に同期してアドレス
指定用時分割サンプリング信号(/ASo−mA80
) 、書き込みデータ用時分割サンブリング信号(/S
TO〜m5To ) 、読み出しデータ用時分割サンプ
リング信号(/DTO−mDTo ) 、共通メモリ用
の書き込みパルス信号(3)およびロードパルス信号(
L)を出力する。
込みリクエスト信号(IWR−mWR)および読み出し
リクエスト信号(IWR−mRR)を入力し、所定の順
序でマスタークロック信号(CK)に同期してアドレス
指定用時分割サンプリング信号(/ASo−mA80
) 、書き込みデータ用時分割サンブリング信号(/S
TO〜m5To ) 、読み出しデータ用時分割サンプ
リング信号(/DTO−mDTo ) 、共通メモリ用
の書き込みパルス信号(3)およびロードパルス信号(
L)を出力する。
20はP番目のプロセッサの出力するjビット目のアド
レスデータを保持するレジスタであり、P番目のプロセ
ンナの出力する書き込みリクエスト信号または読み出し
リクエスト信号に同期してメモリ動作を行い、アドレス
指定用時分割サンプリング信号(PASO)によりデー
タ転送される。
レスデータを保持するレジスタであり、P番目のプロセ
ンナの出力する書き込みリクエスト信号または読み出し
リクエスト信号に同期してメモリ動作を行い、アドレス
指定用時分割サンプリング信号(PASO)によりデー
タ転送される。
2/はm番目のプロセッサの出力するjビット目のアド
レスデータを保持する同様のレジスタである。2左はl
ビット入力(I、〜I!、)のメモリアドレスレジスタ
であり、jビット目の入力(Ij)は塩プロセッサのj
ビット目のアドレスレジスタのQ出力と接続されている
。
レスデータを保持する同様のレジスタである。2左はl
ビット入力(I、〜I!、)のメモリアドレスレジスタ
であり、jビット目の入力(Ij)は塩プロセッサのj
ビット目のアドレスレジスタのQ出力と接続されている
。
/は各プロセッサが多重的にアクセスする共通メモリで
あり、lビットのアドレス入力とSビットのデータ入力
およびSビットのデータ出力を有している。lビットの
アドレス入力はそれぞれメモリアドレスレジスタ2Sの
lビットの出力(Ql〜Qt )に接続されている。
あり、lビットのアドレス入力とSビットのデータ入力
およびSビットのデータ出力を有している。lビットの
アドレス入力はそれぞれメモリアドレスレジスタ2Sの
lビットの出力(Ql〜Qt )に接続されている。
/りはP番目のプロセッサの出力する1ビツト目の書き
込みデータを保持するレジスタであり、P番目のプロセ
ッサの出力する書き込みリクエスト信号に同期してメモ
リ動作を行い、ηWき込みデータ用時分割サンプリング
信号(PSTO)によりデータ転送される。/9はm番
目のプロセッサの出力するiビット目の書き込みデータ
を保持する同様のレジスタである。23はSビット入力
(I、〜工S )のメモリ書き込みレジスタであり、i
ビット目の入力(Ii)は各プロセッサのiビット目の
アドレスレジスタのQ出力と接続されている。
込みデータを保持するレジスタであり、P番目のプロセ
ッサの出力する書き込みリクエスト信号に同期してメモ
リ動作を行い、ηWき込みデータ用時分割サンプリング
信号(PSTO)によりデータ転送される。/9はm番
目のプロセッサの出力するiビット目の書き込みデータ
を保持する同様のレジスタである。23はSビット入力
(I、〜工S )のメモリ書き込みレジスタであり、i
ビット目の入力(Ii)は各プロセッサのiビット目の
アドレスレジスタのQ出力と接続されている。
またメモリ書き込みレジスタ23のQ出力(Ql〜QS
)はそれぞれ共通メモリ/のデータ人力(11〜Is
)に接続されている。
)はそれぞれ共通メモリ/のデータ人力(11〜Is
)に接続されている。
2ダは制御回路2乙の出力するロードパルス信号に同期
して共通メモリ/の出力データを保持するSビット入力
のメモリ読み出しレジスタである。
して共通メモリ/の出力データを保持するSビット入力
のメモリ読み出しレジスタである。
/乙は読み出しデータ用時分割サンプリング信号(PD
TO)に同期してメモリ読み出しレジスタ29のQi出
力データを保持するP番目のプロセッサ用のレジスタで
あり、読み出しリクエスト信号(PRR)KよりP番目
のプロセッサにデータ転送される。7gはメモリ読み出
しレジスタ2’lのQi出力データを保持するm番目の
プロセッサ用の同様のレジスタである。
TO)に同期してメモリ読み出しレジスタ29のQi出
力データを保持するP番目のプロセッサ用のレジスタで
あり、読み出しリクエスト信号(PRR)KよりP番目
のプロセッサにデータ転送される。7gはメモリ読み出
しレジスタ2’lのQi出力データを保持するm番目の
プロセッサ用の同様のレジスタである。
次に本発明の実施例に係るメモリ多重アクセス装置の動
作について説明する。今、P番目のプロセッサから共通
メモリ/へのデータ書き込み要求があったとする。P番
目のプロセッサからの書き込みリクエスト信号103が
書き込みデータレジスタ/7のクロック入力VC入力す
ると、書き込みデータレジスタ/7は、P番目のプロセ
ッサから出力される書き込ノ^データを記憶する。また
論理和回路;コを介して入力する書き込みリクエスト信
号/θ3がアドレスデータレジスタ20のクロック入カ
ニ人力すると、アドレスデータレシスタコ0はP番目の
プロセッサから出力されるアドレスデータを記憶する。
作について説明する。今、P番目のプロセッサから共通
メモリ/へのデータ書き込み要求があったとする。P番
目のプロセッサからの書き込みリクエスト信号103が
書き込みデータレジスタ/7のクロック入力VC入力す
ると、書き込みデータレジスタ/7は、P番目のプロセ
ッサから出力される書き込ノ^データを記憶する。また
論理和回路;コを介して入力する書き込みリクエスト信
号/θ3がアドレスデータレジスタ20のクロック入カ
ニ人力すると、アドレスデータレシスタコ0はP番目の
プロセッサから出力されるアドレスデータを記憶する。
制御回路コロに入力する誉き込みリクエスト信号により
、制御回路コロはアドレス指定用時分割サンプリング信
号(PSTO)と書き込みデータ用時分割サンプリング
信号(PASO)を出力する。書き通入データ用時分割
サンプリング信号(PSTO)により書き込みデータレ
ジスタ17内の書き込みデータはメモリ書き込みレジス
タに転送され、またアドレスデータ用サンプリング信号
(PASO)によりアドレスデータレジスタ2θ内のア
ドレスデータはメモリアドレスレジスタ!5に転送され
る。共通メモリ/は制御回路ユ6から出力される書き込
みパルス信号(5)により書き込み動作可能状態となり
、メモリアドレスレジスタ23の出力データに従うアド
レス位置にメモリ書き込みレジスタ、23の出力データ
が書き込まれる。
、制御回路コロはアドレス指定用時分割サンプリング信
号(PSTO)と書き込みデータ用時分割サンプリング
信号(PASO)を出力する。書き通入データ用時分割
サンプリング信号(PSTO)により書き込みデータレ
ジスタ17内の書き込みデータはメモリ書き込みレジス
タに転送され、またアドレスデータ用サンプリング信号
(PASO)によりアドレスデータレジスタ2θ内のア
ドレスデータはメモリアドレスレジスタ!5に転送され
る。共通メモリ/は制御回路ユ6から出力される書き込
みパルス信号(5)により書き込み動作可能状態となり
、メモリアドレスレジスタ23の出力データに従うアド
レス位置にメモリ書き込みレジスタ、23の出力データ
が書き込まれる。
m番目のプロセッサから共通メモリ/についてデータ読
み出し要求が、前述のP番目のプロセッサからのデータ
書き込要求の直後にあったとする。
み出し要求が、前述のP番目のプロセッサからのデータ
書き込要求の直後にあったとする。
即ちm番目のプロセッサからの読みlJ:I t、 リ
クエスト信号(mRR)が論理和回路22を介してアド
レスデータレジスタ2/に入力するのでアドレスデータ
レジスタ2/はm番目のプロセッサからのアドレスデー
タを記憶する。また読み出しリクエスト信号(n+RR
)は読み出しデータレジスタ/gおよび制御回路ユ乙に
も入力する。制御回路2乙は前述の書き込み動作が終了
するタイミングでアドレス指定用時分割サンプリング信
号(m5To ) 。
クエスト信号(mRR)が論理和回路22を介してアド
レスデータレジスタ2/に入力するのでアドレスデータ
レジスタ2/はm番目のプロセッサからのアドレスデー
タを記憶する。また読み出しリクエスト信号(n+RR
)は読み出しデータレジスタ/gおよび制御回路ユ乙に
も入力する。制御回路2乙は前述の書き込み動作が終了
するタイミングでアドレス指定用時分割サンプリング信
号(m5To ) 。
続いてロードパルス信号(L)および読み出しデータ用
時分割サンプリング信号(mDTQ )を出力する。
時分割サンプリング信号(mDTQ )を出力する。
アドレス指定用時分割サンプリング信号(msTo)に
よりアドレスデータレジスタ2/からメモリアドレスレ
ジスタ2左にアドレスデータは転送され、共通メモリ/
の所定のアドレスからデータが読み出される。続み出し
データはロードパルス信号(L)によりメモリ読み出し
レジスタに記憶されたのち、読み出しデータ用時分割サ
ンプリング信号(mDTo)Kより読み出しデータレジ
スタ/gに転送されm番目のプロセッサ・K読み取られ
る。このように実施例では、各プロセッサから独立に出
力される共通メモリアクセス信号を制御回路ユ乙で所定
の制+lll116号を所定のタイミングにより11力
し、共曲メ七り/をアクセスするものである。
よりアドレスデータレジスタ2/からメモリアドレスレ
ジスタ2左にアドレスデータは転送され、共通メモリ/
の所定のアドレスからデータが読み出される。続み出し
データはロードパルス信号(L)によりメモリ読み出し
レジスタに記憶されたのち、読み出しデータ用時分割サ
ンプリング信号(mDTo)Kより読み出しデータレジ
スタ/gに転送されm番目のプロセッサ・K読み取られ
る。このように実施例では、各プロセッサから独立に出
力される共通メモリアクセス信号を制御回路ユ乙で所定
の制+lll116号を所定のタイミングにより11力
し、共曲メ七り/をアクセスするものである。
以上のように本発明によれは、懐ヘプロセッサの多用ア
クセス下にある共通メモリヶあた力)も単一アクセスの
ようにアクセスm t、r:’、であり、fたハード構
成によるもりだツバbアクセス1り間の知161が図れ
る。また1多重1蔓かJl力11シても従来のように力
弐diトに時間をとられることが7、Cい。また、s(
’を成がfil単であるJJ)+りL8L 1i−、シ
やずい利点があ命。
クセス下にある共通メモリヶあた力)も単一アクセスの
ようにアクセスm t、r:’、であり、fたハード構
成によるもりだツバbアクセス1り間の知161が図れ
る。また1多重1蔓かJl力11シても従来のように力
弐diトに時間をとられることが7、Cい。また、s(
’を成がfil単であるJJ)+りL8L 1i−、シ
やずい利点があ命。
第11.Aは従来例に泌Qメそり多重アクセス鉤iLt
の何或図、第2図は杢珀明の冥rm Dilに1,1ミ
るメモリ多!ヘアクセスm u+fであ6゜ /・・・・・・・・・共通メモリ。 !、3・・・プロセッサ。 弘〜/4L・・・バッファまたはレジスタ。 /!;、26・・・11iIJ価回路。 /乙、/δ・・・抗み出しデータレジスタ。 /ム/り・・・書き込みデータレジスタ。 −10,J7・・・アドレスデータレジスタ。 、/、l・・・。」テ理和回顧。 、λ3・・・メモリ、iさ込みレジスタ。 、<+・・・メモリ、九り、 i、1.t L、、レジ
スタ。 、!5・・・メ士すγドレスレジスタ。 /J/・・・Pi6目のプIJヒソサの出力する1ビツ
ト目のデータ11−! ”01’ 1 /Uノ・・・Pl、ILIのプロセッサの出力T Q
読み出しリクエスト信号j号。 10、s・・・P 1’+i’ i:Iのブロービツサ
の出力する醋き込みリクエスト信号j号。 / (717,・・・P fr fJのプロセッサの出
力するjピットロのアドレスト号。
の何或図、第2図は杢珀明の冥rm Dilに1,1ミ
るメモリ多!ヘアクセスm u+fであ6゜ /・・・・・・・・・共通メモリ。 !、3・・・プロセッサ。 弘〜/4L・・・バッファまたはレジスタ。 /!;、26・・・11iIJ価回路。 /乙、/δ・・・抗み出しデータレジスタ。 /ム/り・・・書き込みデータレジスタ。 −10,J7・・・アドレスデータレジスタ。 、/、l・・・。」テ理和回顧。 、λ3・・・メモリ、iさ込みレジスタ。 、<+・・・メモリ、九り、 i、1.t L、、レジ
スタ。 、!5・・・メ士すγドレスレジスタ。 /J/・・・Pi6目のプIJヒソサの出力する1ビツ
ト目のデータ11−! ”01’ 1 /Uノ・・・Pl、ILIのプロセッサの出力T Q
読み出しリクエスト信号j号。 10、s・・・P 1’+i’ i:Iのブロービツサ
の出力する醋き込みリクエスト信号j号。 / (717,・・・P fr fJのプロセッサの出
力するjピットロのアドレスト号。
Claims (1)
- 【特許請求の範囲】 m個の処理装置の出力する書き込み指令信号および読み
取り指令信号を入力し、この入力信号に応じてm個の書
き込みデータ用時分割サンプリング信号9m個の読み出
しデータ用時分割サンプリング信号1m個のアドレス指
定用時分割サンプリング信号、共通メモリ用書き込みパ
ルス信号およびロードパルス信号を所定の順序により出
力する制御回路と、 前記m個の処理装置の出力する書き込みデータを入力し
、前記書き込みデータ用時分割サンプリング信号に従っ
て書き込みデータのうち1つを選択的に出力する書き込
みデータ用時分割レジスタと、 前記m個の処理装置の出力するアドレス指定データを入
力し、前記アドレス指定用時分割サンプリング信号に従
ってアドレス指定データのうち1つを選択的に出力する
アドレス指定データ用時分割レジスタと、 前記アドレス指定データ用時分割レジスタの出カスるア
ドレス指定データに従い前記書き込みデータ用時分割レ
ジスタの出力する書き込みデータを記憶する共通メモリ
と、 前記アドレス指定用時分割レジスタの出力するアドレス
指定データおよび前記制御回路の出力するロードパルス
信号に従い前記共通メモリから読み出されたデータを入
力し、前記読み出しデータ用時分割サンプリング信号に
従い所定の前記処理装置に選択的に出力する読み出しデ
ータ用時分割レジスタとによって構成されることを特徴
とするメモリ多重アクセス装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17463783A JPS6068461A (ja) | 1983-09-21 | 1983-09-21 | メモリ多重アクセス装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17463783A JPS6068461A (ja) | 1983-09-21 | 1983-09-21 | メモリ多重アクセス装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6068461A true JPS6068461A (ja) | 1985-04-19 |
Family
ID=15982069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17463783A Pending JPS6068461A (ja) | 1983-09-21 | 1983-09-21 | メモリ多重アクセス装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6068461A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08509082A (ja) * | 1993-04-22 | 1996-09-24 | アナログ ディヴァイスィズ インク | マルチフェーズ、マルチアクセスパイプラインメモリシステム |
-
1983
- 1983-09-21 JP JP17463783A patent/JPS6068461A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08509082A (ja) * | 1993-04-22 | 1996-09-24 | アナログ ディヴァイスィズ インク | マルチフェーズ、マルチアクセスパイプラインメモリシステム |
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