JPS6376044A - バスマスタ - Google Patents
バスマスタInfo
- Publication number
- JPS6376044A JPS6376044A JP62225436A JP22543687A JPS6376044A JP S6376044 A JPS6376044 A JP S6376044A JP 62225436 A JP62225436 A JP 62225436A JP 22543687 A JP22543687 A JP 22543687A JP S6376044 A JPS6376044 A JP S6376044A
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- JP
- Japan
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- signal
- memory
- burst
- bus master
- response
- Prior art date
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- Granted
Links
- 230000015654 memory Effects 0.000 claims description 28
- 230000004044 response Effects 0.000 claims description 13
- 238000012790 confirmation Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 210000000352 storage cell Anatomy 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は一般にはバスマスタに関し、特に、バースト転
送モードの動作を有するバスマスタに関する。
送モードの動作を有するバスマスタに関する。
[従来の技術]
大部分の集積回路メモリ装置では、各記憶セルは固有の
アクセスアドレスを用いて個別にアクセスされる。しか
し、いくつかの集積回路メモリ装置では、いくつかの他
の記憶セルが同時にアクセスされ、その内容はバッファ
に一時的に保持される。通常、これらの「余分な」記憶
セルのアクセスアドレスは1または2ビツトだけ最初の
(original)アクセスアドレスとは異なる。し
かし、これらのセルに対する次のアクセスはアクセスア
ドレスを変えないで単に付加的なアクセスサイクルを実
行するだけで実現できる。技術上、これらのメモリは「
ニブルモード」と呼ばれる。他のいくつかの集積回路メ
モリでは、最初のアクセスアドレスの一部が1つ(また
はそれ以上)の次のアクセスに対して「想定」すること
ができるので、そのアドレスの最下位部だけデコード等
をす−る必要がある。したがって、最初のアクセスが一
旦なされると、「関連した」記憶セルに対する次のアク
セスはかなり速くなる。これらの種類のメモリはしばし
ば「カラムモード」または「スタティックカラム」と呼
ばれる。このような性能が向上したメモリ装置を用いて
構成されたメモリシステムでは、その効果はメモリがm
個の「バースト」のいくつかのオペランドの高速転送を
維持できることである。ここで、mは2のn乗(two
to the npower)、nは整数でおり選択
されたメモリ装置の特性で決まる。
アクセスアドレスを用いて個別にアクセスされる。しか
し、いくつかの集積回路メモリ装置では、いくつかの他
の記憶セルが同時にアクセスされ、その内容はバッファ
に一時的に保持される。通常、これらの「余分な」記憶
セルのアクセスアドレスは1または2ビツトだけ最初の
(original)アクセスアドレスとは異なる。し
かし、これらのセルに対する次のアクセスはアクセスア
ドレスを変えないで単に付加的なアクセスサイクルを実
行するだけで実現できる。技術上、これらのメモリは「
ニブルモード」と呼ばれる。他のいくつかの集積回路メ
モリでは、最初のアクセスアドレスの一部が1つ(また
はそれ以上)の次のアクセスに対して「想定」すること
ができるので、そのアドレスの最下位部だけデコード等
をす−る必要がある。したがって、最初のアクセスが一
旦なされると、「関連した」記憶セルに対する次のアク
セスはかなり速くなる。これらの種類のメモリはしばし
ば「カラムモード」または「スタティックカラム」と呼
ばれる。このような性能が向上したメモリ装置を用いて
構成されたメモリシステムでは、その効果はメモリがm
個の「バースト」のいくつかのオペランドの高速転送を
維持できることである。ここで、mは2のn乗(two
to the npower)、nは整数でおり選択
されたメモリ装置の特性で決まる。
[発明の概要]
本発明の目的は、メモリのバースト機能の利点を利用し
たバーストモードを有するバスマスタを提供することで
ある。
たバーストモードを有するバスマスタを提供することで
ある。
これらのおよび他の目的は、バスマスタによって与えら
れたバースト要求信号に応答してm個のバーストでオペ
ランドを転送できるメモリとともに用いるバスマスタで
達成できる。ここで、オペランドはバスマスタによって
与えられた選択されたアクセスアドレスについての集合
モジュロmであり、mは2nで、nは整数である。上記
バスマスタは、選択されたアクセスアドレスを選択的に
格納するが、増分信号に応答して前記選択されたアクセ
スアドレスの所定の組のnビットをmを法として増分さ
せる特別のアドレスレジスタ手段、および、最初にバー
スト開始信号に応答してメモリにバースト要求信号を与
え、その後、m−1回、メモリからバースト確認信号お
よび終了信号の両方を同時に受けることに応答してメモ
リにバースト要求信号およびアドレスレジスタ手段に増
分信号を与えるバースト制御器を有している。
れたバースト要求信号に応答してm個のバーストでオペ
ランドを転送できるメモリとともに用いるバスマスタで
達成できる。ここで、オペランドはバスマスタによって
与えられた選択されたアクセスアドレスについての集合
モジュロmであり、mは2nで、nは整数である。上記
バスマスタは、選択されたアクセスアドレスを選択的に
格納するが、増分信号に応答して前記選択されたアクセ
スアドレスの所定の組のnビットをmを法として増分さ
せる特別のアドレスレジスタ手段、および、最初にバー
スト開始信号に応答してメモリにバースト要求信号を与
え、その後、m−1回、メモリからバースト確認信号お
よび終了信号の両方を同時に受けることに応答してメモ
リにバースト要求信号およびアドレスレジスタ手段に増
分信号を与えるバースト制御器を有している。
[実施例]
第1図には、バスマスタ12およびメモリシステム13
を有するデータ処理システム10が示されている。この
データ処理装置10はバスマスタ12によって与えられ
たバースト要求信号(BREQ)に応答してm個のバー
ストによりデータパスコ4を介してオペランドを転送で
きる。オペランドはアドレスバス16を介してバスマス
タ12によって与えられた選択されたアクセスアドレス
についての集合モジュロ(clustered mod
ulo)mでおる。ここで、mは2°であり、nは整数
かつメモリ13の特性によって決まる。このようなバー
スト転送に対するタイミングおよびプロトコルを説明す
るタイミング図は第2図に示されている。
を有するデータ処理システム10が示されている。この
データ処理装置10はバスマスタ12によって与えられ
たバースト要求信号(BREQ)に応答してm個のバー
ストによりデータパスコ4を介してオペランドを転送で
きる。オペランドはアドレスバス16を介してバスマス
タ12によって与えられた選択されたアクセスアドレス
についての集合モジュロ(clustered mod
ulo)mでおる。ここで、mは2°であり、nは整数
かつメモリ13の特性によって決まる。このようなバー
スト転送に対するタイミングおよびプロトコルを説明す
るタイミング図は第2図に示されている。
第3図に示されたバスマスタ12の好適実施例では、ア
ドレスレジスタ18はメモリ13とバッファ20の間で
転送されるべき各オペランドに対するアクセスアドレス
を格納する。モジュロm加算器22は、バースト制御器
24によって与えられた増分(!NC>信号に応答して
、アドレスレジスタ18内に格納されたアクセスアドレ
スの適当な組のnビットをmを法として増加させるよう
に設けられている。
ドレスレジスタ18はメモリ13とバッファ20の間で
転送されるべき各オペランドに対するアクセスアドレス
を格納する。モジュロm加算器22は、バースト制御器
24によって与えられた増分(!NC>信号に応答して
、アドレスレジスタ18内に格納されたアクセスアドレ
スの適当な組のnビットをmを法として増加させるよう
に設けられている。
パスマスタ12内の他の回路(図示せず)によって与え
られたバースト開始(BR3T)信号に応答して、バー
スト制御器24は最初にBREQ信号を与えて、メモリ
13に、バスマスタ12はメモリ13が現在のアクセス
サイクルの後バースト内の次のオペランドにより続行す
ることを望んでいることを示す。現在のアクセスサイク
ルの最後で、メモリ13がそれが次のオペランドを「バ
ースト」できることを決定した場合、バースト確認(B
ACK)信号およびサイクル終了(TERM)信号の両
方をほぼ同時に与えることによってそのように示す。そ
うでなければ、単にTERM信号を与える。
られたバースト開始(BR3T)信号に応答して、バー
スト制御器24は最初にBREQ信号を与えて、メモリ
13に、バスマスタ12はメモリ13が現在のアクセス
サイクルの後バースト内の次のオペランドにより続行す
ることを望んでいることを示す。現在のアクセスサイク
ルの最後で、メモリ13がそれが次のオペランドを「バ
ースト」できることを決定した場合、バースト確認(B
ACK)信号およびサイクル終了(TERM)信号の両
方をほぼ同時に与えることによってそのように示す。そ
うでなければ、単にTERM信号を与える。
BACK信号およびTERM信号の両方の受信に応答し
て、バースト制御器24は再びBREQ信号をメモリ1
3に与える。さらに、バースト制御器24はほぼ同時に
INC信号を加算器22に与えてアドレスレジスタ18
に格納されたアクセスアドレスを「順序づける」。TE
RM信号を受信したことに応答して、またはm−1個の
オペランドがバースト転送された後、バースト制御器2
4はBREQ信号またはINC信号のいずれかを与える
のを中止する。第4図はバースト制御器24の動作を状
態図で示す。
て、バースト制御器24は再びBREQ信号をメモリ1
3に与える。さらに、バースト制御器24はほぼ同時に
INC信号を加算器22に与えてアドレスレジスタ18
に格納されたアクセスアドレスを「順序づける」。TE
RM信号を受信したことに応答して、またはm−1個の
オペランドがバースト転送された後、バースト制御器2
4はBREQ信号またはINC信号のいずれかを与える
のを中止する。第4図はバースト制御器24の動作を状
態図で示す。
本発明は好適実施例について説明したけれども、別の実
施例が本発明の精神および範囲から離れることなく可能
である。たとえば、ある応用によっては、アドレスバス
16を介してメモリ13にアドレスレジスタ18によっ
て与えられるアクセスアドレスをバッフ?するためにア
ドレスランチ26を備えることも好都合であろう。実際
に、システムによっては、バースト内の最初のオペラン
ドが転送された後順序づけられたアクセスアドレスをメ
モリ13は必要としないであろう。値m、nが特定の応
用間で異なってよいことはもちろんで必る。しかしまた
、加算器22によって増分されるアクセスアドレスのn
ビットの組は、特に、メモリ13が小サイズの個々のオ
ペランド転送を支援する場合に、メモリ13のバースト
モードによって支援されるオペランドサイズに対応する
ように変化させてもよい。また、異なった゛′ハンドシ
ェーキング″を用いるメモリ13、たとえば、バースト
確認信号および/または終了信号を与えないで、ただ単
に、要求されたオペランドをもったバースト要求に応答
するメモリを想定することが可能である。
施例が本発明の精神および範囲から離れることなく可能
である。たとえば、ある応用によっては、アドレスバス
16を介してメモリ13にアドレスレジスタ18によっ
て与えられるアクセスアドレスをバッフ?するためにア
ドレスランチ26を備えることも好都合であろう。実際
に、システムによっては、バースト内の最初のオペラン
ドが転送された後順序づけられたアクセスアドレスをメ
モリ13は必要としないであろう。値m、nが特定の応
用間で異なってよいことはもちろんで必る。しかしまた
、加算器22によって増分されるアクセスアドレスのn
ビットの組は、特に、メモリ13が小サイズの個々のオ
ペランド転送を支援する場合に、メモリ13のバースト
モードによって支援されるオペランドサイズに対応する
ように変化させてもよい。また、異なった゛′ハンドシ
ェーキング″を用いるメモリ13、たとえば、バースト
確認信号および/または終了信号を与えないで、ただ単
に、要求されたオペランドをもったバースト要求に応答
するメモリを想定することが可能である。
第1図は、本発明に従って構成されたバスマスタを有す
るデータ処理システムのブロック図を示す。 第2図は、第1図に示されたデータ処理システムの動作
のタイミング図を示す。 第3図は、第1図のバスマスタの好適な形式のブロック
図を示す。 第4図は、第3図に示されたバスマスタのバースト制御
器の動作の状態図を示す。 10・・・データ処理システム、 12・・・バスマスタ、 13・・・メモリシステム、
14・・・データバス、 16・・・アドレスバス、1
8・・・アドレスレジスタ、 20・・・バッファ、2
2・・・モジュロm FJOn器、 24・・・バースト制御器、 26・・・アドレスラッチ。
るデータ処理システムのブロック図を示す。 第2図は、第1図に示されたデータ処理システムの動作
のタイミング図を示す。 第3図は、第1図のバスマスタの好適な形式のブロック
図を示す。 第4図は、第3図に示されたバスマスタのバースト制御
器の動作の状態図を示す。 10・・・データ処理システム、 12・・・バスマスタ、 13・・・メモリシステム、
14・・・データバス、 16・・・アドレスバス、1
8・・・アドレスレジスタ、 20・・・バッファ、2
2・・・モジュロm FJOn器、 24・・・バースト制御器、 26・・・アドレスラッチ。
Claims (1)
- 【特許請求の範囲】 1、mを2のn乗、nを整数とするとき、バスマスタに
よって与えられたバースト要求信号に応答してm個のバ
ーストで、バスマスタによつて与えられた選択されたア
クセスアドレスについての集合モジュロmであるオペラ
ンドを転送できる、メモリとともに用いるバスマスタで
あって、選択されたアクセスアドレスを選択的に格納し
、増分信号に応答して前記選択されたアクセスアドレス
の所定の組のnビットをmを法として増分させるアドレ
スレジスタ手段、および、 バースト開始信号に応答して最初にメモリにバースト要
求信号を与え、その後m回、メモリからバースト確認信
号および終了信号の両方を同時に受信することに応答し
てメモリにバースト要求信号およびアドレスレジスタ手
段に増分信号を与える制御手段、 を具備することを特徴とするバスマスタ。 2、前記制御手段は終了信号だけを受信したことに応答
してバースト要求信号も増分信号も与えない、特許請求
の範囲第1項に記載のバスマスタ。 3、アクセスアドレスのnビットの組がオペランドのサ
イズに対応するように選択される特許請求の範囲第1項
に記載のバスマスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US908766 | 1986-09-18 | ||
US06/908,766 US4799199A (en) | 1986-09-18 | 1986-09-18 | Bus master having burst transfer mode |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6376044A true JPS6376044A (ja) | 1988-04-06 |
JP2571067B2 JP2571067B2 (ja) | 1997-01-16 |
Family
ID=25426219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62225436A Expired - Lifetime JP2571067B2 (ja) | 1986-09-18 | 1987-09-10 | バスマスタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US4799199A (ja) |
JP (1) | JP2571067B2 (ja) |
KR (1) | KR950008226B1 (ja) |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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