JPH03154290A - 半導体装置 - Google Patents
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- JPH03154290A JPH03154290A JP1292992A JP29299289A JPH03154290A JP H03154290 A JPH03154290 A JP H03154290A JP 1292992 A JP1292992 A JP 1292992A JP 29299289 A JP29299289 A JP 29299289A JP H03154290 A JPH03154290 A JP H03154290A
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- 239000000872 buffer Substances 0.000 claims abstract description 110
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000007704 transition Effects 0.000 abstract description 13
- 238000001514 detection method Methods 0.000 abstract description 9
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- 238000010586 diagram Methods 0.000 description 8
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- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、半導体装置に関し、特に半導体メモリに適用
して好適な半導体装置に関する。
して好適な半導体装置に関する。
(従来の技術)
第5図は、従来の半導体装置の回路図であり、特に半導
体メモリにおける出力バッフ7回路部分の構成を例示す
るものである。第5図において、図示せぬメモリセルか
ら読み出された相補データは、データ線DS○から図示
の出力バッファに入力される。即ち、これらのデータは
、先ず、出力ゲート回路OG1、OG2を通じて出力ト
ランジスタTri、Tr2に加えられる。出力ゲート回
路OGI、OG2のオン、オフは出力イネイブル信号O
Eによって制御されている。データ線D10の間にはイ
コライズ用のトランジスタTrOが接続されている。ア
ドレス遷移時に一時的に入力されるイコライズ信号Φ9
9により、データ線D、0間のイコライズを行なう。ト
ランジスタTriとTr2は相補的に動作する。トラン
ジスタTr1、Tr2の接続中点からの出力信号は、I
10ピンに接続される。
体メモリにおける出力バッフ7回路部分の構成を例示す
るものである。第5図において、図示せぬメモリセルか
ら読み出された相補データは、データ線DS○から図示
の出力バッファに入力される。即ち、これらのデータは
、先ず、出力ゲート回路OG1、OG2を通じて出力ト
ランジスタTri、Tr2に加えられる。出力ゲート回
路OGI、OG2のオン、オフは出力イネイブル信号O
Eによって制御されている。データ線D10の間にはイ
コライズ用のトランジスタTrOが接続されている。ア
ドレス遷移時に一時的に入力されるイコライズ信号Φ9
9により、データ線D、0間のイコライズを行なう。ト
ランジスタTriとTr2は相補的に動作する。トラン
ジスタTr1、Tr2の接続中点からの出力信号は、I
10ピンに接続される。
かかる構成において、次にその動作を説明する。
図示しないメモリセルからの相補出力信号はデータ線D
S○に出力される。アドレス遷移によって異なるセルが
特定されて、そのセルからの出力によってデータ線り、
[)のデータレベルが変化する。セルのアクセスを高速
で行なわせるために、データ線D%○のイコライズを行
なう。このために用いられるのがトランジスタTrOで
ある。即ち、このトランジスタTrOにイコライズ信号
ΦE、を与えることにより、データ線り、[]がV。0
とV の中間レベルにイコライズされる。このとS き、電源V から出力トランジスタTrl、T「C 2を介して電源V に貫通電流が流れないように、S 出力ゲート回路OG1、OG2を出力イネイブル信号O
Eにより共に閉じて、出力トランジスタTri、Tr2
を共オフさせる。これにより、■10ピンはハイインピ
ーダンス状態となる。次に、データ線D%Dのイコライ
ズが終了し、選択したメモリセルからの出力データが確
定したら、出力イネイブル信号OEにより出力ゲート回
路OGI、OG2を開く。これにより、データ線D10
からのデータが、出力ゲート回路OG1、OG2を介し
て、トランジスタTri、Tr2のゲートに供給される
。これにより、トランジスタTri、Tr2のいずれか
一方がオンし、他方がオフし、I10ピンにメモリ回路
からのデータが出力される。
S○に出力される。アドレス遷移によって異なるセルが
特定されて、そのセルからの出力によってデータ線り、
[)のデータレベルが変化する。セルのアクセスを高速
で行なわせるために、データ線D%○のイコライズを行
なう。このために用いられるのがトランジスタTrOで
ある。即ち、このトランジスタTrOにイコライズ信号
ΦE、を与えることにより、データ線り、[]がV。0
とV の中間レベルにイコライズされる。このとS き、電源V から出力トランジスタTrl、T「C 2を介して電源V に貫通電流が流れないように、S 出力ゲート回路OG1、OG2を出力イネイブル信号O
Eにより共に閉じて、出力トランジスタTri、Tr2
を共オフさせる。これにより、■10ピンはハイインピ
ーダンス状態となる。次に、データ線D%Dのイコライ
ズが終了し、選択したメモリセルからの出力データが確
定したら、出力イネイブル信号OEにより出力ゲート回
路OGI、OG2を開く。これにより、データ線D10
からのデータが、出力ゲート回路OG1、OG2を介し
て、トランジスタTri、Tr2のゲートに供給される
。これにより、トランジスタTri、Tr2のいずれか
一方がオンし、他方がオフし、I10ピンにメモリ回路
からのデータが出力される。
上記のような動作において、メモリ回路のアドレス遷移
を検出する回路は、電源電圧の変動等により誤動作を行
なうことがある。即ち、例えば、誤ってイコライズ信号
ΦE9が瞬間的に出力されることがある。これにより、
トランジスタTrOが誤ってオンして、データ線り、(
)がイコライズされてしまう。その誤ったイコライズに
よりデータ線り、()の電位、即ちトランジスタTri
、T「2のゲートへの入力電圧が一時的に不確定な状態
になってしまう。つまり、データ線D10に表われる出
力データが新たなセルの出力に応じて変化しかかってい
たときに上記誤ったイコライズが行われると、その出力
データが一時的にその確定動作を止めてしまうことにな
る。このため、出力トランジスタTr 1 、T r
2からI10ビンへのデータ出力が遅延する。これによ
り、高速アクセスが妨げられる。
を検出する回路は、電源電圧の変動等により誤動作を行
なうことがある。即ち、例えば、誤ってイコライズ信号
ΦE9が瞬間的に出力されることがある。これにより、
トランジスタTrOが誤ってオンして、データ線り、(
)がイコライズされてしまう。その誤ったイコライズに
よりデータ線り、()の電位、即ちトランジスタTri
、T「2のゲートへの入力電圧が一時的に不確定な状態
になってしまう。つまり、データ線D10に表われる出
力データが新たなセルの出力に応じて変化しかかってい
たときに上記誤ったイコライズが行われると、その出力
データが一時的にその確定動作を止めてしまうことにな
る。このため、出力トランジスタTr 1 、T r
2からI10ビンへのデータ出力が遅延する。これによ
り、高速アクセスが妨げられる。
このような問題を解決するために考えられたのが、第6
図に示す半導体装置である。第6図に示すように、出力
トランジスタTri、Tr2のゲート側にはそれぞれラ
ッチ回路L1、B2が設けられている。これらのラッチ
回路Ll、B2によって、出力トランジスタTri、T
r2のゲート入力が、イコライズ信号ΦE9と同様に作
用するノイズによって不確定な状態になろうとするのが
防止される。即ち、ラッチ回路L1、B2により、ゲー
ト入力の状態が保持される。これにより、データ出力の
遅延が防がれる。一方、出力トランジスタTr1、Tr
2のゲートに接続される出力バッファ回路B1、B2は
、トライステートバッファである。即ち、バッファ制御
回路BCからの出力によってデータ線り、[)がイコラ
イズされるとする。この間は、その回路BCからの出力
により出力バッファ回路B1、B2を制御して、それら
の回路Bl、B2から出力トランジスタTri、Tr2
のゲートに加えられる出力をハイインピーダンス状態に
する。勿論、出力イネイブル信号OEがバッファ制御回
路BCに入力されていないときは、出力バッファ回路B
l、B2は出力トランジスタTrlとTr2のゲートに
、あるレベルの信号を与える。しかし、出力イネイブル
信号OEがその回路BCに人力されているときには、出
力バッファ回路B1、B2はデータ線り、[)のレベル
をそのまま出力トランジスタTri、Tr2のゲートに
与える。しかし、この状態で、イコライズ信号ΦE、が
回路BCに入力されると、バッファ制御回路BCから出
力イネイブル信号OEの出力が禁止される。これにより
、出力バッフ7回路Bl、B2はその出力をハイインピ
ーダンスとする。これにより、出力トランジスタTri
、Tr2のゲート電位は、ラッチ回路L1、B2に保持
されたデータに保持される。
図に示す半導体装置である。第6図に示すように、出力
トランジスタTri、Tr2のゲート側にはそれぞれラ
ッチ回路L1、B2が設けられている。これらのラッチ
回路Ll、B2によって、出力トランジスタTri、T
r2のゲート入力が、イコライズ信号ΦE9と同様に作
用するノイズによって不確定な状態になろうとするのが
防止される。即ち、ラッチ回路L1、B2により、ゲー
ト入力の状態が保持される。これにより、データ出力の
遅延が防がれる。一方、出力トランジスタTr1、Tr
2のゲートに接続される出力バッファ回路B1、B2は
、トライステートバッファである。即ち、バッファ制御
回路BCからの出力によってデータ線り、[)がイコラ
イズされるとする。この間は、その回路BCからの出力
により出力バッファ回路B1、B2を制御して、それら
の回路Bl、B2から出力トランジスタTri、Tr2
のゲートに加えられる出力をハイインピーダンス状態に
する。勿論、出力イネイブル信号OEがバッファ制御回
路BCに入力されていないときは、出力バッファ回路B
l、B2は出力トランジスタTrlとTr2のゲートに
、あるレベルの信号を与える。しかし、出力イネイブル
信号OEがその回路BCに人力されているときには、出
力バッファ回路B1、B2はデータ線り、[)のレベル
をそのまま出力トランジスタTri、Tr2のゲートに
与える。しかし、この状態で、イコライズ信号ΦE、が
回路BCに入力されると、バッファ制御回路BCから出
力イネイブル信号OEの出力が禁止される。これにより
、出力バッフ7回路Bl、B2はその出力をハイインピ
ーダンスとする。これにより、出力トランジスタTri
、Tr2のゲート電位は、ラッチ回路L1、B2に保持
されたデータに保持される。
第6図のような構成によれば、イコライズ信号Φ、9と
して作用するノイズ信号が入力しても、出力トランジス
タTrl、Tr2の出力の確定が妨げられないので、I
10ピンに出力されるデータが迅速に確定する。
して作用するノイズ信号が入力しても、出力トランジス
タTrl、Tr2の出力の確定が妨げられないので、I
10ピンに出力されるデータが迅速に確定する。
以上説明した、第5図及び第6図の2つの半導体装置の
動作について以下に更に詳細に説明する。
動作について以下に更に詳細に説明する。
第5図において、図示しないメモリセルからルベル−〇
レベルのリードを行なう場合の回路動作を、第7図のタ
イミングチャートに基づいて説明する。ちなみに、第7
図(A)はイコライズ信号ΦE9の時間的な電位の変化
、同図(B)はデータ線DS○の時間的な電位変化、同
図(C)は出力トランジスタTri、Tr2のゲート電
位の時間的な変化、同図(D)は出力トランジスタT「
1、Tr2の接続中点に接続されるI10ピンの時間的
な電位変化、同図(E)はこの半導体回路チップ内のV
1■ の時間的な変化、同図(F)CCSS はこの半導体回路チップ内の■ を基準とした場S 合のチップ外からアドレスバッファへの外部人力信号の
電位変化をそれぞれ示すものである。
レベルのリードを行なう場合の回路動作を、第7図のタ
イミングチャートに基づいて説明する。ちなみに、第7
図(A)はイコライズ信号ΦE9の時間的な電位の変化
、同図(B)はデータ線DS○の時間的な電位変化、同
図(C)は出力トランジスタTri、Tr2のゲート電
位の時間的な変化、同図(D)は出力トランジスタT「
1、Tr2の接続中点に接続されるI10ピンの時間的
な電位変化、同図(E)はこの半導体回路チップ内のV
1■ の時間的な変化、同図(F)CCSS はこの半導体回路チップ内の■ を基準とした場S 合のチップ外からアドレスバッファへの外部人力信号の
電位変化をそれぞれ示すものである。
今、第7図(F)かられかるように、図示しないアドレ
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より低い電圧から高い電圧に変化する場合を考える
。先ず、そのバッファ回路が動作して時刻t1にイコラ
イズ信号ΦE9が一時的に0レベルになる。これにより
、データ線D1○は互いにイコライズされて中間レベル
になる。
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より低い電圧から高い電圧に変化する場合を考える
。先ず、そのバッファ回路が動作して時刻t1にイコラ
イズ信号ΦE9が一時的に0レベルになる。これにより
、データ線D1○は互いにイコライズされて中間レベル
になる。
次に、出力ゲート回路OGI、2がそれぞれ前記中間レ
ベルをvIHと検知し、出力トランジスタTr1,2の
ゲート電位を0レベルとする。これにより、出力トラン
ジスタTr1.2は共にオフする。次に、時刻t2に、
イコライズが終了し、新しい読み出しデータが伝播して
くる。これにより、データ線りがルベルから0レベルへ
変化し、データ線○がOレベルからルベルに変化する。
ベルをvIHと検知し、出力トランジスタTr1,2の
ゲート電位を0レベルとする。これにより、出力トラン
ジスタTr1.2は共にオフする。次に、時刻t2に、
イコライズが終了し、新しい読み出しデータが伝播して
くる。これにより、データ線りがルベルから0レベルへ
変化し、データ線○がOレベルからルベルに変化する。
これにより、出力トランジスタTr2のゲート電位はル
ベルとなり、出力トランジスタTr2はオンする。トラ
ンジスタTriはオフ状態のままにある。これにより、
I10ピンからトランジスタTr2を介して半導体回路
チップ内に大電流が流れ込む。これにより、チップ内の
電源V 5Vcc ss が−時的にΔVだけ浮き上がってしまう。これにより、
チップ内V とアドレスバッファへの入力S 信号との電位差、すなわちチップ内V を基準とSS したアドレスバッファへの人力信号の電位v1□は、Δ
Vだけ低くなる。
ベルとなり、出力トランジスタTr2はオンする。トラ
ンジスタTriはオフ状態のままにある。これにより、
I10ピンからトランジスタTr2を介して半導体回路
チップ内に大電流が流れ込む。これにより、チップ内の
電源V 5Vcc ss が−時的にΔVだけ浮き上がってしまう。これにより、
チップ内V とアドレスバッファへの入力S 信号との電位差、すなわちチップ内V を基準とSS したアドレスバッファへの人力信号の電位v1□は、Δ
Vだけ低くなる。
従って、入力電位v1nがアドレスバッファの回路閾値
よりももともとΔVよりも小さな電位分しか電位が高く
なければ、アドレスバッファは、本来■IHである入力
電位を誤ってV r b h見なし誤動作する。これに
より、時刻t3にイコライズ信号ΦE9が再び一時的に
0レベルになる。そして、そのイコライズ信号ΦEqに
よりデータ線り、○は再びイコライズされて中間レベル
となる。これにより、前と同様に、出力トランジスタT
rl、2への人力ゲート電位もルベルから0レベルに反
転する。これにより、トランジスタTri、2は共にオ
フする。そのため、I10ピンからチップ内部への放電
が一時的に妨げられる。その放電は時刻t4において再
開される。このようにして、データの読み出しスピード
に遅れが生じる。
よりももともとΔVよりも小さな電位分しか電位が高く
なければ、アドレスバッファは、本来■IHである入力
電位を誤ってV r b h見なし誤動作する。これに
より、時刻t3にイコライズ信号ΦE9が再び一時的に
0レベルになる。そして、そのイコライズ信号ΦEqに
よりデータ線り、○は再びイコライズされて中間レベル
となる。これにより、前と同様に、出力トランジスタT
rl、2への人力ゲート電位もルベルから0レベルに反
転する。これにより、トランジスタTri、2は共にオ
フする。そのため、I10ピンからチップ内部への放電
が一時的に妨げられる。その放電は時刻t4において再
開される。このようにして、データの読み出しスピード
に遅れが生じる。
次に、第5図の構成において図示しないメモリセルから
0レベル→ルベルのリードを行なう場合の回路動作を、
第8図のタイミングチャートに基づいて説明する。ちな
みに、第8図(A)はイコライズ信号Φ8.の時間的な
電位の変化、同図(B)はデータ線り、[)の時間的な
電位変化、同図(C)は出力トランジスタTr1、Tr
2のゲート電位の時間的な変化、同図(D)は出力トラ
ンジスタTri、Tr2の接続中点に接続されるI10
ビンの時間的な電位変化、同図(E)はこの半導体回路
チップ内のV 1v の時間的な変cc ss 化、同図(F)はこの半導体回路チップ内のvs8を基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。
0レベル→ルベルのリードを行なう場合の回路動作を、
第8図のタイミングチャートに基づいて説明する。ちな
みに、第8図(A)はイコライズ信号Φ8.の時間的な
電位の変化、同図(B)はデータ線り、[)の時間的な
電位変化、同図(C)は出力トランジスタTr1、Tr
2のゲート電位の時間的な変化、同図(D)は出力トラ
ンジスタTri、Tr2の接続中点に接続されるI10
ビンの時間的な電位変化、同図(E)はこの半導体回路
チップ内のV 1v の時間的な変cc ss 化、同図(F)はこの半導体回路チップ内のvs8を基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。
今、第8図(F)からかるように、図示しないアドレス
バッファへの入力信号の電圧が、バッファ回路の回路閾
値より高い電圧から低い電圧に変化する場合を考える。
バッファへの入力信号の電圧が、バッファ回路の回路閾
値より高い電圧から低い電圧に変化する場合を考える。
先ず、時刻t1にバッファ回路が動作してイコライズ信
号ΦE9が一時的に0レベルになる。これにより、デー
タ線D10はイコライズされて中間レベルになる。次に
、出力ゲート回路OGI、2が前記中間レベルを■IH
と検知し、出力トランジスタTri、2のゲート電位を
0レベルとする。これにより、出力トランジスタTri
、2は共にオフする。次に、時刻t2に、イコライズが
終了し、新しい読み出しデータが伝播してくる。これに
より、データ線りが0レベルからルベルへ変化し、デー
タ線○がルベルから0レベルに変化する。これにより、
出力トランジスタTriのゲート電位はルベルとなり、
出力トランジスタTriはオンする。トランジスタTr
2はオフ状態のままにある。これにより、半導体回路チ
ップ内からトランジスタTriを介してI10ビンに大
電流が流れ出す。これにより、チップ内のv Sv が
−時的にΔVだけ低下しCCSS てしまう。これにより、チップ内V を基準としSS たアドレスバッファからの人力信号の電位差、すなわち
チップ内V を基準としたアドレスバッフS アへの入力信号の電位v1oは、Δ■だけ高くなる。
号ΦE9が一時的に0レベルになる。これにより、デー
タ線D10はイコライズされて中間レベルになる。次に
、出力ゲート回路OGI、2が前記中間レベルを■IH
と検知し、出力トランジスタTri、2のゲート電位を
0レベルとする。これにより、出力トランジスタTri
、2は共にオフする。次に、時刻t2に、イコライズが
終了し、新しい読み出しデータが伝播してくる。これに
より、データ線りが0レベルからルベルへ変化し、デー
タ線○がルベルから0レベルに変化する。これにより、
出力トランジスタTriのゲート電位はルベルとなり、
出力トランジスタTriはオンする。トランジスタTr
2はオフ状態のままにある。これにより、半導体回路チ
ップ内からトランジスタTriを介してI10ビンに大
電流が流れ出す。これにより、チップ内のv Sv が
−時的にΔVだけ低下しCCSS てしまう。これにより、チップ内V を基準としSS たアドレスバッファからの人力信号の電位差、すなわち
チップ内V を基準としたアドレスバッフS アへの入力信号の電位v1oは、Δ■だけ高くなる。
従って、入力電位VInがアドレスバッファの回路閾値
よりももともとΔVよりも小さな電位骨しか電位が低く
なければ、アドレスバッファは、本来V である入力電
位を一時的にvIllと見なしてL 誤動作する。これにより、時刻t3にイコライズ信号Φ
E9が再び一時的に0レベルになる。そして、そのイコ
ライズ信号ΦE9によりデータ線D10は再びイコライ
ズされて中間レベルとなる。これにより、前と同様に、
出力トランジスタTr1.2のゲート電位もルベルから
0レベルに反転する。
よりももともとΔVよりも小さな電位骨しか電位が低く
なければ、アドレスバッファは、本来V である入力電
位を一時的にvIllと見なしてL 誤動作する。これにより、時刻t3にイコライズ信号Φ
E9が再び一時的に0レベルになる。そして、そのイコ
ライズ信号ΦE9によりデータ線D10は再びイコライ
ズされて中間レベルとなる。これにより、前と同様に、
出力トランジスタTr1.2のゲート電位もルベルから
0レベルに反転する。
これにより、トランジスタTri、2は共にオフする。
そのため、チップ内部からトランジスタTriを介して
I10ビンへの充電が一時的に妨げられる。その充電は
時刻t4において再開される。このようにして、データ
の読み出しスピードに遅れが生じる。
I10ビンへの充電が一時的に妨げられる。その充電は
時刻t4において再開される。このようにして、データ
の読み出しスピードに遅れが生じる。
以上のような問題を解決しようとしたのが、第6図の回
路である。第6図は、アドレス遷移時にイコライズ信号
ΦE、として作用するノイズが発生しても、ラッチ回路
Ll、L2によって出力トランジスタTr1、Tr2の
ゲートの電位が確定される。これにより動作の遅れが防
止される。
路である。第6図は、アドレス遷移時にイコライズ信号
ΦE、として作用するノイズが発生しても、ラッチ回路
Ll、L2によって出力トランジスタTr1、Tr2の
ゲートの電位が確定される。これにより動作の遅れが防
止される。
次に、図示しないメモリ回路からのルベル→0レベルの
リードを行なう場合における、第6図の回路動作を、第
9図のタイミングチャートに基づいて説明する。ちなみ
に、第4図(A)はイコライズ信号Φ6.の時間的な電
位の変化、同図(B)はデータ線DS[]の時間的な電
位変化、同図(C)は出力トランジスタTri、Tr2
のゲート電位の時間的な変化、同図(D)は出力トラン
ジスタTri、Tr2の接続中点に接続されるI10ビ
ンの時間的な電位変化、同図(E)は二手導体回路チッ
プ内のv 、■ の時間的な変化、同図cc
5s (F)はこの半導体回路チップ内のV を基準とSS した場合のチップ外からアドレスバッファへの外部入力
信号の電圧変化をそれぞれ示すものである。
リードを行なう場合における、第6図の回路動作を、第
9図のタイミングチャートに基づいて説明する。ちなみ
に、第4図(A)はイコライズ信号Φ6.の時間的な電
位の変化、同図(B)はデータ線DS[]の時間的な電
位変化、同図(C)は出力トランジスタTri、Tr2
のゲート電位の時間的な変化、同図(D)は出力トラン
ジスタTri、Tr2の接続中点に接続されるI10ビ
ンの時間的な電位変化、同図(E)は二手導体回路チッ
プ内のv 、■ の時間的な変化、同図cc
5s (F)はこの半導体回路チップ内のV を基準とSS した場合のチップ外からアドレスバッファへの外部入力
信号の電圧変化をそれぞれ示すものである。
今、第9図(F)かられかるように、図示しないアドレ
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より低い電圧から高い電圧に変化する場合を考える
。先ず、そのバッファ回路が動作して時刻t1にイコラ
イズ信号ΦE9が一時的に0レベルになる。それにより
、pチャンネルトランジスタTrOがオンして、データ
線DS[)はイコライズされ、中間レベルになる。また
、出力トランジスタTr1、Tr2のゲート電位を制御
する出力バッフ7回路B1、B2は、イコライズ信号Φ
EQが0レベルになっている間、ハイインピーダンス状
態になる。このため、ラッチ回路L1、B2がゲート電
位を前の状態のまま保持する。次に、時刻t2にイコラ
イズが終了し、イコライズ信号ΦE9がルベルになる。
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より低い電圧から高い電圧に変化する場合を考える
。先ず、そのバッファ回路が動作して時刻t1にイコラ
イズ信号ΦE9が一時的に0レベルになる。それにより
、pチャンネルトランジスタTrOがオンして、データ
線DS[)はイコライズされ、中間レベルになる。また
、出力トランジスタTr1、Tr2のゲート電位を制御
する出力バッフ7回路B1、B2は、イコライズ信号Φ
EQが0レベルになっている間、ハイインピーダンス状
態になる。このため、ラッチ回路L1、B2がゲート電
位を前の状態のまま保持する。次に、時刻t2にイコラ
イズが終了し、イコライズ信号ΦE9がルベルになる。
これにより、出力バッファ回路Bl、B2がロウインピ
ーダンス状態になる。これにより、それらの回路B1、
B2が前記中間レベルをvIllとして検出し、出力ト
ランジスタTri、2のゲート電位をルベルから0レベ
ルとする。そして、データ線DS[5に新しい読み出し
データが伝播してくる。即ち、データ線りがルベルから
0レベルへ変化し、データ線すがOレベルからルベルへ
変化する。これにより、出力トランジスタTri、2の
ゲート電位は0.ルベルとなる。その結果、出力トラン
ジスタTri、2はオフ、オンする。これにより、I1
0ピンから半導体回路チップ内に大電流が流れ込む。こ
れにより、チップ内のV 1V が−cc s
s 時的にΔVだけ浮き上がってしまう。これにより、チッ
プ内V とアドレスバッファへの入力信号とS の電位差、すなわちチップ内V を基準としたアS トl/スバッファへの入力電位V1nは、I10ピンか
らチップ内部へと大電流が流れ込む以前よりもΔVだけ
低くなる。
ーダンス状態になる。これにより、それらの回路B1、
B2が前記中間レベルをvIllとして検出し、出力ト
ランジスタTri、2のゲート電位をルベルから0レベ
ルとする。そして、データ線DS[5に新しい読み出し
データが伝播してくる。即ち、データ線りがルベルから
0レベルへ変化し、データ線すがOレベルからルベルへ
変化する。これにより、出力トランジスタTri、2の
ゲート電位は0.ルベルとなる。その結果、出力トラン
ジスタTri、2はオフ、オンする。これにより、I1
0ピンから半導体回路チップ内に大電流が流れ込む。こ
れにより、チップ内のV 1V が−cc s
s 時的にΔVだけ浮き上がってしまう。これにより、チッ
プ内V とアドレスバッファへの入力信号とS の電位差、すなわちチップ内V を基準としたアS トl/スバッファへの入力電位V1nは、I10ピンか
らチップ内部へと大電流が流れ込む以前よりもΔVだけ
低くなる。
従って、入力電位Vlnがアドレスバッファの回路閾値
よりもΔVよりも小さい電位分しか電位が高くなければ
、アドレスバッファは人力電位を一時的にVIHと見な
して誤動作し、時刻t3にイコライズ信号ΦE、が再び
一時的に0レベルになる。
よりもΔVよりも小さい電位分しか電位が高くなければ
、アドレスバッファは人力電位を一時的にVIHと見な
して誤動作し、時刻t3にイコライズ信号ΦE、が再び
一時的に0レベルになる。
そして、そのイコライズ信号ΦE9によりデータ線D1
0は再びイコライズされて中間レベルとなる。
0は再びイコライズされて中間レベルとなる。
しかし、出力バッファ回路Bl、B2はハイインピーダ
ンス状態になるので、出力トランジスタTri、Tr2
のゲート電位はラッチ回路L1、B2によってそれぞれ
0レベル、ルベルを保持する。
ンス状態になるので、出力トランジスタTri、Tr2
のゲート電位はラッチ回路L1、B2によってそれぞれ
0レベル、ルベルを保持する。
しかし、時刻t4にこのイコライズ信号ΦE9がルベル
に戻ると、出力バッファ回路Bl、B2はロウインピー
ダンス状態となる。これにより、その回路B2はデータ
[Dの中間レベルをVIHと検知して、出力トランジス
タTr2のゲート電位は0レベルとなる。そのため、そ
の後に再びデータ線り、○にデータが伝播してきて、出
力トランジスタTr2のゲート電位が再びルベルになる
までの間は、I10ビンからチップ内部への放電は妨げ
られ、やはり読み出しスピードの遅れを生じてしまう。
に戻ると、出力バッファ回路Bl、B2はロウインピー
ダンス状態となる。これにより、その回路B2はデータ
[Dの中間レベルをVIHと検知して、出力トランジス
タTr2のゲート電位は0レベルとなる。そのため、そ
の後に再びデータ線り、○にデータが伝播してきて、出
力トランジスタTr2のゲート電位が再びルベルになる
までの間は、I10ビンからチップ内部への放電は妨げ
られ、やはり読み出しスピードの遅れを生じてしまう。
次に、第6図において、図示しないメモリ回路からのル
ベル→0レベルのリードを行なう場合の回路の動作を、
第10図のタイミングチャートに基づいて説明する。ち
なみに、同図(A)はイコライズ信号Φ6.の時間的な
電位の変化、同図(B)はデータ線り、()の時間的な
電位変化、同図(C)は出力トランジスタTri、Tr
2のゲート電位の時間的な変化、同図(D)は出力トラ
ンジスタTri、Tr2の接続中点に接続されるI10
ビンの時間的な電位変化、同図(E)はこの半導体回路
チップ内のV 、V の時間的な変ec
5S 化、同図(F)はこの半導体回路チップ内のVssを基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。
ベル→0レベルのリードを行なう場合の回路の動作を、
第10図のタイミングチャートに基づいて説明する。ち
なみに、同図(A)はイコライズ信号Φ6.の時間的な
電位の変化、同図(B)はデータ線り、()の時間的な
電位変化、同図(C)は出力トランジスタTri、Tr
2のゲート電位の時間的な変化、同図(D)は出力トラ
ンジスタTri、Tr2の接続中点に接続されるI10
ビンの時間的な電位変化、同図(E)はこの半導体回路
チップ内のV 、V の時間的な変ec
5S 化、同図(F)はこの半導体回路チップ内のVssを基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。
今、第10図(F)かられかるように、図示しないアド
レスバッファへの入力信号の電圧が、バッファ回路の回
路閾値より高い電圧から低い電圧に変化する場合を考え
る。先ず、第10図の時刻t】にバッファ回路が動作し
てイコライズ信号ΦE9が一時的に0レベルになる。そ
れにより、pチャンネルトランジスタTrOがオンして
、データ線D%0はイコライズされ、中間レベルになる
。
レスバッファへの入力信号の電圧が、バッファ回路の回
路閾値より高い電圧から低い電圧に変化する場合を考え
る。先ず、第10図の時刻t】にバッファ回路が動作し
てイコライズ信号ΦE9が一時的に0レベルになる。そ
れにより、pチャンネルトランジスタTrOがオンして
、データ線D%0はイコライズされ、中間レベルになる
。
また、出力トランジスタTri、Tr2のゲート電位を
制御する出力バッファ回路B1、B2は、イコライズ信
号ΦEqがOレベルになっている間、ハイインピーダン
ス状態になる。このため、ラッチ回路L1、B2がゲー
ト電位を前の状態のまま保持する。次に、イコライズが
終了して時刻t2にイコライズ信号ΦE、がlレベルに
なる。これにより、出力バッファ回路Bl、B2がロウ
インピーダンス状態となる。出力バッファ回路B1、B
2が、前記中間レベルをVlllとして検出し、出力ト
ランジスタTri、2のゲート電位がルベルから0レベ
ルになる。そして、新しい読み出しデータがデータ線D
10に伝播してきて、データ線りが0レベルからルベル
へ変化し、データ線りがルベルから0レベルに変化する
。これにより、出力トランジスタTr1.2のゲート電
位は1.0レベルになる。その結果、出力トランジスタ
Trlはオンする。これにより、半導体回路チップ内部
からトランジスタTr1を介してI10ビンへ大電流が
流れ出す。これにより、チップ内のV 1■ が−時的
にΔVだけ低下する。そしCCSS て、チップ内V とアドレスバッファへの人力信S 号との電位差、すなわちチップ内V を基準としSS たアドレスバッファの入力電位V1nはチップ内部から
I10ピンへと大電流が流れ出す以前よりもΔVだけ高
くなる。
制御する出力バッファ回路B1、B2は、イコライズ信
号ΦEqがOレベルになっている間、ハイインピーダン
ス状態になる。このため、ラッチ回路L1、B2がゲー
ト電位を前の状態のまま保持する。次に、イコライズが
終了して時刻t2にイコライズ信号ΦE、がlレベルに
なる。これにより、出力バッファ回路Bl、B2がロウ
インピーダンス状態となる。出力バッファ回路B1、B
2が、前記中間レベルをVlllとして検出し、出力ト
ランジスタTri、2のゲート電位がルベルから0レベ
ルになる。そして、新しい読み出しデータがデータ線D
10に伝播してきて、データ線りが0レベルからルベル
へ変化し、データ線りがルベルから0レベルに変化する
。これにより、出力トランジスタTr1.2のゲート電
位は1.0レベルになる。その結果、出力トランジスタ
Trlはオンする。これにより、半導体回路チップ内部
からトランジスタTr1を介してI10ビンへ大電流が
流れ出す。これにより、チップ内のV 1■ が−時的
にΔVだけ低下する。そしCCSS て、チップ内V とアドレスバッファへの人力信S 号との電位差、すなわちチップ内V を基準としSS たアドレスバッファの入力電位V1nはチップ内部から
I10ピンへと大電流が流れ出す以前よりもΔVだけ高
くなる。
従って、入力電位vInがアドレスバッファの回路閾値
よりもΔVよりも小さい電位骨しか電位が低くなければ
、アドレスバッファは入力電位を一時的にVlllと見
なして誤動作し、時刻t3にイコライズ信号ΦE9が再
び一時的に0レベルとなる。
よりもΔVよりも小さい電位骨しか電位が低くなければ
、アドレスバッファは入力電位を一時的にVlllと見
なして誤動作し、時刻t3にイコライズ信号ΦE9が再
び一時的に0レベルとなる。
そして、そのイコライズ信号ΦE9によりデータ線り、
[)はイコライズされて中間レベルとなる。しかし、出
力バッファ回路B1、B2はハイインピーダンス状態に
なるので、出力トランジスタTr1、Tr2のゲート電
位はラッチ回路L1、L2によってそれぞれルベル、0
レベルを保持する。
[)はイコライズされて中間レベルとなる。しかし、出
力バッファ回路B1、B2はハイインピーダンス状態に
なるので、出力トランジスタTr1、Tr2のゲート電
位はラッチ回路L1、L2によってそれぞれルベル、0
レベルを保持する。
しかし、時刻t4にこのイコライズ信号ΦE9がルベル
に戻ると、出力バッファ回路B1、B2はロウインピー
ダンス状態となる。その回路B1はデータ線○の中間レ
ベルをVIHと検知して、出力トランジスタTriのゲ
ート電位をOレベルとする。そのため、再びデータ線り
、○にデータが伝播してきて、出力トランジスタTrl
のゲート電位が再びルベルになるまでの間は、チップ内
部からI10ビンへの充電は妨げられ、やはり読み出し
スピードの遅れを生じてしまう。
に戻ると、出力バッファ回路B1、B2はロウインピー
ダンス状態となる。その回路B1はデータ線○の中間レ
ベルをVIHと検知して、出力トランジスタTriのゲ
ート電位をOレベルとする。そのため、再びデータ線り
、○にデータが伝播してきて、出力トランジスタTrl
のゲート電位が再びルベルになるまでの間は、チップ内
部からI10ビンへの充電は妨げられ、やはり読み出し
スピードの遅れを生じてしまう。
(発明が解決しようとする課題)
従来の半導体装置は以上のように構成されていたので、
半導体回路チップ内の電源やグランドのレベルの変動が
原因で、アドレス等の外部入力信号の電位と、これを受
けるバッファ回路の回路閾値との電位差が十分に大きく
ない場合、データの読み出し時間が遅れてしまい、メモ
リ回路の高速アクセスを行なう上での障害となっていた
。
半導体回路チップ内の電源やグランドのレベルの変動が
原因で、アドレス等の外部入力信号の電位と、これを受
けるバッファ回路の回路閾値との電位差が十分に大きく
ない場合、データの読み出し時間が遅れてしまい、メモ
リ回路の高速アクセスを行なう上での障害となっていた
。
本発明は、上記に鑑みてなされたもので、その目的は、
電源やグランドのレベル変動があっても、データの読み
出し時間に遅れが生じるのを防止して、回路動作の高速
化を実現した半導体装置を得ることにある。
電源やグランドのレベル変動があっても、データの読み
出し時間に遅れが生じるのを防止して、回路動作の高速
化を実現した半導体装置を得ることにある。
(課題を解決するための手段)
上記目的を達成するために、本発明の第1の半導体装置
は、選択したメモリセルからのデータが入力されるデー
タ線と、イコライズ信号の印加によって、前記データ線
をイコライズするイコライズ手段と、前記データ線のデ
ータに応じた信号を外部に出力する出力手段と、前記出
力手段と前記イコライズ手段との間に設けられ、前記デ
ータを保持するラッチ手段と、前記ラッチ手段と前記イ
コライズ手段との間に設けられ、前記データ線の電位を
そのまま出力するロウインピーダンス状態と、前記デー
タ線の電位変化が出力側に伝わらないようにするハイイ
ンピーダンス状態とをとり得る出力バッファ手段と、前
記イコライズ手段に前記イコライズ信号が印加されると
きにはその印加に先行して前記出力バッファ手段をハイ
インピーダンス状態にし、前記イコライズ信号がオフさ
れるときにはそのオフの後に前記出力バッファ手段をロ
ウインピーダンス状態に戻す制御信号を発生する制御手
段とを備えるものとして構成される。
は、選択したメモリセルからのデータが入力されるデー
タ線と、イコライズ信号の印加によって、前記データ線
をイコライズするイコライズ手段と、前記データ線のデ
ータに応じた信号を外部に出力する出力手段と、前記出
力手段と前記イコライズ手段との間に設けられ、前記デ
ータを保持するラッチ手段と、前記ラッチ手段と前記イ
コライズ手段との間に設けられ、前記データ線の電位を
そのまま出力するロウインピーダンス状態と、前記デー
タ線の電位変化が出力側に伝わらないようにするハイイ
ンピーダンス状態とをとり得る出力バッファ手段と、前
記イコライズ手段に前記イコライズ信号が印加されると
きにはその印加に先行して前記出力バッファ手段をハイ
インピーダンス状態にし、前記イコライズ信号がオフさ
れるときにはそのオフの後に前記出力バッファ手段をロ
ウインピーダンス状態に戻す制御信号を発生する制御手
段とを備えるものとして構成される。
本発明の第2の半導体装置は、前記第1の半導体装置に
おいて、前記データ線は、前記メモリセルから出力され
る相補の一対のデータが供給される一対の相補のデータ
線を備えるものとして構成される。
おいて、前記データ線は、前記メモリセルから出力され
る相補の一対のデータが供給される一対の相補のデータ
線を備えるものとして構成される。
(作 用)
イコライズ信号に先行して制御信号が出力される。この
制御信号にによって出力バッフ7手段がハイインピーダ
ンス状態となる。これにより、その直前の状態がラッチ
手段によってう、ソチされ、この後データ線のイコライ
ズが行われるが、出力手段はその直前の出力状態を持続
する。また、イコライズ終了後に制御信号が出力バッフ
ァ手段のハイインピーダンス状態をロウインピーダンス
状態に戻す。このため、イコライズ終了直後の信号によ
って出力手段が誤動作して、例えばデータ出力に遅延を
生じさせたりすることはなくなる。
制御信号にによって出力バッフ7手段がハイインピーダ
ンス状態となる。これにより、その直前の状態がラッチ
手段によってう、ソチされ、この後データ線のイコライ
ズが行われるが、出力手段はその直前の出力状態を持続
する。また、イコライズ終了後に制御信号が出力バッフ
ァ手段のハイインピーダンス状態をロウインピーダンス
状態に戻す。このため、イコライズ終了直後の信号によ
って出力手段が誤動作して、例えばデータ出力に遅延を
生じさせたりすることはなくなる。
(実施例)
以下、図面を参照しながら本発明の詳細な説明する。
第1図は、本発明の一実施例の回路図である。
同図において、アドレス遷移検出パルスΦ^TDは、直
接論理回路LG1、LG2に加えられると共に、第1の
デイレイ回路D1と第2のデイレイ回路D2を介して論
理回路LGI、LG2に加えられる。
接論理回路LG1、LG2に加えられると共に、第1の
デイレイ回路D1と第2のデイレイ回路D2を介して論
理回路LGI、LG2に加えられる。
これらの論理回路LGI、LG2から信号の時間幅の異
なるデータ出力バッファ制御信号ΦLatchとイコラ
イズ信号ΦE、がそれぞれ出力される。データ出力バッ
ファ制御信号Φ は、出力イネatch イブル信号OEと共にバッファ制御回路BCに人力され
る。バッファ制御回路BCから、トライステートの出力
バッファ回路B1、B2に制御信号が出力される。一方
、イコライズ信号ΦE、は、イコライズ用のトランジス
タTrOのゲートに与えられる。その他の構成は第6図
とほぼ同様であり、同一の構成要素には同一の符号を付
している。
なるデータ出力バッファ制御信号ΦLatchとイコラ
イズ信号ΦE、がそれぞれ出力される。データ出力バッ
ファ制御信号Φ は、出力イネatch イブル信号OEと共にバッファ制御回路BCに人力され
る。バッファ制御回路BCから、トライステートの出力
バッファ回路B1、B2に制御信号が出力される。一方
、イコライズ信号ΦE、は、イコライズ用のトランジス
タTrOのゲートに与えられる。その他の構成は第6図
とほぼ同様であり、同一の構成要素には同一の符号を付
している。
以上のような構成において次にその動作を説明する。
先ず、図示しないメモリセルからのルベル→0レベルの
リードを行なう場合の回路の動作を、第2図に基づいて
説明する。ちなみに、同図(A)はイコライズ信号ΦE
qおよびデータ出力バッファ制御信号Φ の時間的
な電位の変化、同図atch (B)はデータ線DS[)の時間的な電位変化、同図(
C)は出力トランジスタTri、Tr2のゲート71i
位の時間的な変化、同図(D)は出力トランジスタT
r 1 、T r 2の接続中点に接続されるI10ピ
ンの時間的な電位変化、同図(E)はこの半導体回路チ
ップ内のv Sv の時間的な変ee SS 化、同図(F)はこの半導体回路チップ内のVssを基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。
リードを行なう場合の回路の動作を、第2図に基づいて
説明する。ちなみに、同図(A)はイコライズ信号ΦE
qおよびデータ出力バッファ制御信号Φ の時間的
な電位の変化、同図atch (B)はデータ線DS[)の時間的な電位変化、同図(
C)は出力トランジスタTri、Tr2のゲート71i
位の時間的な変化、同図(D)は出力トランジスタT
r 1 、T r 2の接続中点に接続されるI10ピ
ンの時間的な電位変化、同図(E)はこの半導体回路チ
ップ内のv Sv の時間的な変ee SS 化、同図(F)はこの半導体回路チップ内のVssを基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。
今、第2図(F)かられかるように、図示しないアドレ
スバッファへの入力信号が、バッファ回路の回路閾値よ
り低い電圧から高い電圧に変化する場合を考える。この
とき、バッファ回路が動作して、時刻t1にアドレス遷
移検出パルスΦATDが一時的にルベルとなる。それに
より、制御信号Φ が−時的にルベルとなり、且つ
イコatch ライズ信号ΦBqが一時的に0レベルになる。
スバッファへの入力信号が、バッファ回路の回路閾値よ
り低い電圧から高い電圧に変化する場合を考える。この
とき、バッファ回路が動作して、時刻t1にアドレス遷
移検出パルスΦATDが一時的にルベルとなる。それに
より、制御信号Φ が−時的にルベルとなり、且つ
イコatch ライズ信号ΦBqが一時的に0レベルになる。
なお、タイミング設定は以下のようにされている。即ち
、アドレス遷移検出パルスΦATDが0レベル−ルベル
に変化すると、第1のデイレイ回路p1と第2デイレイ
回路D2並びに論理回路LG1、LG2により、先ず制
御信号ΦLatchが0レベル→ルベルになり、次にイ
コライズ信号ΦE9がルベル→0レベルになる。一方、
アドレス遷移検出パルスΦATDがルベル→0レベルに
変化すると、前記各回路Di、D2.LGI。
、アドレス遷移検出パルスΦATDが0レベル−ルベル
に変化すると、第1のデイレイ回路p1と第2デイレイ
回路D2並びに論理回路LG1、LG2により、先ず制
御信号ΦLatchが0レベル→ルベルになり、次にイ
コライズ信号ΦE9がルベル→0レベルになる。一方、
アドレス遷移検出パルスΦATDがルベル→0レベルに
変化すると、前記各回路Di、D2.LGI。
LG2により、先ずイコライズ信号ΦE9が0レベル→
ルベルになり、次にデータ出力バッファ制御信号Φ
ルベル→0レベルになる。
ルベルになり、次にデータ出力バッファ制御信号Φ
ルベル→0レベルになる。
atch
以上のようにタイミングが設定されることにより、デー
タ線り、○がイコライズされて中間レベルになる前に、
制御信号Φ が0レベルからatch ルベルになる。このため、出力バッファ回路B1、B2
はハイインピーダンス状態になり、ラッチ回路L1、B
2により出力トランジスタTri、T「2のゲート電位
はそれぞれルベルと0レベルが保持される。そして、出
力バッファ回路B1、B2のハイインピーダンス状態は
、時刻t2にイコライズ信号ΦE9がルベルに戻り、制
御信号ΦLatchがOレベルになるまで継続される。
タ線り、○がイコライズされて中間レベルになる前に、
制御信号Φ が0レベルからatch ルベルになる。このため、出力バッファ回路B1、B2
はハイインピーダンス状態になり、ラッチ回路L1、B
2により出力トランジスタTri、T「2のゲート電位
はそれぞれルベルと0レベルが保持される。そして、出
力バッファ回路B1、B2のハイインピーダンス状態は
、時刻t2にイコライズ信号ΦE9がルベルに戻り、制
御信号ΦLatchがOレベルになるまで継続される。
制御信号Φ がOレベルになると、出力バッファa
tch 回路B1、B2はロウインピーダンス状態になる。
tch 回路B1、B2はロウインピーダンス状態になる。
その時には、データ線D1○に新しいデータが伝播され
ており、データ線りは0レベル、データ線bはルベルと
なる。これにより、出力トランジスタT「1のゲート信
号はルベルから0レベルへ、出力トランジスタTr2の
ゲート信号は0レベルからルベルに変わる。
ており、データ線りは0レベル、データ線bはルベルと
なる。これにより、出力トランジスタT「1のゲート信
号はルベルから0レベルへ、出力トランジスタTr2の
ゲート信号は0レベルからルベルに変わる。
以上の動作により、I10ビンから半導体回路チップ内
に大電流が流れ込んで、チップ内の■ 、C ■ が−時的にΔVだけ浮き上がってしまう。そS して、チップ内V とアドレスバッファへの人力S 信号との電位差、すなわちチップ内V を基準とS したアドレスバッファへの人力電位VInは、■10ビ
ンからチップ内部へと大電流が流れ込む以前よりもΔV
だけ低くなる。従って、もし、入力電位vInがアドレ
スバッファの回路閾値よりもΔVよりも小さい電位骨し
か電位が高くなければ、アドレスバッファは入力電位を
一時的にVILと見なして誤動作する。即ち、時刻t3
に、イコライズ信号ΦE9が再び一時的に0レベルとな
り、制御信号Φ は−時的にルベルになる。
に大電流が流れ込んで、チップ内の■ 、C ■ が−時的にΔVだけ浮き上がってしまう。そS して、チップ内V とアドレスバッファへの人力S 信号との電位差、すなわちチップ内V を基準とS したアドレスバッファへの人力電位VInは、■10ビ
ンからチップ内部へと大電流が流れ込む以前よりもΔV
だけ低くなる。従って、もし、入力電位vInがアドレ
スバッファの回路閾値よりもΔVよりも小さい電位骨し
か電位が高くなければ、アドレスバッファは入力電位を
一時的にVILと見なして誤動作する。即ち、時刻t3
に、イコライズ信号ΦE9が再び一時的に0レベルとな
り、制御信号Φ は−時的にルベルになる。
atch
しかし、先にも述べたように、イコライズ信号ΦE9が
0レベルになっている期間は、制御信号Φ はルベ
ルになっている。このため、出atch カバッファ回路B1、B2はハイインピーダンス状態に
なり、出力トランジスタTr1、Tr2のゲート電位は
ラッチ回路L1、B2により、それぞれ0レベル、ルベ
ルに保持される。また、制御信号Φ が時刻t4に
0レベルに戻る時にatch は、データ線D10に再びデータが伝播されてきている
。即ち、データ線りは0レベル、データ線○はルベルに
なっている。このため、出力トランジスタTri、Tr
2のゲート電位は変化しない。従って、出力トランジス
タTriのゲート電位が一時的にOレベルとなってI1
0ビンからトランジスタTr2を介してチップ内部へ放
電電流が流れるのが妨げられて読み出し時間が遅れる等
の障害が出ることはない。
0レベルになっている期間は、制御信号Φ はルベ
ルになっている。このため、出atch カバッファ回路B1、B2はハイインピーダンス状態に
なり、出力トランジスタTr1、Tr2のゲート電位は
ラッチ回路L1、B2により、それぞれ0レベル、ルベ
ルに保持される。また、制御信号Φ が時刻t4に
0レベルに戻る時にatch は、データ線D10に再びデータが伝播されてきている
。即ち、データ線りは0レベル、データ線○はルベルに
なっている。このため、出力トランジスタTri、Tr
2のゲート電位は変化しない。従って、出力トランジス
タTriのゲート電位が一時的にOレベルとなってI1
0ビンからトランジスタTr2を介してチップ内部へ放
電電流が流れるのが妨げられて読み出し時間が遅れる等
の障害が出ることはない。
次に、図示しないメモリセルからの0レベル→ルベルの
リードを行なう場合の回路動作を、第3図に基づいて説
明する。ちなみに同図(A)はイコライズ信号ΦB、お
よびデータ出力バッファ制御信号Φ の時間的な電
位の変化、同図(B)atch はデータ線DS○の時間的な電位変化、同図(C)は出
力トランジスタTri、Tr2のゲート電位の時間的な
変化、同図(D)は出力トランジスタTri、Tr2の
接続中点に接続されるI10ピンの時間的な電位変化、
同図(E)はこの半導体回路チップ内のv 1v の時
間的な変化、同図ec 88 (F)はこの半導体回路チップ内のV を基準とS した場合のチップ外からアドレスバッファへの外部人力
信号の電圧変化をそれぞれ示すものである。
リードを行なう場合の回路動作を、第3図に基づいて説
明する。ちなみに同図(A)はイコライズ信号ΦB、お
よびデータ出力バッファ制御信号Φ の時間的な電
位の変化、同図(B)atch はデータ線DS○の時間的な電位変化、同図(C)は出
力トランジスタTri、Tr2のゲート電位の時間的な
変化、同図(D)は出力トランジスタTri、Tr2の
接続中点に接続されるI10ピンの時間的な電位変化、
同図(E)はこの半導体回路チップ内のv 1v の時
間的な変化、同図ec 88 (F)はこの半導体回路チップ内のV を基準とS した場合のチップ外からアドレスバッファへの外部人力
信号の電圧変化をそれぞれ示すものである。
今、第3図(F)かられかるように、図示しないアドレ
スバッファへの入力信号がバッファ回路の回路閾値より
高い電圧から低い電圧に変化する場合を考える。この場
合、バッファ回路が動作して時刻t1にアドレス遷移検
出パルスΦATDが一時的にルベルとなる。その結果、
データ出力バッファ制御信号Φ が−時的にルベル
となatch リイコライズ信号ΦE、が一時的に0レベルとなる。
スバッファへの入力信号がバッファ回路の回路閾値より
高い電圧から低い電圧に変化する場合を考える。この場
合、バッファ回路が動作して時刻t1にアドレス遷移検
出パルスΦATDが一時的にルベルとなる。その結果、
データ出力バッファ制御信号Φ が−時的にルベル
となatch リイコライズ信号ΦE、が一時的に0レベルとなる。
なお、タイミングは前と同様に、以下のように定められ
ている。即ち、第1のデイレイ回路D1と第2デイレイ
回路D2並びに論理回路LGI、LG2により、アドレ
ス遷移検出パルスΦATDが0レベル−ルベルに変化す
ると、先ず制御信号ΦLatchが0レベル→ルベルに
なり、次にイコライズ信号ΦE、がルベル→0レベルに
なる。−方、アドレス遷移検出パルスΦATDがルベル
→Oレベルに変化すると、先ずイコライズ信号Φ、9が
0レベル→ルベルになり、次にデータ出力バッフ7制御
信号Φ ルベル→0レベルに変atch 化する。
ている。即ち、第1のデイレイ回路D1と第2デイレイ
回路D2並びに論理回路LGI、LG2により、アドレ
ス遷移検出パルスΦATDが0レベル−ルベルに変化す
ると、先ず制御信号ΦLatchが0レベル→ルベルに
なり、次にイコライズ信号ΦE、がルベル→0レベルに
なる。−方、アドレス遷移検出パルスΦATDがルベル
→Oレベルに変化すると、先ずイコライズ信号Φ、9が
0レベル→ルベルになり、次にデータ出力バッフ7制御
信号Φ ルベル→0レベルに変atch 化する。
以上のようにタイミングが設定されることにより、デー
タ線DS[)がイコライズされて中間レベルになる前に
、制御信号Φ が0レベルからatch ルベルになる。このため、出力バッフ7回路B1、B2
はハイインピーダンス状態になり、ラッチ回路L1、B
2により出力トランジスタTri、T「2のゲート電位
はそれぞれ0レベルとルベルが保持される。そして、出
力バッファ回路B1、B2のハイインピーダンス状態は
イコライズ信号ΦE9が時刻t2にルベルに戻り、制御
信号ΦLatchが0レベルになるまで継続される。制
御信号Φ が0レベルになると、出力バッファLa
tch 回路B1、B2はロウインピーダンス状態になる。
タ線DS[)がイコライズされて中間レベルになる前に
、制御信号Φ が0レベルからatch ルベルになる。このため、出力バッフ7回路B1、B2
はハイインピーダンス状態になり、ラッチ回路L1、B
2により出力トランジスタTri、T「2のゲート電位
はそれぞれ0レベルとルベルが保持される。そして、出
力バッファ回路B1、B2のハイインピーダンス状態は
イコライズ信号ΦE9が時刻t2にルベルに戻り、制御
信号ΦLatchが0レベルになるまで継続される。制
御信号Φ が0レベルになると、出力バッファLa
tch 回路B1、B2はロウインピーダンス状態になる。
その時には、データ線DS○に新しいデータが伝播され
ており、データ線りはルベル、データ線○はOレベルと
なる。これにより、出力トランジスタTr1のゲート信
号は0レベルからルベルへ、出力トランジスタTr2の
ゲート信号はルベルからOレベルに変わる。
ており、データ線りはルベル、データ線○はOレベルと
なる。これにより、出力トランジスタTr1のゲート信
号は0レベルからルベルへ、出力トランジスタTr2の
ゲート信号はルベルからOレベルに変わる。
以上の動作により、半導体回路チップ内からトランジス
タTr1を介してI10ビンへ大電流が流れ出して、チ
ップ内のv 1v が−時的にcc ss ΔVだけ低下してしまう。そして、チップ内VSsとア
ドレスバッファへの入力信号との電位差、すなわちチッ
プ内■ を基準としたアドレスバッフS アへの入力電位vInは、I10ビンを通じてチップ内
部から大電流が流れ出す以前よりもΔVだけ高くなる。
タTr1を介してI10ビンへ大電流が流れ出して、チ
ップ内のv 1v が−時的にcc ss ΔVだけ低下してしまう。そして、チップ内VSsとア
ドレスバッファへの入力信号との電位差、すなわちチッ
プ内■ を基準としたアドレスバッフS アへの入力電位vInは、I10ビンを通じてチップ内
部から大電流が流れ出す以前よりもΔVだけ高くなる。
従って、人力電位vInがアドレスバッファの回路閾値
よりもΔVよりも小さい電位分しか電位が低くなければ
、アドレスバッファは人力電位を一時的にvIHと見な
し誤動作する。即ち、時刻t3に、イコライズ信号ΦE
9が再び一時的にθレベルになり、制御信号Φ は
−時的に1atch レベルになる。
よりもΔVよりも小さい電位分しか電位が低くなければ
、アドレスバッファは人力電位を一時的にvIHと見な
し誤動作する。即ち、時刻t3に、イコライズ信号ΦE
9が再び一時的にθレベルになり、制御信号Φ は
−時的に1atch レベルになる。
しかし、先にも述べたように、イコライズ信号ΦE9が
0レベルになっている期間は、必ずデータ出力バッファ
制御信号Φ はルベルになっatch ている。このため、出力バッファ回路Bl、B2はハイ
インピーダンス状態になり、出力トランジスタTrl、
Tr2のゲート電位はラッチ回路L1、B2により、そ
れぞれルベル、0レベルに保持される。また、制御信号
Φ が時刻t4atch に0レベルに戻る時には、データ線D10に再びデータ
が伝播されてきている。即ち、データ線りはルベル、デ
ータ線りは0レベルになっている。
0レベルになっている期間は、必ずデータ出力バッファ
制御信号Φ はルベルになっatch ている。このため、出力バッファ回路Bl、B2はハイ
インピーダンス状態になり、出力トランジスタTrl、
Tr2のゲート電位はラッチ回路L1、B2により、そ
れぞれルベル、0レベルに保持される。また、制御信号
Φ が時刻t4atch に0レベルに戻る時には、データ線D10に再びデータ
が伝播されてきている。即ち、データ線りはルベル、デ
ータ線りは0レベルになっている。
このため、出力トランジスタTri、Tr2のゲート電
位は変化しない。従って、出力トランジスタTri、T
r2のゲート電位が一時的に0レベルとなってチップ内
部からI10ピンへ充電電流が流れるのが妨げられて読
み出し時間が遅れる等の障害が出ることはない。
位は変化しない。従って、出力トランジスタTri、T
r2のゲート電位が一時的に0レベルとなってチップ内
部からI10ピンへ充電電流が流れるのが妨げられて読
み出し時間が遅れる等の障害が出ることはない。
第1図の構成をブロック的に模式化して示したのが第4
図のブロック図である。第4図かられかるように、先ず
、アドレス遷移検出パルスΦ^TDに基づいて、立ち上
がりと立ち下がりのタイミングが順序づけられた制御信
号Φ とイコライatch ズ信号Φ69が作られる。制御信号ΦLatchは、ト
ライステートバッファ構成の出力バッファ回路B1、B
2に与えられる。イコライズ信号ΦE9はトランジスタ
TrOに与えられる。データ線D10は、この出力バッ
ファ回路B1、B2を通じて出力トランジスタTri、
Tr2のゲートに与えられる。出力トランジスタTri
、Tr2の各ゲートには、それぞれ、ラッチ回路L1、
B2が接続されている。ラッチ回路L1、B2は、ゲー
ト電位を、出力バッフ7回路B1、B2が/1イインピ
ーダンス状態の場合に限り保持する。
図のブロック図である。第4図かられかるように、先ず
、アドレス遷移検出パルスΦ^TDに基づいて、立ち上
がりと立ち下がりのタイミングが順序づけられた制御信
号Φ とイコライatch ズ信号Φ69が作られる。制御信号ΦLatchは、ト
ライステートバッファ構成の出力バッファ回路B1、B
2に与えられる。イコライズ信号ΦE9はトランジスタ
TrOに与えられる。データ線D10は、この出力バッ
ファ回路B1、B2を通じて出力トランジスタTri、
Tr2のゲートに与えられる。出力トランジスタTri
、Tr2の各ゲートには、それぞれ、ラッチ回路L1、
B2が接続されている。ラッチ回路L1、B2は、ゲー
ト電位を、出力バッフ7回路B1、B2が/1イインピ
ーダンス状態の場合に限り保持する。
以上述べたように、本発明によれば、データ線のイコラ
イズ時には、このイコライズ信号より早いタイミングで
出力バッファ回路をハイインピーダンス状態にし、イコ
ライズ終了時にはこのイコライズ信号より遅いタイミン
グで出力バッフ7回路をロウインピーダンスに戻すよう
にしたので、データの出力時間の遅れを防止した半導体
装置を得ることができる。
イズ時には、このイコライズ信号より早いタイミングで
出力バッファ回路をハイインピーダンス状態にし、イコ
ライズ終了時にはこのイコライズ信号より遅いタイミン
グで出力バッフ7回路をロウインピーダンスに戻すよう
にしたので、データの出力時間の遅れを防止した半導体
装置を得ることができる。
第1図は本発明の一実施例に係る半導体装置のブロック
図、 第2図、第3図は第1図の構成の動作を説明するタイミ
ングチャート、 第4図は第1図の構成を模式的に示したブロック図、 第5図は従来の半導体装置の回路ブロック図、第6図は
従来の半導体装置の他の0レベルを示す回路ブロック図
、 第7図、第8図は第5図の構成の動作を説明するための
タイミングチャート、 第9図、第10図は第6図の構成の動作を説明するため
のタイミングチャートである。 TrO・・・トランジスタ、Tri、Tr2・・・出力
トランジスタ、Ll、L2・・・ラッチ回路、B1゜B
2・・・出力バッファ回路、BC・・・バッファ制御回
路、Dl・・・第1のデイレイ回路、B2・・・第2の
デイレイ回路、LGI、LG2・・・論理回路。
図、 第2図、第3図は第1図の構成の動作を説明するタイミ
ングチャート、 第4図は第1図の構成を模式的に示したブロック図、 第5図は従来の半導体装置の回路ブロック図、第6図は
従来の半導体装置の他の0レベルを示す回路ブロック図
、 第7図、第8図は第5図の構成の動作を説明するための
タイミングチャート、 第9図、第10図は第6図の構成の動作を説明するため
のタイミングチャートである。 TrO・・・トランジスタ、Tri、Tr2・・・出力
トランジスタ、Ll、L2・・・ラッチ回路、B1゜B
2・・・出力バッファ回路、BC・・・バッファ制御回
路、Dl・・・第1のデイレイ回路、B2・・・第2の
デイレイ回路、LGI、LG2・・・論理回路。
Claims (1)
- 【特許請求の範囲】 1、選択したメモリセルからのデータが入力されるデー
タ線と、 イコライズ信号の印加によって、前記データ線をイコラ
イズするイコライズ手段と、 前記データ線のデータに応じた信号を外部に出力する出
力手段と、 前記出力手段と前記イコライズ手段との間に設けられ、
前記データを保持するラッチ手段と、前記ラッチ手段と
前記イコライズ手段との間に設けられ、前記データ線の
電位をそのまま出力するロウインピーダンス状態と、前
記データ線の電位変化が出力側に伝わらないようにする
ハイインピーダンス状態とをとり得る出力バッファ手段
と、前記イコライズ手段に前記イコライズ信号が印加さ
れるときにはその印加に先行して前記出力バッファ手段
をハイインピーダンス状態にし、前記イコライズ信号が
オフされるときにはそのオフの後に前記出力バッファ手
段をロウインピーダンス状態に戻す制御信号を発生する
制御手段と、を備えることを特徴とする半導体装置。 2、前記データ線は、前記メモリセルから出力される相
補の一対のデータが供給される一対の相補のデータ線を
備えるものである請求項1記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1292992A JP2534782B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
US07/611,056 US5043944A (en) | 1989-11-10 | 1990-11-09 | Semiconductor memory device with improved output to differential data lines |
EP90121470A EP0427286B1 (en) | 1989-11-10 | 1990-11-09 | Semiconductor memory device |
DE69022537T DE69022537T2 (de) | 1989-11-10 | 1990-11-09 | Halbleiterspeicheranordnung. |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1292992A JP2534782B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
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Publication Number | Publication Date |
---|---|
JPH03154290A true JPH03154290A (ja) | 1991-07-02 |
JP2534782B2 JP2534782B2 (ja) | 1996-09-18 |
Family
ID=17789073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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EP (1) | EP0427286B1 (ja) |
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---|---|---|---|---|
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Family Cites Families (7)
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-
1989
- 1989-11-10 JP JP1292992A patent/JP2534782B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-09 EP EP90121470A patent/EP0427286B1/en not_active Expired - Lifetime
- 1990-11-09 DE DE69022537T patent/DE69022537T2/de not_active Expired - Fee Related
- 1990-11-09 US US07/611,056 patent/US5043944A/en not_active Expired - Lifetime
- 1990-11-10 KR KR1019900018178A patent/KR930011785B1/ko not_active IP Right Cessation
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JPS58109897U (ja) * | 1982-11-30 | 1983-07-26 | モトロ−ラ・インコ−ポレ−テツド | 集積回路用fetメモリのセンス増幅回路 |
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JPS61267993A (ja) * | 1984-12-27 | 1986-11-27 | Nec Corp | 半導体メモリ |
JPS63213193A (ja) * | 1987-02-27 | 1988-09-06 | Nec Corp | メモリ回路 |
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EP0427286A3 (ja) | 1994-01-05 |
DE69022537D1 (de) | 1995-10-26 |
EP0427286A2 (en) | 1991-05-15 |
US5043944A (en) | 1991-08-27 |
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