JPH0922593A - 半導体メモリ - Google Patents
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- JPH0922593A JPH0922593A JP7169699A JP16969995A JPH0922593A JP H0922593 A JPH0922593 A JP H0922593A JP 7169699 A JP7169699 A JP 7169699A JP 16969995 A JP16969995 A JP 16969995A JP H0922593 A JPH0922593 A JP H0922593A
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- circuit
- semiconductor memory
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/106—Data output latches
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】連続データ出力のモードで、前サイクルのラッ
チデータ出力を新データが転送される前にリセットし半
導体メモリの高速アクセス動作を向上させる。 【解決手段】メモリセルアレイ101 内のメモリセルある
いはカラム方向に備えられたレジスタ部に記憶されたデ
ータを、/CASをトリガとして連続的にアクセスす
る。/CASのトリガから次のトリガまでの間で規定さ
れるクロックサイクル内で、アクセスしたデータを維持
したまま出力バッファ108 により出力させる。このよう
な半導体メモリの出力バッファ108 において、新たにデ
ータ線111 に伝送されくるメモリセルの新データの出力
サイクルに入る直前で、/CASによる前データのリセ
ット、データ出力部の高インピーダンス化がなされる。
その直後、データ線111 からの新データが供給されるの
で、高速アクセスが実現される。
チデータ出力を新データが転送される前にリセットし半
導体メモリの高速アクセス動作を向上させる。 【解決手段】メモリセルアレイ101 内のメモリセルある
いはカラム方向に備えられたレジスタ部に記憶されたデ
ータを、/CASをトリガとして連続的にアクセスす
る。/CASのトリガから次のトリガまでの間で規定さ
れるクロックサイクル内で、アクセスしたデータを維持
したまま出力バッファ108 により出力させる。このよう
な半導体メモリの出力バッファ108 において、新たにデ
ータ線111 に伝送されくるメモリセルの新データの出力
サイクルに入る直前で、/CASによる前データのリセ
ット、データ出力部の高インピーダンス化がなされる。
その直後、データ線111 からの新データが供給されるの
で、高速アクセスが実現される。
Description
【0001】
【発明の属する技術分野】この発明は、高速動作が要求
される半導体メモリに関する。特にメモリの出力バッフ
ァ構成に適用される。
される半導体メモリに関する。特にメモリの出力バッフ
ァ構成に適用される。
【0002】
【従来の技術】DRAMの高速動作モードの一つとし
て、ハイパー・ページ・モード( HyperPage Mode:以
降HPMと略す)がある。これは内部のメモリセルある
いはレジスタに記憶されたデータを、所定のクロック信
号(/CAS:CASの立下がり信号)がトリガとなっ
て確定したアドレス信号に応じて連続的にアクセスする
際、クロック信号のトリガから次のクロック信号のトリ
ガまでの間で規定されるクロックサイクル内で、アクセ
スしたデータを維持したまま出力させることを可能とし
たモードである。他の呼称としてEDO(Extend Data
Output)ともいう。
て、ハイパー・ページ・モード( HyperPage Mode:以
降HPMと略す)がある。これは内部のメモリセルある
いはレジスタに記憶されたデータを、所定のクロック信
号(/CAS:CASの立下がり信号)がトリガとなっ
て確定したアドレス信号に応じて連続的にアクセスする
際、クロック信号のトリガから次のクロック信号のトリ
ガまでの間で規定されるクロックサイクル内で、アクセ
スしたデータを維持したまま出力させることを可能とし
たモードである。他の呼称としてEDO(Extend Data
Output)ともいう。
【0003】図7はDRAMにおけるHPMのデータ出
力形態を周知のページ・モードと比較した波形図であ
る。ここでは、ページ・モードをファースト・ページ・
モード(Fast Page Mode)と呼び、FPMと略する。ア
ドレス信号ADDはロウアドレス(ROW.ADD)と
カラムアドレス(COL.ADD)に分けられる。ロウ
の選択信号/RAS(RASの立下がり信号)によりロ
ウアドレスを確定すると共に、カラムの選択信号/CA
S(CASの立下がり信号)によりカラムアドレスを確
定する。カラムアドレスを連続的に変化させ、これらア
ドレスによりアクセスされる図示しないメモリセルのデ
ータは出力I/Oとして示す。
力形態を周知のページ・モードと比較した波形図であ
る。ここでは、ページ・モードをファースト・ページ・
モード(Fast Page Mode)と呼び、FPMと略する。ア
ドレス信号ADDはロウアドレス(ROW.ADD)と
カラムアドレス(COL.ADD)に分けられる。ロウ
の選択信号/RAS(RASの立下がり信号)によりロ
ウアドレスを確定すると共に、カラムの選択信号/CA
S(CASの立下がり信号)によりカラムアドレスを確
定する。カラムアドレスを連続的に変化させ、これらア
ドレスによりアクセスされる図示しないメモリセルのデ
ータは出力I/Oとして示す。
【0004】図7は便宜上、/CASからのアクセス時
間(TACA)で規定されたものと、アドレス信号から
のアクセス時間(TAA)で規定されたものとを同一の
時間軸上で表示している。TCACは、/CASの立下
がり時にすでに対応するアドレスにおけるデータのアク
セスが行われているが、TAAは、アドレスの切り替わ
りに規定され、アドレスの切り替わりの完了を待って/
CASが立下がり、これにより確定するアドレスに対応
したデータのアクセスが行われる。そのアクセス時間分
だけ、TAAではデータのアクセスがTCACより遅
く、HPMでは、その分、前のデータを出力し続ける。
間(TACA)で規定されたものと、アドレス信号から
のアクセス時間(TAA)で規定されたものとを同一の
時間軸上で表示している。TCACは、/CASの立下
がり時にすでに対応するアドレスにおけるデータのアク
セスが行われているが、TAAは、アドレスの切り替わ
りに規定され、アドレスの切り替わりの完了を待って/
CASが立下がり、これにより確定するアドレスに対応
したデータのアクセスが行われる。そのアクセス時間分
だけ、TAAではデータのアクセスがTCACより遅
く、HPMでは、その分、前のデータを出力し続ける。
【0005】図7に示されるように、FPMにおけるデ
ータ出力は/CASが“H”レベルになると出力を維持
できない。しかし、HPMにおいては、/CASが
“H”レベルになっても、次の/CASの立下がりによ
る次のアドレスにおけるメモリのデータアクセスがなさ
れるまでデータ出力を維持し続けるのが特徴である。メ
モリの動作周波数が高くなるにつれ、FPMでは厳しい
仕様もHPMならば可能であるという利点がある。
ータ出力は/CASが“H”レベルになると出力を維持
できない。しかし、HPMにおいては、/CASが
“H”レベルになっても、次の/CASの立下がりによ
る次のアドレスにおけるメモリのデータアクセスがなさ
れるまでデータ出力を維持し続けるのが特徴である。メ
モリの動作周波数が高くなるにつれ、FPMでは厳しい
仕様もHPMならば可能であるという利点がある。
【0006】図8はDRAMにおけるHPMのデータ出
力形態を実現する従来の出力バッファの回路図である。
出力バッファに入力される相補な信号RD,/RDはメ
モリセルからの読み出しデータである。クロックドイン
バータ31,32を制御する相補な信号DXFR,/DXF
Rは、信号RD,/RDの出力バッファへの転送を制御
する。
力形態を実現する従来の出力バッファの回路図である。
出力バッファに入力される相補な信号RD,/RDはメ
モリセルからの読み出しデータである。クロックドイン
バータ31,32を制御する相補な信号DXFR,/DXF
Rは、信号RD,/RDの出力バッファへの転送を制御
する。
【0007】クロックドインバータ31,32の各データ出
力はそれぞれラッチ回路21,22に供給されるようになっ
ている。ラッチ回路21,22はそれぞれ2個のインバータ
の互いの入出力を接続した構成である。ラッチ回路21の
出力はインバータ25を介してPチャネルMOSトランジ
スタ11のゲートに接続される。ラッチ回路22の出力はN
チャネルMOSトランジスタ12のゲートに接続される。
MOSトランジスタ11、12はデータ出力用トランジスタ
回路であり、その共通ドレイン出力はデータ出力I/O
に繋がる。
力はそれぞれラッチ回路21,22に供給されるようになっ
ている。ラッチ回路21,22はそれぞれ2個のインバータ
の互いの入出力を接続した構成である。ラッチ回路21の
出力はインバータ25を介してPチャネルMOSトランジ
スタ11のゲートに接続される。ラッチ回路22の出力はN
チャネルMOSトランジスタ12のゲートに接続される。
MOSトランジスタ11、12はデータ出力用トランジスタ
回路であり、その共通ドレイン出力はデータ出力I/O
に繋がる。
【0008】ラッチ回路22を構成する一方のインバータ
において電源Vcc側の電流路を制御するためのPチャネ
ルMOSトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位GND側の電流路を制御するためのNチャネルM
OSトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成はデータ出力用トラン
ジスタ回路の貫通電流防止用の回路として作用する。
において電源Vcc側の電流路を制御するためのPチャネ
ルMOSトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位GND側の電流路を制御するためのNチャネルM
OSトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成はデータ出力用トラン
ジスタ回路の貫通電流防止用の回路として作用する。
【0009】すなわち、トランジスタ11,12のゲート制
御は両方“H”レベル、または両方“L”レベルの供給
により達成される。従って、インバータ25のVcc出力が
PチャネルMOSトランジスタ11をオフさせてからトラ
ンジスタ41を導通状態にし、Vcc出力によりNチャネル
MOSトランジスタ12をオンさせる貫通電流防止動作、
あるいは、ラッチ回路22のGND出力がNチャネルMO
Sトランジスタ12をオフさせてからトランジスタ43を導
通状態にし、GND出力によりPチャネルMOSトラン
ジスタ11をオンさせる貫通電流防止動作は消費電流低減
に効果を発揮する。このような貫通電流防止の構成は特
に多ビット製品には重要な構成である。
御は両方“H”レベル、または両方“L”レベルの供給
により達成される。従って、インバータ25のVcc出力が
PチャネルMOSトランジスタ11をオフさせてからトラ
ンジスタ41を導通状態にし、Vcc出力によりNチャネル
MOSトランジスタ12をオンさせる貫通電流防止動作、
あるいは、ラッチ回路22のGND出力がNチャネルMO
Sトランジスタ12をオフさせてからトランジスタ43を導
通状態にし、GND出力によりPチャネルMOSトラン
ジスタ11をオンさせる貫通電流防止動作は消費電流低減
に効果を発揮する。このような貫通電流防止の構成は特
に多ビット製品には重要な構成である。
【0010】図9は図8の回路動作を示す波形図であ
る。/RASに続き、/CASの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“H”レベルのイコライズ
後に決まる信号RD,/RDとして送出される。そして
DXFR,/DXFRをそれぞれ“H”,“L”レベル
にすることによってRD,/RDの新データを図8に示
す出力バッファに転送する。この新データで、今まで出
力していた前/CASサイクルのラッチデータをリセッ
トしながら新データを出力する。
る。/RASに続き、/CASの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“H”レベルのイコライズ
後に決まる信号RD,/RDとして送出される。そして
DXFR,/DXFRをそれぞれ“H”,“L”レベル
にすることによってRD,/RDの新データを図8に示
す出力バッファに転送する。この新データで、今まで出
力していた前/CASサイクルのラッチデータをリセッ
トしながら新データを出力する。
【0011】上記図8の回路構成には次のような欠点が
ある。ラッチ回路21,22において、前サイクルの出力デ
ータが新データにより完全にリセットされてからでなけ
れば次の上記新データが出力されないので、特に出力デ
ータがフルスイングする時のアクセスタイムが悪化す
る。これは、電源電圧が低い場合にはさらに問題とな
り、バッファ終段であるMOSトランジスタ11、12のデ
ータ出力用トランジスタ回路出力のフルスイングに至っ
ては、データ出力は著しく遅延する。さらに、上述のよ
うに貫通電流防止回路が備えられているので、信号のフ
ィードバックによるバッファ終段のMOSトランジスタ
11、12の動作遅延がある。このような構成では、特に高
速アクセスが期待される/CASからのアクセス時間の
高速化を妨げることになる。
ある。ラッチ回路21,22において、前サイクルの出力デ
ータが新データにより完全にリセットされてからでなけ
れば次の上記新データが出力されないので、特に出力デ
ータがフルスイングする時のアクセスタイムが悪化す
る。これは、電源電圧が低い場合にはさらに問題とな
り、バッファ終段であるMOSトランジスタ11、12のデ
ータ出力用トランジスタ回路出力のフルスイングに至っ
ては、データ出力は著しく遅延する。さらに、上述のよ
うに貫通電流防止回路が備えられているので、信号のフ
ィードバックによるバッファ終段のMOSトランジスタ
11、12の動作遅延がある。このような構成では、特に高
速アクセスが期待される/CASからのアクセス時間の
高速化を妨げることになる。
【0012】
【発明が解決しようとする課題】このように従来、クロ
ック信号に同期したデータの連続出力動作機能を有する
出力バッファは前サイクルのラッチデータを新しく転送
されてくる新データでリセットするため所望の新データ
の出力まで時間がかかりすぎ、半導体メモリにおける高
速アクセス動作を妨げるという欠点があった。この発明
は上記のような事情を考慮してなされたものであり、そ
の目的はアクセス時間の高速化を容易に実現させる半導
体メモリを提供することにある。
ック信号に同期したデータの連続出力動作機能を有する
出力バッファは前サイクルのラッチデータを新しく転送
されてくる新データでリセットするため所望の新データ
の出力まで時間がかかりすぎ、半導体メモリにおける高
速アクセス動作を妨げるという欠点があった。この発明
は上記のような事情を考慮してなされたものであり、そ
の目的はアクセス時間の高速化を容易に実現させる半導
体メモリを提供することにある。
【0013】
【課題を解決するための手段】この発明の半導体メモリ
は、データを記憶する複数のメモリセルが配列されたメ
モリセルアレイと、クロック信号に同期して確定するア
ドレス信号によりアクセスされる前記メモリセルアレイ
内のメモリセルのデータに対応する信号をデータ線に伝
送する手段と、前記クロック信号により規定されるクロ
ックサイクル内で前記データに相当する出力が維持され
るデータ出力用トランジスタを有し、前記クロックサイ
クルにおける第1クロックサイクル内で第1出力を維持
している前記データ出力用トランジスタを、前記第1ク
ロックサイクルの次の第2クロックサイクルに入るため
の前記クロック信号のトリガでまず高インピーダンス状
態にした後、前記第2クロックサイクルに入ることによ
り前記データ線から新しい前記データを取り込み第2出
力を得るようにした出力バッファ回路とを具備したこと
を特徴とする。
は、データを記憶する複数のメモリセルが配列されたメ
モリセルアレイと、クロック信号に同期して確定するア
ドレス信号によりアクセスされる前記メモリセルアレイ
内のメモリセルのデータに対応する信号をデータ線に伝
送する手段と、前記クロック信号により規定されるクロ
ックサイクル内で前記データに相当する出力が維持され
るデータ出力用トランジスタを有し、前記クロックサイ
クルにおける第1クロックサイクル内で第1出力を維持
している前記データ出力用トランジスタを、前記第1ク
ロックサイクルの次の第2クロックサイクルに入るため
の前記クロック信号のトリガでまず高インピーダンス状
態にした後、前記第2クロックサイクルに入ることによ
り前記データ線から新しい前記データを取り込み第2出
力を得るようにした出力バッファ回路とを具備したこと
を特徴とする。
【0014】
【発明の実施の形態】図1はこの発明の第1実施形態に
係るDRAMの要部の構成を示すブロック図である。メ
モリセルアレイ101 はデータを記憶する複数のメモリセ
ルが配列されて構成される。ロウデコーダ102 、センス
アンプ103 、カラムデコーダ104 は、/RAS(RAS
の立下がり信号)及び/CAS(CASの立下がり信
号)がそれぞれ入力されるロウアドレスバッファ105 及
びカラムアドレスバッファ106 からのアドレス信号によ
り、メモリセルのデータの読み出しや書き込みその他リ
フレッシュ等に用いられるメモリコア部である。コント
ロール回路107 はライトイネーブル信号の/WE、アウ
トプットイネーブル信号の/OE、/CAS等を入力
し、出力バッファ108 、入力バッファ109 、これらを適
宜電気的に切換えて出力I/Oにつなぐ切換え制御回路
110 を制御する。出力I/Oは電位出力が不定のフロー
ティング時では、例えば外付けの回路により1/2Vcc
に引かれるようになっている。
係るDRAMの要部の構成を示すブロック図である。メ
モリセルアレイ101 はデータを記憶する複数のメモリセ
ルが配列されて構成される。ロウデコーダ102 、センス
アンプ103 、カラムデコーダ104 は、/RAS(RAS
の立下がり信号)及び/CAS(CASの立下がり信
号)がそれぞれ入力されるロウアドレスバッファ105 及
びカラムアドレスバッファ106 からのアドレス信号によ
り、メモリセルのデータの読み出しや書き込みその他リ
フレッシュ等に用いられるメモリコア部である。コント
ロール回路107 はライトイネーブル信号の/WE、アウ
トプットイネーブル信号の/OE、/CAS等を入力
し、出力バッファ108 、入力バッファ109 、これらを適
宜電気的に切換えて出力I/Oにつなぐ切換え制御回路
110 を制御する。出力I/Oは電位出力が不定のフロー
ティング時では、例えば外付けの回路により1/2Vcc
に引かれるようになっている。
【0015】上記構成はHPMのデータ出力形態を実現
する読み出し系動作に特徴がある。すなわち、メモリセ
ルアレイ101 内のメモリセルあるいはセンスアンプ等、
カラム方向に備えられたレジスタ部に記憶されたデータ
を、外部のクロック信号、例えば、/CASをトリガと
して連続的にアクセスする。/CASのトリガから次の
トリガまでの間で規定されるクロックサイクル内で、ア
クセスしたデータを維持したまま出力バッファ108 によ
り出力させる。このような構成の半導体メモリにおい
て、/CASが出力バッファ108 に供給される構成によ
り、データ出力制御に寄与する。
する読み出し系動作に特徴がある。すなわち、メモリセ
ルアレイ101 内のメモリセルあるいはセンスアンプ等、
カラム方向に備えられたレジスタ部に記憶されたデータ
を、外部のクロック信号、例えば、/CASをトリガと
して連続的にアクセスする。/CASのトリガから次の
トリガまでの間で規定されるクロックサイクル内で、ア
クセスしたデータを維持したまま出力バッファ108 によ
り出力させる。このような構成の半導体メモリにおい
て、/CASが出力バッファ108 に供給される構成によ
り、データ出力制御に寄与する。
【0016】すなわち、出力バッファ108 において、新
たにデータ線111 に伝送されくるメモリセルの新データ
の出力サイクルに入る直前で、/CASによる前データ
のリセットがなされる。その直後、データ線111 からの
新データが供給されるので、高速な出力が実現される。
以下、出力バッファ108 の構成についてより具体的に説
明する。
たにデータ線111 に伝送されくるメモリセルの新データ
の出力サイクルに入る直前で、/CASによる前データ
のリセットがなされる。その直後、データ線111 からの
新データが供給されるので、高速な出力が実現される。
以下、出力バッファ108 の構成についてより具体的に説
明する。
【0017】図2はこの発明の第2実施形態に係る出力
バッファの構成を示す回路図である。図8の構成に比べ
て異なる箇所は、外部クロック信号の/CASを導入
し、この/CASと、データの転送制御信号であるDX
FRとでNANDゲート的な論理出力をノードN1 ,N
2 に与える構成を設けていることである。
バッファの構成を示す回路図である。図8の構成に比べ
て異なる箇所は、外部クロック信号の/CASを導入
し、この/CASと、データの転送制御信号であるDX
FRとでNANDゲート的な論理出力をノードN1 ,N
2 に与える構成を設けていることである。
【0018】すなわち、クロックドインバータ31とラッ
チ回路21との伝送線間のノードN1と、電源電圧Vccと
の間にPチャネルMOSトランジスタ2 ,1 の電流路が
直列に形成されている。クロックドインバータ32とラッ
チ回路22との伝送線間のノードN2 と、電源電圧Vccと
の間にPチャネルMOSトランジスタ3 ,4 の電流路が
直列に形成されている。これらトランジスタ1 ,4 のゲ
ートには/CAS信号が供給され、トランジスタ2 ,3
のゲートにはDXFR信号が供給される。
チ回路21との伝送線間のノードN1と、電源電圧Vccと
の間にPチャネルMOSトランジスタ2 ,1 の電流路が
直列に形成されている。クロックドインバータ32とラッ
チ回路22との伝送線間のノードN2 と、電源電圧Vccと
の間にPチャネルMOSトランジスタ3 ,4 の電流路が
直列に形成されている。これらトランジスタ1 ,4 のゲ
ートには/CAS信号が供給され、トランジスタ2 ,3
のゲートにはDXFR信号が供給される。
【0019】その他の回路構成は図8の構成と同様であ
るので同一の符号を付している。すなわち、モリセルか
らの読み出しデータの信号RD,/RDを転送制御する
クロックドインバータ31,32はDXFRの“H”レベ
ル、/DXFRの“L”レベルで活性化する。各RDの
信号データはそれぞれラッチ回路21,22に供給されるよ
うになっている。ラッチ回路21,22はそれぞれ2個のイ
ンバータの互いの入出力を接続した構成である。ラッチ
回路21の出力はインバータ25を介してPチャネルMOS
トランジスタ11のゲートに接続される。ラッチ回路22の
出力はNチャネルMOSトランジスタ12のゲートに接続
される。MOSトランジスタ11、12はデータ出力用トラ
ンジスタ回路であり、その共通ドレイン出力はデータ出
力I/Oに繋がる。
るので同一の符号を付している。すなわち、モリセルか
らの読み出しデータの信号RD,/RDを転送制御する
クロックドインバータ31,32はDXFRの“H”レベ
ル、/DXFRの“L”レベルで活性化する。各RDの
信号データはそれぞれラッチ回路21,22に供給されるよ
うになっている。ラッチ回路21,22はそれぞれ2個のイ
ンバータの互いの入出力を接続した構成である。ラッチ
回路21の出力はインバータ25を介してPチャネルMOS
トランジスタ11のゲートに接続される。ラッチ回路22の
出力はNチャネルMOSトランジスタ12のゲートに接続
される。MOSトランジスタ11、12はデータ出力用トラ
ンジスタ回路であり、その共通ドレイン出力はデータ出
力I/Oに繋がる。
【0020】ラッチ回路22を構成する一方のインバータ
において電源Vcc側の電流路を制御するためのPチャネ
ルMOSトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位GND側の電流路を制御するためのNチャネルM
OSトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成は前記図8の構成にお
いて説明したように、データ出力用トランジスタ回路
(11,12)の貫通電流防止用の回路として作用する。
において電源Vcc側の電流路を制御するためのPチャネ
ルMOSトランジスタ41が設けられている。このトラン
ジスタ41のゲートにはインバータ25の出力がインバータ
42を通って供給される。また、インバータ25において接
地電位GND側の電流路を制御するためのNチャネルM
OSトランジスタ43が設けられている。このトランジス
タ43のゲートにはラッチ回路22の出力がインバータ44を
通って供給される。これらの構成は前記図8の構成にお
いて説明したように、データ出力用トランジスタ回路
(11,12)の貫通電流防止用の回路として作用する。
【0021】図3は図2の回路動作を示す波形図であ
る。/RASに続き、/CASの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“H”レベルのイコライズ
後に決まる信号RD,/RDとして送出される。この/
CASの立下がり直後では、DXFR,/DXFRはそ
れぞれ“L”,“H”レベルとなっており、クロックド
インバータ31,32は非動作状態である。このときの/C
ASの“L”レベルとDXFRの“L”レベルでもっ
て、PチャネルMOSトランジスタ1 〜4 をオンさせ
る。これによりノードN1 ,N2 は共に“H”レベルに
なり、ラッチ回路21,22のラッチデータをリセットする
と共に、データ出力用トランジスタ回路であるPチャネ
ルMOSトランジスタ11のゲートには“H”レベルが、
NチャネルMOSトランジスタ12のゲートには“L”レ
ベルが印加され、各トランジスタ11,12はオフする。こ
れにより、データ出力用トランジスタ回路の出力は高イ
ンピーダンス状態(1/2Vcc)になる。その後、DX
FR,/DXFRはそれぞれ“H”,“L”レベルとな
り、クロックドインバータ31,32は動作状態となってデ
ータ線からの新データRD,/RDをノードN2 ,N1
に転送する。このときにはDXFRは“H”レベルであ
るからトランジスタ2 ,3 はオフしている。新データの
RD,/RDはラッチ回路21,22のいずれかを“L”側
に反転させるだけでよいので、ラッチ回路21,22のデー
タセットは高速化する。
る。/RASに続き、/CASの立下がりでメモリ内部
のアドレス信号は確定され、このアドレス信号に対応し
たメモリのデータはデータ線“H”レベルのイコライズ
後に決まる信号RD,/RDとして送出される。この/
CASの立下がり直後では、DXFR,/DXFRはそ
れぞれ“L”,“H”レベルとなっており、クロックド
インバータ31,32は非動作状態である。このときの/C
ASの“L”レベルとDXFRの“L”レベルでもっ
て、PチャネルMOSトランジスタ1 〜4 をオンさせ
る。これによりノードN1 ,N2 は共に“H”レベルに
なり、ラッチ回路21,22のラッチデータをリセットする
と共に、データ出力用トランジスタ回路であるPチャネ
ルMOSトランジスタ11のゲートには“H”レベルが、
NチャネルMOSトランジスタ12のゲートには“L”レ
ベルが印加され、各トランジスタ11,12はオフする。こ
れにより、データ出力用トランジスタ回路の出力は高イ
ンピーダンス状態(1/2Vcc)になる。その後、DX
FR,/DXFRはそれぞれ“H”,“L”レベルとな
り、クロックドインバータ31,32は動作状態となってデ
ータ線からの新データRD,/RDをノードN2 ,N1
に転送する。このときにはDXFRは“H”レベルであ
るからトランジスタ2 ,3 はオフしている。新データの
RD,/RDはラッチ回路21,22のいずれかを“L”側
に反転させるだけでよいので、ラッチ回路21,22のデー
タセットは高速化する。
【0022】この図3でも従来例で説明したように便宜
上、/CASからのアクセス時間(TACA)で規定さ
れたものと、アドレス信号からのアクセス時間(TA
A)で規定されたものとを同一の時間軸上で表示してい
る。TAAの部分を大略破線で区切ってある。
上、/CASからのアクセス時間(TACA)で規定さ
れたものと、アドレス信号からのアクセス時間(TA
A)で規定されたものとを同一の時間軸上で表示してい
る。TAAの部分を大略破線で区切ってある。
【0023】上記構成によれば、/CASサイクルにお
ける第1の読み出しサイクル内でラッチ回路21,22によ
り第1のデータを維持しそれに応じて出力しているデー
タ出力用トランジスタ回路(MOSトランジスタ11,1
2)を、第1の読み出しサイクルの次の第2の読み出し
サイクルに入るための先頭の/CASのトリガを利用し
て高インピーダンス状態にする。これと共にラッチ回路
21,22はリセットされる。その後、DXFR,/DXF
Rの信号の変化で上記第2の読み出しサイクルに入る。
これにより、新しい第2のデータ(信号RD,/RD)
が転送されてきてラッチ回路21,22にラッチされ、それ
に応じた新しいデータがデータ出力用トランジスタ回路
から出力される。
ける第1の読み出しサイクル内でラッチ回路21,22によ
り第1のデータを維持しそれに応じて出力しているデー
タ出力用トランジスタ回路(MOSトランジスタ11,1
2)を、第1の読み出しサイクルの次の第2の読み出し
サイクルに入るための先頭の/CASのトリガを利用し
て高インピーダンス状態にする。これと共にラッチ回路
21,22はリセットされる。その後、DXFR,/DXF
Rの信号の変化で上記第2の読み出しサイクルに入る。
これにより、新しい第2のデータ(信号RD,/RD)
が転送されてきてラッチ回路21,22にラッチされ、それ
に応じた新しいデータがデータ出力用トランジスタ回路
から出力される。
【0024】すなわち、新データの転送の前に予め/C
ASのトリガを利用してラッチ回路21,22はリセットさ
れ、データ出力用トランジスタ回路(11,12)は高イン
ピーダンス状態にされるので、新データによってオンし
ていたデータ出力用トランジスタ(11あるいは12)のオ
フを待つ必要はないため、/CASの立下がりからのア
クセス時間を短縮することができる。これにより、従来
のHPMに比べてメモリの動作周波数を高めても、容易
に高速アクセス動作ができるようになる。
ASのトリガを利用してラッチ回路21,22はリセットさ
れ、データ出力用トランジスタ回路(11,12)は高イン
ピーダンス状態にされるので、新データによってオンし
ていたデータ出力用トランジスタ(11あるいは12)のオ
フを待つ必要はないため、/CASの立下がりからのア
クセス時間を短縮することができる。これにより、従来
のHPMに比べてメモリの動作周波数を高めても、容易
に高速アクセス動作ができるようになる。
【0025】図4はこの発明の第3実施形態に係る出力
バッファの構成を示す回路図である。図2の構成に比べ
て異なる箇所は、貫通電流防止用の回路を取り除いたこ
とにある。新データの転送の前に予め/CASのトリガ
を利用してラッチ回路21,23はリセットされ、データ出
力用トランジスタそれぞれ(11,12)は高インピーダン
ス状態にされるので、貫通電流防止用の回路は必要ない
とした。これにより、データ伝送のクリティカルパスは
最小限に短縮され、より高速なメモリのアクセス動作が
できるようになる。ただし、メモリの動作周波数をアク
セス可能な限り高めた場合、データ出力用トランジスタ
それぞれ(11,12)を高インピーダンス状態にする時間
が短くなるので、その場合に限っては、図2の構成の回
路の方が安定的といえる。
バッファの構成を示す回路図である。図2の構成に比べ
て異なる箇所は、貫通電流防止用の回路を取り除いたこ
とにある。新データの転送の前に予め/CASのトリガ
を利用してラッチ回路21,23はリセットされ、データ出
力用トランジスタそれぞれ(11,12)は高インピーダン
ス状態にされるので、貫通電流防止用の回路は必要ない
とした。これにより、データ伝送のクリティカルパスは
最小限に短縮され、より高速なメモリのアクセス動作が
できるようになる。ただし、メモリの動作周波数をアク
セス可能な限り高めた場合、データ出力用トランジスタ
それぞれ(11,12)を高インピーダンス状態にする時間
が短くなるので、その場合に限っては、図2の構成の回
路の方が安定的といえる。
【0026】図5はこの発明の第4実施形態に係る出力
バッファの構成を示す回路図である。図4の構成に比べ
て異なる箇所は、データ出力用トランジスタ回路(13,
12)にある。図4のデータ出力用トランジスタ回路(1
1,12)はCMOSトランジスタ回路であったが、図5
の構成ではNチャネルMOSトランジスタ回路となって
いる。
バッファの構成を示す回路図である。図4の構成に比べ
て異なる箇所は、データ出力用トランジスタ回路(13,
12)にある。図4のデータ出力用トランジスタ回路(1
1,12)はCMOSトランジスタ回路であったが、図5
の構成ではNチャネルMOSトランジスタ回路となって
いる。
【0027】すなわち、図4におけるPチャネルMOS
トランジスタ11の代りにPチャネルより駆動速度が速い
NチャネルMOSトランジスタ13を備えた構成である。
これにより、ロジック的に図4におけるインバータ26が
不要となる。その代りに、しきい値落ちを考慮しなけれ
ばならず、NチャネルMOSトランジスタ13のオン時
に、少なくともトランジスタ13のしきい値高くしたオン
電圧が必要である。昇圧回路15はそのために設けられる
もので、データ出力用トランジスタ回路(13,12)に
おけるデータのプルアップ出力時にトランジスタ13の
ゲート電圧を上昇させる。このような構成により、図4
の構成と同様にデータ伝送のクリティカルパスを極力短
縮し、かつ、データ出力用トランジスタ回路自体を高速
駆動出力させ、メモリの高速アクセス動作に寄与する。
トランジスタ11の代りにPチャネルより駆動速度が速い
NチャネルMOSトランジスタ13を備えた構成である。
これにより、ロジック的に図4におけるインバータ26が
不要となる。その代りに、しきい値落ちを考慮しなけれ
ばならず、NチャネルMOSトランジスタ13のオン時
に、少なくともトランジスタ13のしきい値高くしたオン
電圧が必要である。昇圧回路15はそのために設けられる
もので、データ出力用トランジスタ回路(13,12)に
おけるデータのプルアップ出力時にトランジスタ13の
ゲート電圧を上昇させる。このような構成により、図4
の構成と同様にデータ伝送のクリティカルパスを極力短
縮し、かつ、データ出力用トランジスタ回路自体を高速
駆動出力させ、メモリの高速アクセス動作に寄与する。
【0028】図6はこの発明のHPMの出力形態の評価
を示すための波形図であり、従来の図8の回路の出力形
態と比較したものである。図中TCOHはコマンドホー
ルド時間であり、/CASサイクルが終る“L”レベル
に向かう前の“H”エッジからどれだけデータを保持し
ている期間があるかを評価している。この発明では、新
データが送られてくる前に、予めこの新データのための
/CASのトリガを利用して出力バッファ回路内のラッ
チ回路はリセットされ、さらにデータ出力用トランジス
タ回路の出力は高インピーダンス状態(1/2Vcc)に
なる。つまり、この回路は/CASが“L”に落ちると
データ出力用トランジスタ回路の出力はなくなることに
なるので、データ出力の持続時間は従来に比べ短くな
る。しかし、TCOHはTCAC,TAAとも支障ない
程度に確保されるのでこれについては問題ないといえ
る。また、新データの出力前にデータ出力用トランジス
タ回路の出力が高インピーダンス状態の1/2Vccに引
かれるということは、データ出力の出始めを従来に比べ
て早することに寄与する。
を示すための波形図であり、従来の図8の回路の出力形
態と比較したものである。図中TCOHはコマンドホー
ルド時間であり、/CASサイクルが終る“L”レベル
に向かう前の“H”エッジからどれだけデータを保持し
ている期間があるかを評価している。この発明では、新
データが送られてくる前に、予めこの新データのための
/CASのトリガを利用して出力バッファ回路内のラッ
チ回路はリセットされ、さらにデータ出力用トランジス
タ回路の出力は高インピーダンス状態(1/2Vcc)に
なる。つまり、この回路は/CASが“L”に落ちると
データ出力用トランジスタ回路の出力はなくなることに
なるので、データ出力の持続時間は従来に比べ短くな
る。しかし、TCOHはTCAC,TAAとも支障ない
程度に確保されるのでこれについては問題ないといえ
る。また、新データの出力前にデータ出力用トランジス
タ回路の出力が高インピーダンス状態の1/2Vccに引
かれるということは、データ出力の出始めを従来に比べ
て早することに寄与する。
【0029】以上、説明はDRAMのHPMの動作形態
を例にとって説明したが、これに限られるものではな
い。例えばクロック信号は/CASに限られず、メモリ
内部で作られるクロック信号でも構わない。クロック信
号をトリガとして連続的にアクセスし、クロック信号の
トリガから次のクロック信号のトリガまでの間のサイク
ル内で、アクセスしたデータを維持したまま出力させる
ことが可能な半導体メモリに応用可能である。
を例にとって説明したが、これに限られるものではな
い。例えばクロック信号は/CASに限られず、メモリ
内部で作られるクロック信号でも構わない。クロック信
号をトリガとして連続的にアクセスし、クロック信号の
トリガから次のクロック信号のトリガまでの間のサイク
ル内で、アクセスしたデータを維持したまま出力させる
ことが可能な半導体メモリに応用可能である。
【0030】
【発明の効果】以上説明したようにこの発明によれば、
出力バッファ回路内のデータ出力用トランジスタ回路の
前段にあるラッチ回路のリセットを従来回路よりも早い
タイミングで行わせることができるので、出力データ切
り替わり時のデータ出力用トランジスタ回路の貫通電流
をなくすると共に、さらにアクセスタイムの高速化が可
能となるメモリセルが提供できる。
出力バッファ回路内のデータ出力用トランジスタ回路の
前段にあるラッチ回路のリセットを従来回路よりも早い
タイミングで行わせることができるので、出力データ切
り替わり時のデータ出力用トランジスタ回路の貫通電流
をなくすると共に、さらにアクセスタイムの高速化が可
能となるメモリセルが提供できる。
【図1】この発明の第1実施形態に係るDRAMの要部
の構成を示すブロック図。
の構成を示すブロック図。
【図2】この発明の第2実施形態に係る出力バッファの
構成を示す回路図。
構成を示す回路図。
【図3】図2の回路動作を示す波形図。
【図4】この発明の第3実施形態に係る出力バッファの
構成を示す回路図。
構成を示す回路図。
【図5】この発明の第4実施形態に係る出力バッファの
構成を示す回路図。
構成を示す回路図。
【図6】この発明のHPMの出力形態の評価を示すため
の波形図。
の波形図。
【図7】DRAMにおけるHPMのデータ出力形態を周
知のページ・モードと比較した波形図。
知のページ・モードと比較した波形図。
【図8】DRAMにおけるHPMのデータ出力形態を実
現する従来の出力バッファの回路図。
現する従来の出力バッファの回路図。
【図9】図8の回路動作を示す波形図。
1〜4 ,11,41…PチャネルMOSトランジスタ、12,4
3…NチャネルMOSトランジスタ、21,22…ラッチ回
路、25,42,44…インバータ、31,32…クロックドイン
バータ
3…NチャネルMOSトランジスタ、21,22…ラッチ回
路、25,42,44…インバータ、31,32…クロックドイン
バータ
Claims (21)
- 【請求項1】 データを記憶する複数のメモリセルが配
列されたメモリセルアレイと、 クロック信号に同期して確定するアドレス信号によりア
クセスされる前記メモリセルアレイ内のメモリセルのデ
ータに対応する信号をデータ線に伝送する手段と、 前記クロック信号により規定されるクロックサイクル内
で前記データに相当する出力が維持されるデータ出力用
トランジスタを有し、前記クロックサイクルにおける第
1クロックサイクル内で第1出力を維持している前記デ
ータ出力用トランジスタを、前記第1クロックサイクル
の次の第2クロックサイクルに入るための前記クロック
信号のトリガでまず高インピーダンス状態にした後、前
記第2クロックサイクルに入ることにより前記データ線
から新しい前記データを取り込み第2出力を得るように
した出力バッファ回路とを具備したことを特徴とする半
導体メモリ。 - 【請求項2】 データを記憶する複数のメモリセルが配
列されたメモリセルアレイと、 外部のクロック信号に同期して確定するアドレス信号に
よりアクセスされる前記メモリセルアレイ内のメモリセ
ルのデータに対応する信号をデータ線に伝送する手段
と、 前記クロック信号により規定されるクロックサイクル内
で前記データに相当する出力が維持されるデータ出力用
トランジスタを有し、前記クロックサイクルにおける第
1クロックサイクル内で第1出力を維持している前記デ
ータ出力用トランジスタを、前記第1クロックサイクル
の次の第2クロックサイクルに入るための前記クロック
信号のトリガでまず高インピーダンス状態にした後、前
記第2クロックサイクルに入ることにより前記データ線
から新しい前記データを取り込み第2出力を得るように
した出力バッファ回路とを具備したことを特徴とする半
導体メモリ。 - 【請求項3】 前記出力バッファ回路には前記データ線
との間において前記クロックサイクルにより制御され
る、前記データ線に伝送された信号を前記データ出力用
トランジスタに伝達するための転送制御回路が設けられ
ていることを特徴とする請求項1または2記載の半導体
メモリ。 - 【請求項4】 前記出力バッファ回路は前記クロック信
号のトリガの信号レベルと、このトリガにより入るべき
前記クロックサイクルの、直前の信号レベルとを利用し
た論理出力手段により、いままで維持していた出力に対
応するデータをリセットすると共に、前記データ出力用
トランジスタを高インピーダンス状態にすることを特徴
とする請求項3記載の半導体メモリ。 - 【請求項5】 前記論理出力手段は前記転送制御回路と
前記データ出力用トランジスタの間の伝送線に論理出力
が接続され、前記クロック信号のトリガから前記転送制
御回路がアクティブになるまでの間の期間に前記データ
出力用トランジスタを高インピーダンス状態にする信号
を伝送することを特徴とする請求項4記載の半導体メモ
リ。 - 【請求項6】 前記データ出力用トランジスタはCMO
S型トランジスタ回路を構成することを特徴とする請求
項1ないし4いずれかに記載の半導体メモリ。 - 【請求項7】 前記出力バッファ回路には前記データ出
力用トランジスタの出力が維持されるための第1、第2
のラッチ回路が含まれ、それぞれのラッチ回路は2個の
インバータの互いの入出力を接続した構成であり、前記
第1のラッチ回路の出力はインバータを介して前記CM
OS型トランジスタ回路のPチャネル側のゲートに接続
され、前記第2のラッチ回路の出力は前記CMOS型ト
ランジスタ回路のNチャネル側のゲートに接続されてい
ることを特徴とする請求項6記載の半導体メモリ。 - 【請求項8】 前記データ出力用トランジスタはNチャ
ネルMOSトランジスタ回路を構成することを特徴とす
る請求項1ないし4いずれかに記載の半導体メモリ。 - 【請求項9】 前記出力バッファ回路には前記データ出
力用トランジスタの出力が維持されるための第1、第2
のラッチ回路が含まれ、それぞれのラッチ回路は2個の
インバータの互いの入出力を接続した構成であり、前記
第1のラッチ回路の出力は前記NチャネルMOSトラン
ジスタ回路のプルアップ側のゲートに接続され、前記第
2のラッチ回路の出力は前記NチャネルのMOSトラン
ジスタ回路のプルダウン側のゲートに接続されているこ
とを特徴とする請求項8記載の半導体メモリ。 - 【請求項10】 前記出力バッファ回路には前記データ
出力用トランジスタにおける前記データのプルアップ出
力時に前記NチャネルMOSトランジスタ回路のプルア
ップ側のゲート電圧を上昇させる手段が含まれているこ
とを特徴とする請求項9記載の半導体メモリ。 - 【請求項11】 前記出力バッファ回路には前記データ
出力用トランジスタの貫通電流防止用の回路手段が設け
られていることを特徴とする請求項6または8いずれか
に記載の半導体メモリ。 - 【請求項12】 前記データ出力用トランジスタの高イ
ンピーダンス時では前記データ出力用トランジスタの出
力は出力論理レベルの中間のレベルにクランプされるこ
とを特徴とする請求項1または2記載の半導体メモリ。 - 【請求項13】 内部のメモリセルあるいはレジスタに
記憶されたデータを、クロック信号をトリガとして連続
的にアクセスし、前記クロック信号のトリガから次のク
ロック信号のトリガまでの間で規定されるクロックサイ
クル内で、アクセスした前記データを維持したまま出力
バッファ回路により出力させることが可能な半導体メモ
リにおいて、 前記クロックサイクルにおける前記データを維持し出力
している前記出力バッファ回路の出力を、前記クロック
信号の次のクロック信号のトリガでまず高インピーダン
ス状態になるようにし、その後、前記クロックサイクル
の次のクロックサイクルで入ってくる新しい前記データ
を前記出力バッファ回路により出力させることを特徴と
する半導体メモリ。 - 【請求項14】 前記出力バッファ回路は前記クロック
信号のトリガの信号レベルと、このトリガにより入るべ
き前記クロックサイクルの、直前の信号レベルとを利用
した論理出力手段により、いままで維持していた出力に
対応するデータをリセットすると共に、前記出力バッフ
ァ回路の出力を高インピーダンス状態にすることを特徴
とする請求項13記載の半導体メモリ。 - 【請求項15】 前記論理出力手段は前記出力バッファ
回路の出力の制御線に論理出力が接続され、前記クロッ
ク信号のトリガから前記データが前記制御線に伝送され
るまでの間の期間に前記データ出力用トランジスタを高
インピーダンス状態にする信号を前記制御線に伝送する
ことを特徴とする請求項14記載の半導体メモリ。 - 【請求項16】 前記出力バッファ回路にはCMOS型
のデータ出力用トランジスタ回路と、このデータ出力用
トランジスタ回路の出力が維持されるための第1、第2
のラッチ回路が含まれ、それぞれのラッチ回路は2個の
インバータの互いの入出力を接続した構成であり、前記
第1のラッチ回路の出力はインバータを介して前記デー
タ出力用トランジスタ回路のPチャネル側のゲートに接
続され、前記第2のラッチ回路の出力は前記データ出力
用トランジスタ回路のNチャネル側のゲートに接続され
ていることを特徴とする請求項13記載の半導体メモ
リ。 - 【請求項17】 前記出力バッファ回路にはNチャネル
型のデータ出力用トランジスタ回路と、このデータ出力
用トランジスタ回路の出力が維持されるための第1、第
2のラッチ回路が含まれ、それぞれのラッチ回路は2個
のインバータの互いの入出力を接続した構成であり、前
記第1のラッチ回路の出力は前記データ出力用トランジ
スタ回路のプルアップ側のゲートに接続され、前記第2
のラッチ回路の出力は前記データ出力用トランジスタ回
路のプルダウン側のゲートに接続され、かつ前記データ
出力用トランジスタにおける前記データのプルアップ出
力時に前記プルアップ側のゲート電圧を上昇させる手段
が含まれていることを特徴とする請求項13記載の半導
体メモリ。 - 【請求項18】 前記クロック信号のトリガの信号レベ
ルと、このトリガにより入るべき前記クロックサイクル
の、直前の信号レベルとを利用した論理出力により、い
ままで維持していた出力に対応するデータを保持してい
る前記第1、第2のラッチ回路をリセットすると共に、
前記データ出力用トランジスタ回路の出力を高インピー
ダンス状態にすることを特徴とする請求項16または1
7記載の半導体メモリ。 - 【請求項19】 前記出力バッファ回路には前記データ
出力用トランジスタ回路の貫通電流防止用の回路手段が
設けられていることを特徴とする請求項18記載の半導
体メモリ。 - 【請求項20】 前記データ出力用トランジスタの高イ
ンピーダンス時では前記データ出力用トランジスタ回路
の出力は出力論理レベルの中間のレベルにクランプされ
ることを特徴とする請求項18記載の半導体メモリ。 - 【請求項21】 データを記憶する複数のメモリセルが
配列されたメモリセルアレイと、 外部のクロック信号に同期して確定するアドレス信号に
よりアクセスされる前記メモリセルアレイ内のメモリセ
ルのデータに対応する信号をデータ線に伝送する手段
と、 前記クロック信号により規定される読み出しサイクル内
で前記データに相当する出力が維持されるラッチ回路及
びデータ出力用トランジスタ回路を有し、前記読み出し
サイクルにおける第1読み出しサイクル内で第1データ
を前記ラッチ回路により維持しかつそれに応じて第1出
力を送出している前記データ出力用トランジスタ回路に
対して、前記第1読み出しサイクルの次の第2読み出し
サイクルに入るための前記クロック信号のトリガでまず
前記ラッチ回路をリセット状態にすると共に前記データ
出力用トランジスタ回路の出力を高インピーダンス状態
にし、この後前記第2読み出しサイクルに入ることによ
り前記データ線から新しい第2データを取り込み前記ラ
ッチ回路にて維持すると共にそれに応じた第2出力が前
記データ出力用トランジスタ回路から送出されるように
した出力バッファ回路とを具備したことを特徴とする半
導体メモリ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7169699A JPH0922593A (ja) | 1995-07-05 | 1995-07-05 | 半導体メモリ |
TW085107761A TW297903B (ja) | 1995-07-05 | 1996-06-27 | |
DE69619034T DE69619034T2 (de) | 1995-07-05 | 1996-07-02 | Halbleiterspeicher mit einem ultraschnellen Seitenmodusausgangspuffer |
EP96110678A EP0753857B1 (en) | 1995-07-05 | 1996-07-02 | Semiconductor memory including an output buffer having a high speed hyper page mode |
KR1019960027074A KR100232814B1 (ko) | 1995-07-05 | 1996-07-04 | 반도체 메모리 |
US08/947,124 US5914899A (en) | 1995-07-05 | 1997-10-08 | Semiconductor memory having a page mode in which previous data in an output circuit is reset before new data is supplied |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7169699A JPH0922593A (ja) | 1995-07-05 | 1995-07-05 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0922593A true JPH0922593A (ja) | 1997-01-21 |
Family
ID=15891252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7169699A Pending JPH0922593A (ja) | 1995-07-05 | 1995-07-05 | 半導体メモリ |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0753857B1 (ja) |
JP (1) | JPH0922593A (ja) |
KR (1) | KR100232814B1 (ja) |
DE (1) | DE69619034T2 (ja) |
TW (1) | TW297903B (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
JP2573392B2 (ja) * | 1990-03-30 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-07-05 JP JP7169699A patent/JPH0922593A/ja active Pending
-
1996
- 1996-06-27 TW TW085107761A patent/TW297903B/zh not_active IP Right Cessation
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