JPS596560Y2 - 集積回路用fetメモリのセンス増幅回路 - Google Patents
集積回路用fetメモリのセンス増幅回路Info
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- JPS596560Y2 JPS596560Y2 JP18241082U JP18241082U JPS596560Y2 JP S596560 Y2 JPS596560 Y2 JP S596560Y2 JP 18241082 U JP18241082 U JP 18241082U JP 18241082 U JP18241082 U JP 18241082U JP S596560 Y2 JPS596560 Y2 JP S596560Y2
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- voltage
- coupled
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- sense amplifier
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Description
【考案の詳細な説明】
本考案は、一般的に半導体メモリ回路、特に絶縁ゲート
型電界効果トランジスタ(IGFET)ランダム・アク
セスメモリ集積回路内に使用するのに適した絶縁ゲート
型電界効果トランジスタ(IGFET)のセンス増幅器
の改良に関する。
型電界効果トランジスタ(IGFET)ランダム・アク
セスメモリ集積回路内に使用するのに適した絶縁ゲート
型電界効果トランジスタ(IGFET)のセンス増幅器
の改良に関する。
ラツチング型センス増幅器は、過去においてスタテック
及びダイナミック・ランダム・アクセスIGFETメモ
リ回路の両者に使用されてきた。
及びダイナミック・ランダム・アクセスIGFETメモ
リ回路の両者に使用されてきた。
例えば、静的IGFET RAM内のラツチング型セ
ンス増幅器の応用は、1976年10月IEEE Jo
urniof Selid State Cireui
t Vol.SC−11 A 5第602頁ニオイて
Schlageter等の“゜2個の4Kスタテツク5
−V RAM”に示されている。
ンス増幅器の応用は、1976年10月IEEE Jo
urniof Selid State Cireui
t Vol.SC−11 A 5第602頁ニオイて
Schlageter等の“゜2個の4Kスタテツク5
−V RAM”に示されている。
ダイナミックIGFET内のラツチング型センス増幅器
は、1976年lO月IEEE Journel o
f Solid StateCircuit Vol
.SC−11 A 5、第570頁においてAhlqu
ist等の“16, 384ビットダイナミックRAM
”に示されている。
は、1976年lO月IEEE Journel o
f Solid StateCircuit Vol
.SC−11 A 5、第570頁においてAhlqu
ist等の“16, 384ビットダイナミックRAM
”に示されている。
メモリセルからセンス増幅器に導き出し、センス増幅器
を適当な状態にラッチするためセンス増幅器内の交差結
合回路の切換ノード(node)にビット線を接続する
ことは普通のごとであった。
を適当な状態にラッチするためセンス増幅器内の交差結
合回路の切換ノード(node)にビット線を接続する
ことは普通のごとであった。
この技術の欠点の1つは、交差結合回路の切換ノードに
関連したキャパシタンスが、センス増幅器をラツチング
するに先だってメモリ・セルによって切換えられること
ができる速度を遅くする傾向にあるということである。
関連したキャパシタンスが、センス増幅器をラツチング
するに先だってメモリ・セルによって切換えられること
ができる速度を遅くする傾向にあるということである。
更に、センス増幅器のラッチ回路は、交差結合回路の切
換ノードにおける電圧が互いに分けあうまで可能とされ
ることができない。
換ノードにおける電圧が互いに分けあうまで可能とされ
ることができない。
次に、全体の効果は、メモリ・セルの選択以上の比較的
長い時間ラツチング・センス増幅器の可能化を遅らせる
ことである。
長い時間ラツチング・センス増幅器の可能化を遅らせる
ことである。
従って、本考案の目的は、選択されたメモリ・セルによ
ってビット線上に発生される差電圧に極めて敏感である
IGFETメモリ回路用の新規でしかも改良されたセン
ス増幅器を提供することである。
ってビット線上に発生される差電圧に極めて敏感である
IGFETメモリ回路用の新規でしかも改良されたセン
ス増幅器を提供することである。
メモリ・セルに書き込み、検知するのに使用されるビッ
ト線を容量的に負荷しないIGFETメモリ回路用のセ
ンス増幅器を提供するのもまた本考案の目的である。
ト線を容量的に負荷しないIGFETメモリ回路用のセ
ンス増幅器を提供するのもまた本考案の目的である。
更に本考案の目的は、メモリ・セルの選択後極めて短時
間に選択されたメモリの2進状態を増幅し、ラッチする
ことのできるIGFETメモリ回路用のセンス増幅器を
提供することである。
間に選択されたメモリの2進状態を増幅し、ラッチする
ことのできるIGFETメモリ回路用のセンス増幅器を
提供することである。
本考案の他の目的は、ビット線及び関連メモリ・セルか
らのラッチの切換えノードを分離するためデイプレツシ
ョン・モードIGFET装置を使用するIGFETメモ
リ回路用のラツチングセンス増幅器を提供することであ
る。
らのラッチの切換えノードを分離するためデイプレツシ
ョン・モードIGFET装置を使用するIGFETメモ
リ回路用のラツチングセンス増幅器を提供することであ
る。
更に本考案の目的は、広範な周囲温度条件にわたって高
速度で蓄積データを検知し、外界に供給せしめるモノリ
シツク集積回路として製作されるように、ランダム・ア
クセス・メモリ装置の改良を提供することである。
速度で蓄積データを検知し、外界に供給せしめるモノリ
シツク集積回路として製作されるように、ランダム・ア
クセス・メモリ装置の改良を提供することである。
簡単に云えば、本考案は、ラツチング・センス増幅器用
の負荷装置としてまたセンス増幅器とビット線との間の
結合手段として両者に機能するようにラツチング・セン
ス増幅器におけるデイプレツション・モードIGFET
装置の所用に関する。
の負荷装置としてまたセンス増幅器とビット線との間の
結合手段として両者に機能するようにラツチング・セン
ス増幅器におけるデイプレツション・モードIGFET
装置の所用に関する。
第1図を参照するに、一般的には2で示され、更により
詳細に第2図に示される多数のメモリ・セル、導体6及
び8により示されるような1対のビット線及びセンス増
幅回路10を具えるメモリ回路が示される。
詳細に第2図に示される多数のメモリ・セル、導体6及
び8により示されるような1対のビット線及びセンス増
幅回路10を具えるメモリ回路が示される。
メモリ・セル2の各々は、下方のメモリ・セル2用の1
2及び14のような1対のIGFETアドレス装置によ
りビット線に結合される。
2及び14のような1対のIGFETアドレス装置によ
りビット線に結合される。
装置12及び14のゲート電極は、ワード線導体16に
結合され、導体16の電圧は、ワード線デコード・ブロ
ック18により制御される。
結合され、導体16の電圧は、ワード線デコード・ブロ
ック18により制御される。
通常の方法でワード線テ゛コード・ブロック18は、技
術的に普通であるようなアドレス指定デコーダ回路(図
示せず)に応答して特定のワード線を選択する。
術的に普通であるようなアドレス指定デコーダ回路(図
示せず)に応答して特定のワード線を選択する。
ワード線16上の点線は、1行(one colum
n)以上のメモリ・セルがメモリ回路内に具えられるこ
とを示している。
n)以上のメモリ・セルがメモリ回路内に具えられるこ
とを示している。
各行のメモリ・セルは、別個のビット線対を具える。
更に、メモリ回路は、各ビット線対が、別個のセンス増
幅回路と結合されるか或いは数対のビット線が、普通の
センス増幅器を共用するかの何れかであるように配置さ
れる。
幅回路と結合されるか或いは数対のビット線が、普通の
センス増幅器を共用するかの何れかであるように配置さ
れる。
後者の場合、デコーダ回路(図示せず)は、数対のビッ
ト線の1つを選択し、当業技術者に周知であるように、
共通のセンス増幅器に結合されるように使用されよう。
ト線の1つを選択し、当業技術者に周知であるように、
共通のセンス増幅器に結合されるように使用されよう。
ビット線6及び8は、第3図に拡大して詳細に示されて
いるビット線ブリ・チャージ回路ブロック20に結合さ
れる。
いるビット線ブリ・チャージ回路ブロック20に結合さ
れる。
ビット線導体6及び8は、また、夫々書き込み装置22
及び24に結合され、可能な場合に、データを選択され
たメモリ・セルに書み込まれるようにする。
及び24に結合され、可能な場合に、データを選択され
たメモリ・セルに書み込まれるようにする。
装置22及び24のゲート電極は、書き込み導体26に
接続され、高電圧レベルにある場合、書き込み装置22
及び24を可能とする。
接続され、高電圧レベルにある場合、書き込み装置22
及び24を可能とする。
書き込みサイクル中、書き込まれるべきデ゛一夕及びそ
の補数は、夫々端子28及び30に印加される。
の補数は、夫々端子28及び30に印加される。
ビット線6は、また、デイプレツション・モードIGF
ET装置32のゲート電極に結合され、ビット線8は、
デイプレツション・モードIGFET装置34のゲート
電極に接続される。
ET装置32のゲート電極に結合され、ビット線8は、
デイプレツション・モードIGFET装置34のゲート
電極に接続される。
テ゛イプレツション・モード装置32及び34は、ビッ
ト線6及び8を交差結合回路40の切換ノード36及び
3Bに結合させる。
ト線6及び8を交差結合回路40の切換ノード36及び
3Bに結合させる。
ノード36は、装置42のドレイン、また装置44のゲ
ートに結合される。
ートに結合される。
同様に、ノード38は、装置44のドレイン及び装置4
2のゲートに結合される。
2のゲートに結合される。
装置42の電源は、ノード46において装置44の電源
に共通である。
に共通である。
ノード46と接地との間に接続される装置48は、交差
結合回路40を可能とするように使用され、端子50に
印加されるクロツク電圧φ1により制御される。
結合回路40を可能とするように使用され、端子50に
印加されるクロツク電圧φ1により制御される。
また、装置52.54及び56は、交差結合回路40の
ノード36及び38に結合され、センス増幅回路10用
の等電圧ブリ・チャージ回路を構戒する。
ノード36及び38に結合され、センス増幅回路10用
の等電圧ブリ・チャージ回路を構戒する。
装置52,54及び56のゲート電極は、すべてノード
58に接続され、その電圧は、クロツク電圧信号φ1に
より制御される。
58に接続され、その電圧は、クロツク電圧信号φ1に
より制御される。
装置32, 34, 52及び54のドレイン端子は、
すべて導体60によって正電圧源Vccに接続される。
すべて導体60によって正電圧源Vccに接続される。
交差結合回路40のノード36及び38は、センス増幅
器回路10の真数及び補数出力として作用し、メモリ・
セルから検知されたデータをメモリ回路の外部回路に供
給する。
器回路10の真数及び補数出力として作用し、メモリ・
セルから検知されたデータをメモリ回路の外部回路に供
給する。
今第2図を参照するに、メモリ・セル2は、エンハンス
メント・モード装置62及び64、デイプレツション・
モード装置66及び68を構或するように示される。
メント・モード装置62及び64、デイプレツション・
モード装置66及び68を構或するように示される。
装置66及び6Bのドレイン端子は導体60を経て正の
電圧源Vccに結合される。
電圧源Vccに結合される。
装置66のゲート及びソース端子は導体70に接続され
、装置6Bのゲート及びソース端子は、導体72に接続
される。
、装置6Bのゲート及びソース端子は、導体72に接続
される。
導体70は、装置62のドレイン及び装置64のゲート
に結合され、導体72は、一双女疋記憶素子を形戒する
装置64のドレイン及び装置62のゲートに結合される
。
に結合され、導体72は、一双女疋記憶素子を形戒する
装置64のドレイン及び装置62のゲートに結合される
。
装置62と64のソース端子は、接地される。
導体70及び72は、第1図に示すように装置12及び
14に結合される。
14に結合される。
第3図は、第1図において一般的に示されるビット線負
荷及びブリ・チャージ回路を示す。
荷及びブリ・チャージ回路を示す。
装置74及び76は、夫々ビット線6及び8に対する負
荷装置である。
荷装置である。
装置74のゲート及びドレイン端子は、導体60を経て
正電源Vccに接続される。
正電源Vccに接続される。
同様に、装置76のゲート及びドレイン端子は、導体6
0を経て正電源Vccに接続される。
0を経て正電源Vccに接続される。
また、共にビット線ブリ・チャージ等化回路を構或する
装置78, 80及び82は、ビット線6及び8の対に
結合される。
装置78, 80及び82は、ビット線6及び8の対に
結合される。
装置78. 80及び82のゲート電極は、すべてノー
ド84に接続され、その電圧は、クロツク電圧PCによ
り制御される。
ド84に接続され、その電圧は、クロツク電圧PCによ
り制御される。
ブリ・チャージ装置78及び80のドレン端子は、導体
60を経て正電圧源Vccに接続される。
60を経て正電圧源Vccに接続される。
装置7Bのソース電極は、ノード86においてビット線
に接続される。
に接続される。
ブリ・チャージ装置80の電源は、ノード88において
ビット線に接続される。
ビット線に接続される。
短絡装置82は、ノード86と88との間に接続され、
クロツク電圧PCにより可能化される場合、ビット線6
及び8上の電圧を均等化する。
クロツク電圧PCにより可能化される場合、ビット線6
及び8上の電圧を均等化する。
第1図に示されるような本考案の好ましい実施例の動作
を説明するに先だって、先行技術のエンハンスメント・
モード及びデプレツンヨン・モードIGFET装置の特
性が、先づ本考案をより良く理解するために討論されよ
う。
を説明するに先だって、先行技術のエンハンスメント・
モード及びデプレツンヨン・モードIGFET装置の特
性が、先づ本考案をより良く理解するために討論されよ
う。
第4図は、簡単な先行技術のインバータ回路の回路図を
示し、インバータ回路用負荷として作用するエンハンス
メント・モードN−チャンネルスイッチング装置790
及びデプレツションモードN−チャンネル装置92を具
える。
示し、インバータ回路用負荷として作用するエンハンス
メント・モードN−チャンネルスイッチング装置790
及びデプレツションモードN−チャンネル装置92を具
える。
第4図において装置92の次に示される星印及び第1図
、第2図において示される星印は、デプレツションモー
ド装置を表わすのに使用される。
、第2図において示される星印は、デプレツションモー
ド装置を表わすのに使用される。
入力電圧は、端子94に印加され、導通、不導通状態間
にエンハンスメント・モード装置90を切換える。
にエンハンスメント・モード装置90を切換える。
端子94上の電圧が接地電位にある場合、装置90は不
導通である。
導通である。
この条件のもとで出力ノード96における電圧は、デプ
レツションモード装置92のソース及びドレイン端子間
の普通チャンネルにより端子98上の正電源電圧に等し
い。
レツションモード装置92のソース及びドレイン端子間
の普通チャンネルにより端子98上の正電源電圧に等し
い。
他方、若し、端子94に印加される入力電圧がエンハン
スメント・モード装置90の閾値ターン・オン電圧より
大きければ、装置90は、導通状態になり、出力端子9
6における電圧は、装置94のドレイン・チャンネルに
対する低インピーダンス源を介して接地に短絡されよう
。
スメント・モード装置90の閾値ターン・オン電圧より
大きければ、装置90は、導通状態になり、出力端子9
6における電圧は、装置94のドレイン・チャンネルに
対する低インピーダンス源を介して接地に短絡されよう
。
第5図において、先行技術のエンハンスメント・モード
とテ゛プレツションモードIGFET装置との間の構造
上の差異が図示されている。
とテ゛プレツションモードIGFET装置との間の構造
上の差異が図示されている。
領域100は、P形半導体基板材料である。
領域102, 104及び106は、表面からP形基板
に拡散されたN形領域である。
に拡散されたN形領域である。
領域108は、基板表面から負イオンを注入することに
より領域102と104との間に形或されたN形チャン
ネルである。
より領域102と104との間に形或されたN形チャン
ネルである。
領域110及び同様の斜線領域は、基板領域100の表
面上の絶縁層を形或する。
面上の絶縁層を形或する。
入力端子94は、エンハンスメント・モード装置用のゲ
ート電極として作用する導電領域112に接続される。
ート電極として作用する導電領域112に接続される。
入力端子94上に印加されるターン・オン閾値より大き
い正電圧により、N形イオンの導電チャンネルは、絶縁
層110の直下の領域106と104との間に形戊され
る。
い正電圧により、N形イオンの導電チャンネルは、絶縁
層110の直下の領域106と104との間に形戊され
る。
接地電位は、端子114に印加され、それは、次々に領
域106、エンハンスメント・モード装置のソースに接
触する導電領域116に接続される。
域106、エンハンスメント・モード装置のソースに接
触する導電領域116に接続される。
同様に、出力端子96は、導電領域11Bに接続され、
それは、次に領域104に接触する。
それは、次に領域104に接触する。
領域104は、エンハンスメント・モード装置のドレイ
ン・デイプレツション・モード装置のソースの両方とし
て作用する。
ン・デイプレツション・モード装置のソースの両方とし
て作用する。
出力端子96は、また、導電領域120に接触し、それ
は、デイプレツション・モード装置用のゲート電極とし
て作用する。
は、デイプレツション・モード装置用のゲート電極とし
て作用する。
端子98上の正電圧は、導電領域122に接続され、次
々に、領域102、デイプレッション・モード装置のド
レインに接続される。
々に、領域102、デイプレッション・モード装置のド
レインに接続される。
領域102と104との間に形或されたテ゛イプレッシ
ョン・モード装置は、注入されたチャンネル領域108
により通常は導電性であることは注目すべきである。
ョン・モード装置は、注入されたチャンネル領域108
により通常は導電性であることは注目すべきである。
また、領域104と106との間に形或されたエンハン
スメント・モード装置は、通常不導通であることに注目
すべきで゛ある。
スメント・モード装置は、通常不導通であることに注目
すべきで゛ある。
エンハンスメント・モード装置が導電されるためには、
ゲート端子94上の電圧が、ソース領域106に関し正
にされなければならない。
ゲート端子94上の電圧が、ソース領域106に関し正
にされなければならない。
他方、デイプレツション・モード装置はゲート電極がソ
ース領域104に関し負電圧にある場合のみ不導通とな
されることができる。
ース領域104に関し負電圧にある場合のみ不導通とな
されることができる。
この説明で使用されているような用語ソース及びドレイ
ンは、回路図の参照を助けるように使用されているが、
IGFET装置は、両方向トランジスタ(bilate
ral transistor)であり、ソース及び
ドレイン端子は、装置の動作に影響することなく交換さ
れることは注目すべきである。
ンは、回路図の参照を助けるように使用されているが、
IGFET装置は、両方向トランジスタ(bilate
ral transistor)であり、ソース及び
ドレイン端子は、装置の動作に影響することなく交換さ
れることは注目すべきである。
IGFETのより包括的な説明については、ミルマン及
びハルキアス著1972年マグローヒル発行、“Int
egrated Electronics”を参照さ
れたい。
びハルキアス著1972年マグローヒル発行、“Int
egrated Electronics”を参照さ
れたい。
本考案の好ましい実施例の動作は、第6図に示されるタ
イミング図の助けにより幾分詳細に説明されよう。
イミング図の助けにより幾分詳細に説明されよう。
センシング(sensing)用のメモリ・セルの選択
に先だって第3図に示されるプリチャージ回路が付勢さ
れる。
に先だって第3図に示されるプリチャージ回路が付勢さ
れる。
第6図において理解され得るように、第3図のノード8
4に印加される電圧PCは、最初高レベルにあり、かく
して第3図の装置78及び84は、導通される。
4に印加される電圧PCは、最初高レベルにあり、かく
して第3図の装置78及び84は、導通される。
ビット線6及び8上の電圧は、次に、クロツク電圧信号
PC以下の1つの閾値電圧即ち第6図に示されるように
約2.5Vに充電される。
PC以下の1つの閾値電圧即ち第6図に示されるように
約2.5Vに充電される。
電圧PCが高レベルにある場合、装置82は、また導通
され、ビット線6及び8に存在する電圧を等化する。
され、ビット線6及び8に存在する電圧を等化する。
再び第3図を参照するに、ひとたびビット線が装置78
及び80によりプリチャージされ、装置82により平衡
されると、クロツク電圧PCは低レベルにされる。
及び80によりプリチャージされ、装置82により平衡
されると、クロツク電圧PCは低レベルにされる。
次に、メモリ・セルは、第6図の電圧WLの正転移によ
って示されるように選択される。
って示されるように選択される。
例えば、若し、第1図のメモリ・セルがアドレスされる
ならば、導体16上の電圧は、高レベルにされ、装置1
2及び14が導通される。
ならば、導体16上の電圧は、高レベルにされ、装置1
2及び14が導通される。
若し、メモリ・セル2が第2図に示される回路により表
わされる場合、メモリ・セルの状態は、装置62が不導
通である間、装置64が導通するようになると仮定する
。
わされる場合、メモリ・セルの状態は、装置62が不導
通である間、装置64が導通するようになると仮定する
。
装置64が導通するから、ビット線8上のプリチャージ
電圧は、装置14を介して接地電位に対して放電されよ
う。
電圧は、装置14を介して接地電位に対して放電されよ
う。
他方、第2図のデイプレッション・モード負荷装置66
は、装置12を介してビット線6をゆっくりと充電し、
ビット線6上の電圧を僅かに上昇せしめるであろう。
は、装置12を介してビット線6をゆっくりと充電し、
ビット線6上の電圧を僅かに上昇せしめるであろう。
第6図に示されるように、ひとたびメモリ・セルが選択
されると、ビット線SB(導体6)とビット線SB(導
体8)間に小さな差電圧が発生される。
されると、ビット線SB(導体6)とビット線SB(導
体8)間に小さな差電圧が発生される。
ビット線上に存在するデータ信号を検知するためセンス
増幅回路10を可能化するに先だって、クロツク電圧φ
1は、その補数φ、が低レベルにある間、高レベルにあ
る。
増幅回路10を可能化するに先だって、クロツク電圧φ
1は、その補数φ、が低レベルにある間、高レベルにあ
る。
高レベルにおけるクロツク電圧φ1により、センス増幅
器のプリチャージ装置52及び54は、交差結合回路4
0の切換ノード36及び38を第6図に示されるように
約+2■の中間電圧に充電する。
器のプリチャージ装置52及び54は、交差結合回路4
0の切換ノード36及び38を第6図に示されるように
約+2■の中間電圧に充電する。
クロツク電圧φ1についての高レベルは、また、装置5
6の導通を均等になし、それによってノード36及び3
8上の電圧を等しくする。
6の導通を均等になし、それによってノード36及び3
8上の電圧を等しくする。
クロツク電圧φ1により端子50に印加される低レベル
は、装置4Bを不導通にする。
は、装置4Bを不導通にする。
従って、交差結合回路40において装置42及び44の
ソース端子に電流は供給されない。
ソース端子に電流は供給されない。
センス増幅回路10のプリチャージ及び平衡化中に、デ
イプレッション・モード装置32及び34は導通する。
イプレッション・モード装置32及び34は導通する。
然しながら、プリチャージ装置52及び54は、負荷装
置32及び34より極めて大きい。
置32及び34より極めて大きい。
かくして、クロツク電圧φ1により可能化されると、装
置52及び54は、ノード36及び38上の電圧を設定
するに際し装置32及び34以上に優位を占めるように
する。
置52及び54は、ノード36及び38上の電圧を設定
するに際し装置32及び34以上に優位を占めるように
する。
交差結合回路40を可能化する直前、装置32及び34
のソース端子の電圧は等しい。
のソース端子の電圧は等しい。
しかしながら、装置34のゲート電圧は、メモリ・セル
2がビット線B上の電圧を放電し始めるために装置32
のゲート電圧より僅かに低い。
2がビット線B上の電圧を放電し始めるために装置32
のゲート電圧より僅かに低い。
装置32及び34は両方とも導通するけれども、装置3
4のドレインーソース・チャンネルは、装置32のドレ
インーソース・チャンネルより僅かに高インピーダンス
となるであろつ。
4のドレインーソース・チャンネルは、装置32のドレ
インーソース・チャンネルより僅かに高インピーダンス
となるであろつ。
第6図に示されるように、ビット線間に小さい差電圧が
発生される場合、交差結合回路40は、クロツク電圧φ
1を低にすることにより可能化されることができる。
発生される場合、交差結合回路40は、クロツク電圧φ
1を低にすることにより可能化されることができる。
この時に、プリチャージ平衡化装置52, 54及び5
6は、すべてターン・オフされ、他方同時に装置48は
ターン・オンされ、電流が交差結合回路40の装置42
及び44を介して流入することを許容する。
6は、すべてターン・オフされ、他方同時に装置48は
ターン・オンされ、電流が交差結合回路40の装置42
及び44を介して流入することを許容する。
ひとたび可能化されると、装置42及び44は、電流を
負荷装置32及び34に流し始める。
負荷装置32及び34に流し始める。
負荷装置34は、負荷装置32より高いインピーダンス
を持っているから、装置34のドレイン及びソース端子
間に発生する電圧は、装置32間に発生される電圧より
も大きくなる。
を持っているから、装置34のドレイン及びソース端子
間に発生する電圧は、装置32間に発生される電圧より
も大きくなる。
ノード38における電圧は、ノード36における電圧よ
りも低くなる。
りも低くなる。
ノード38における電圧は、接地電位に移行するから、
交差結合回路40の再生作用は、全体として不導通とな
された装置42に帰着し、他方装置44が導通を継続す
るまで、装置42は段々少ない電流を誘導するであろう
。
交差結合回路40の再生作用は、全体として不導通とな
された装置42に帰着し、他方装置44が導通を継続す
るまで、装置42は段々少ない電流を誘導するであろう
。
ノード38上の電圧は、装置44及び48を介して低イ
ンピーダンス通路により接地電位に引下げられ、他方、
ノード36上の電圧は、負荷装置32により導体60上
の正電源電圧まで引張られるであろう。
ンピーダンス通路により接地電位に引下げられ、他方、
ノード36上の電圧は、負荷装置32により導体60上
の正電源電圧まで引張られるであろう。
更に、交差結合回路のラツチング作用は、クロツク電圧
φ、の立下り縁部(falling edge)に従
ってノード38の上昇電圧及びソード36の降下電圧に
より示される。
φ、の立下り縁部(falling edge)に従
ってノード38の上昇電圧及びソード36の降下電圧に
より示される。
メモリ・セルの論理状態は、センス増幅器にラッチされ
るから、メモリ・セルを選択するワード線電圧は、ノー
ド36及び38上の電圧に影響を受けることなく除去さ
れることができる。
るから、メモリ・セルを選択するワード線電圧は、ノー
ド36及び38上の電圧に影響を受けることなく除去さ
れることができる。
次のセンス・サイクルを準備するため、第3図に示した
クロツク電圧PCは、ビット線6及び8をプリチャージ
し、平衡化するために再び高レベルにされる。
クロツク電圧PCは、ビット線6及び8をプリチャージ
し、平衡化するために再び高レベルにされる。
第1図のクロツク電圧φ1は、装置48が再び不導通と
なされている間、交差結合回路40を平衡化し、プリチ
ャージするため、再び高レベルになされる。
なされている間、交差結合回路40を平衡化し、プリチ
ャージするため、再び高レベルになされる。
ビット線に接続されているデイプレツションモード装置
のゲート電極は、極めて高入力インピーダンス及び極め
て小さなキャパシタンスを有するから、センス増幅器は
、ビット線に関して事実上容量性負荷効果を具えるもの
ではない。
のゲート電極は、極めて高入力インピーダンス及び極め
て小さなキャパシタンスを有するから、センス増幅器は
、ビット線に関して事実上容量性負荷効果を具えるもの
ではない。
かくして、選択されると、メモリ・セルは、ビット線間
に急速に差電圧が発生されるようにする。
に急速に差電圧が発生されるようにする。
ひとたび差電圧がビット線間に設定されると、センス増
幅器は、テ゛イプレツション・モード負荷装置が既に導
通するようにバイアスされているから急速にラッチされ
ることが可能となり、ビット線についての差電圧は、簡
単に1個の負荷装置が他よりも導通するようにさせる。
幅器は、テ゛イプレツション・モード負荷装置が既に導
通するようにバイアスされているから急速にラッチされ
ることが可能となり、ビット線についての差電圧は、簡
単に1個の負荷装置が他よりも導通するようにさせる。
かくして、ラッチ回路内の交差結合回路は、たとえ交差
結合回路の切換ノードが最初同一電圧にあったとしても
センス機能を実行する゜ことを可能にする。
結合回路の切換ノードが最初同一電圧にあったとしても
センス機能を実行する゜ことを可能にする。
また、センス増幅器の出力は、デイプレツション・モー
ド負荷装置が出力高電圧を正電源電圧まで引張られるこ
とを許容し、それによって大きな出力電圧の揺れ(sw
ing)を発生するから、外部回路の駆動能力の改善を
与える。
ド負荷装置が出力高電圧を正電源電圧まで引張られるこ
とを許容し、それによって大きな出力電圧の揺れ(sw
ing)を発生するから、外部回路の駆動能力の改善を
与える。
先行技術のセンス増幅ラッチ回路ニ使用されるエンハン
スメント・モード負荷装置は、ゲートーソースの閾値タ
ーン・オン電圧量によって出力高電圧を減少する。
スメント・モード負荷装置は、ゲートーソースの閾値タ
ーン・オン電圧量によって出力高電圧を減少する。
最後に、差動動作モードは、温度効果及びセンス増幅器
の機能に関する装置パラメータ変化を除去するのに有益
となる。
の機能に関する装置パラメータ変化を除去するのに有益
となる。
データをメモリ・セル2に書き込むために、ワード線導
体18は、再び高レベルにされ、該高レベルは、メモリ
・セルの導体70, 72をビット線に結合する装置1
2及び14を可能化する。
体18は、再び高レベルにされ、該高レベルは、メモリ
・セルの導体70, 72をビット線に結合する装置1
2及び14を可能化する。
若し、論理“1”をメモリ・セル2に書き込むことが望
ましいならば、低レベル電圧が端子30に印加されてい
る間、高レベル電圧は端子28に印加されよう。
ましいならば、低レベル電圧が端子30に印加されてい
る間、高レベル電圧は端子28に印加されよう。
装置22は、高レベル電圧をビット線導体6に結合し、
装置24は、低レベル電圧をビット線導体8に結合する
。
装置24は、低レベル電圧をビット線導体8に結合する
。
装置12は、高レベル電圧をメモリ・セル2の導体70
に結合し、他方装置14は、低レベル電圧を導体72に
結合するであろう。
に結合し、他方装置14は、低レベル電圧を導体72に
結合するであろう。
第2図に最もよく図示したように、導体70上に存在す
る高レベルは、メモリ・セル2の装置64を導通せしめ
、他方、導体72上の低レベル電圧は、装置62を不導
通にする。
る高レベルは、メモリ・セル2の装置64を導通せしめ
、他方、導体72上の低レベル電圧は、装置62を不導
通にする。
所望の安定状態に設定された時、書き込み線導体26上
の電圧は、装置22及び24を無能化するように再び低
レベルにすることができる。
の電圧は、装置22及び24を無能化するように再び低
レベルにすることができる。
ワード線導体16は、次のメモリ・サイクルを準備する
ように低レベルにされよう。
ように低レベルにされよう。
かくして、本考案は、データを多数のメモリ・セル中に
書き込みを許容し、メモリ・セル中に記憶されたデータ
を速やかに検知される如くなし、メモリ回路の外部回路
に対して出力せしめる改良されたメモリ回路及びセンス
増幅器を提供する。
書き込みを許容し、メモリ・セル中に記憶されたデータ
を速やかに検知される如くなし、メモリ回路の外部回路
に対して出力せしめる改良されたメモリ回路及びセンス
増幅器を提供する。
センス増幅器の高感度性と改良された出力駆動能力とを
共に具え、ビット線に関して負荷容量を減少することは
、広範な周囲温度の極端にわたって所望の速度範囲内で
動作するメモリ回路を提供することに帰着する。
共に具え、ビット線に関して負荷容量を減少することは
、広範な周囲温度の極端にわたって所望の速度範囲内で
動作するメモリ回路を提供することに帰着する。
第1図は、本考案によるメモリ回路の一部分を図式的に
示したものである。 第2図は独自のメモリ・セルの概略図を示す。 第3図は、メモリ回路のビット線に対する負荷プリチャ
ージ回路を示す回路図である。 第4図は、負荷用にデイプレツシヨン・モードIGFE
Tを使用した簡単なインバータの回路図を示す従来例で
ある。 第5図は、第4図に示される装置を具える集積回路の断
面図である。 第6図は、メモリ回路及びセンス増幅器の動作を示すタ
イミング図である。 第1図において、2はメモリ・セル、6,8はビット線
、10はセンス増幅器、12, 14はアドレス装置、
16はワード線、18はワード線テ゛コードブロック、
20はビット線プリチャージ回路、22, 24は書き
込み装置、26は書き込み導体、40は交差結合回路。
示したものである。 第2図は独自のメモリ・セルの概略図を示す。 第3図は、メモリ回路のビット線に対する負荷プリチャ
ージ回路を示す回路図である。 第4図は、負荷用にデイプレツシヨン・モードIGFE
Tを使用した簡単なインバータの回路図を示す従来例で
ある。 第5図は、第4図に示される装置を具える集積回路の断
面図である。 第6図は、メモリ回路及びセンス増幅器の動作を示すタ
イミング図である。 第1図において、2はメモリ・セル、6,8はビット線
、10はセンス増幅器、12, 14はアドレス装置、
16はワード線、18はワード線テ゛コードブロック、
20はビット線プリチャージ回路、22, 24は書き
込み装置、26は書き込み導体、40は交差結合回路。
Claims (1)
- 二値データを記憶する多数のメモリ・セル2、メモリ・
セルに結合され、二値データをメモリ・セルに書き込み
、メモリ・セルに記憶された二値データを検知するビッ
ト線6,8,メモリ・セルに結合され、特定のメモリ・
セルを選択し、それによって特定のメモリ・セルを前記
ビット線に結合させるワード線アドレス指定デコード回
路18、前記ビット線に結合され、ワード線アドレス指
定デコード回路18によって選択された特定のメモリ・
セルに記憶された二値データを検知するセンス増幅回路
10、を具えた集積回路用FETメモリにおいて、前記
センス増幅回路10は、交差結合回路40、該交差結合
回路に接続され、電圧データ信号を前記交差結合回路に
結合せしめ、前記交差結合回路を2個の状態の中の1つ
にラッチするため選択的差動負荷インピーダンスを与え
る1対の第1、第2デイプレツション・モードFET装
置32,34、第1、第2デイプレツション・モードF
ET装置に並列に結合され、交差結合回路を制御可能的
にプリチャージする第1、第2プリチャージFET装置
52, 54、を具え、第1、第2プリチャージEFT
装置は、第1、第2デイプレツション・モードFET装
置32, 34より大きく、従ってそれらを所定のクロ
ツク制御により支配していることを特徴とするFETメ
モリ2から電圧データ信号を差動的に受信する集積回路
用FETメモリのセンス増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18241082U JPS596560Y2 (ja) | 1982-11-30 | 1982-11-30 | 集積回路用fetメモリのセンス増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18241082U JPS596560Y2 (ja) | 1982-11-30 | 1982-11-30 | 集積回路用fetメモリのセンス増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58109897U JPS58109897U (ja) | 1983-07-26 |
JPS596560Y2 true JPS596560Y2 (ja) | 1984-02-29 |
Family
ID=30102505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18241082U Expired JPS596560Y2 (ja) | 1982-11-30 | 1982-11-30 | 集積回路用fetメモリのセンス増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS596560Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
-
1982
- 1982-11-30 JP JP18241082U patent/JPS596560Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS58109897U (ja) | 1983-07-26 |
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