JPS596560Y2 - 集積回路用ｆｅｔメモリのセンス増幅回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、一般的に半導体メモリ回路、特に絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）ランダム・アク
セスメモリ集積回路内に使用するのに適した絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）のセンス増幅器
の改良に関する。

ラツチング型センス増幅器は、過去においてスタテック
及びダイナミック・ランダム・アクセスＩＧＦＥＴメモ
リ回路の両者に使用されてきた。

例えば、静的ＩＧＦＥＴ ＲＡＭ内のラツチング型セ
ンス増幅器の応用は、１９７６年１０月ＩＥＥＥ Ｊｏ
ｕｒｎｉｏｆ Ｓｅｌｉｄ Ｓｔａｔｅ Ｃｉｒｅｕｉ
ｔ Ｖｏｌ．ＳＣ−１１ Ａ ５第６０２頁ニオイて
Ｓｃｈｌａｇｅｔｅｒ等の“゜２個の４Ｋスタテツク５
−Ｖ ＲＡＭ”に示されている。

ダイナミックＩＧＦＥＴ内のラツチング型センス増幅器
は、１９７６年ｌＯ月ＩＥＥＥ Ｊｏｕｒｎｅｌ ｏ
ｆ Ｓｏｌｉｄ ＳｔａｔｅＣｉｒｃｕｉｔ Ｖｏｌ
．ＳＣ−１１ Ａ ５、第５７０頁においてＡｈｌｑｕ
ｉｓｔ等の“１６， ３８４ビットダイナミックＲＡＭ
”に示されている。

メモリセルからセンス増幅器に導き出し、センス増幅器
を適当な状態にラッチするためセンス増幅器内の交差結
合回路の切換ノード（ｎｏｄｅ）にビット線を接続する
ことは普通のごとであった。

この技術の欠点の１つは、交差結合回路の切換ノードに
関連したキャパシタンスが、センス増幅器をラツチング
するに先だってメモリ・セルによって切換えられること
ができる速度を遅くする傾向にあるということである。

更に、センス増幅器のラッチ回路は、交差結合回路の切
換ノードにおける電圧が互いに分けあうまで可能とされ
ることができない。

次に、全体の効果は、メモリ・セルの選択以上の比較的
長い時間ラツチング・センス増幅器の可能化を遅らせる
ことである。

従って、本考案の目的は、選択されたメモリ・セルによ
ってビット線上に発生される差電圧に極めて敏感である
ＩＧＦＥＴメモリ回路用の新規でしかも改良されたセン
ス増幅器を提供することである。

メモリ・セルに書き込み、検知するのに使用されるビッ
ト線を容量的に負荷しないＩＧＦＥＴメモリ回路用のセ
ンス増幅器を提供するのもまた本考案の目的である。

更に本考案の目的は、メモリ・セルの選択後極めて短時
間に選択されたメモリの２進状態を増幅し、ラッチする
ことのできるＩＧＦＥＴメモリ回路用のセンス増幅器を
提供することである。

本考案の他の目的は、ビット線及び関連メモリ・セルか
らのラッチの切換えノードを分離するためデイプレツシ
ョン・モードＩＧＦＥＴ装置を使用するＩＧＦＥＴメモ
リ回路用のラツチングセンス増幅器を提供することであ
る。

更に本考案の目的は、広範な周囲温度条件にわたって高
速度で蓄積データを検知し、外界に供給せしめるモノリ
シツク集積回路として製作されるように、ランダム・ア
クセス・メモリ装置の改良を提供することである。

簡単に云えば、本考案は、ラツチング・センス増幅器用
の負荷装置としてまたセンス増幅器とビット線との間の
結合手段として両者に機能するようにラツチング・セン
ス増幅器におけるデイプレツション・モードＩＧＦＥＴ
装置の所用に関する。

第１図を参照するに、一般的には２で示され、更により
詳細に第２図に示される多数のメモリ・セル、導体６及
び８により示されるような１対のビット線及びセンス増
幅回路１０を具えるメモリ回路が示される。

メモリ・セル２の各々は、下方のメモリ・セル２用の１
２及び１４のような１対のＩＧＦＥＴアドレス装置によ
りビット線に結合される。

装置１２及び１４のゲート電極は、ワード線導体１６に
結合され、導体１６の電圧は、ワード線デコード・ブロ
ック１８により制御される。

通常の方法でワード線テ゛コード・ブロック１８は、技
術的に普通であるようなアドレス指定デコーダ回路（図
示せず）に応答して特定のワード線を選択する。

ワード線１６上の点線は、１行（ｏｎｅ ｃｏｌｕｍ
ｎ）以上のメモリ・セルがメモリ回路内に具えられるこ
とを示している。

各行のメモリ・セルは、別個のビット線対を具える。

更に、メモリ回路は、各ビット線対が、別個のセンス増
幅回路と結合されるか或いは数対のビット線が、普通の
センス増幅器を共用するかの何れかであるように配置さ
れる。

後者の場合、デコーダ回路（図示せず）は、数対のビッ
ト線の１つを選択し、当業技術者に周知であるように、
共通のセンス増幅器に結合されるように使用されよう。

ビット線６及び８は、第３図に拡大して詳細に示されて
いるビット線ブリ・チャージ回路ブロック２０に結合さ
れる。

ビット線導体６及び８は、また、夫々書き込み装置２２
及び２４に結合され、可能な場合に、データを選択され
たメモリ・セルに書み込まれるようにする。

装置２２及び２４のゲート電極は、書き込み導体２６に
接続され、高電圧レベルにある場合、書き込み装置２２
及び２４を可能とする。

書き込みサイクル中、書き込まれるべきデ゛一夕及びそ
の補数は、夫々端子２８及び３０に印加される。

ビット線６は、また、デイプレツション・モードＩＧＦ
ＥＴ装置３２のゲート電極に結合され、ビット線８は、
デイプレツション・モードＩＧＦＥＴ装置３４のゲート
電極に接続される。

テ゛イプレツション・モード装置３２及び３４は、ビッ
ト線６及び８を交差結合回路４０の切換ノード３６及び
３Ｂに結合させる。

ノード３６は、装置４２のドレイン、また装置４４のゲ
ートに結合される。

同様に、ノード３８は、装置４４のドレイン及び装置４
２のゲートに結合される。

装置４２の電源は、ノード４６において装置４４の電源
に共通である。

ノード４６と接地との間に接続される装置４８は、交差
結合回路４０を可能とするように使用され、端子５０に
印加されるクロツク電圧φ１により制御される。

また、装置５２．５４及び５６は、交差結合回路４０の
ノード３６及び３８に結合され、センス増幅回路１０用
の等電圧ブリ・チャージ回路を構戒する。

装置５２，５４及び５６のゲート電極は、すべてノード
５８に接続され、その電圧は、クロツク電圧信号φ１に
より制御される。

装置３２， ３４， ５２及び５４のドレイン端子は、
すべて導体６０によって正電圧源Ｖｃｃに接続される。

交差結合回路４０のノード３６及び３８は、センス増幅
器回路１０の真数及び補数出力として作用し、メモリ・
セルから検知されたデータをメモリ回路の外部回路に供
給する。

今第２図を参照するに、メモリ・セル２は、エンハンス
メント・モード装置６２及び６４、デイプレツション・
モード装置６６及び６８を構或するように示される。

装置６６及び６Ｂのドレイン端子は導体６０を経て正の
電圧源Ｖｃｃに結合される。

装置６６のゲート及びソース端子は導体７０に接続され
、装置６Ｂのゲート及びソース端子は、導体７２に接続
される。

導体７０は、装置６２のドレイン及び装置６４のゲート
に結合され、導体７２は、一双女疋記憶素子を形戒する
装置６４のドレイン及び装置６２のゲートに結合される
。

装置６２と６４のソース端子は、接地される。

導体７０及び７２は、第１図に示すように装置１２及び
１４に結合される。

第３図は、第１図において一般的に示されるビット線負
荷及びブリ・チャージ回路を示す。

装置７４及び７６は、夫々ビット線６及び８に対する負
荷装置である。

装置７４のゲート及びドレイン端子は、導体６０を経て
正電源Ｖｃｃに接続される。

同様に、装置７６のゲート及びドレイン端子は、導体６
０を経て正電源Ｖｃｃに接続される。

また、共にビット線ブリ・チャージ等化回路を構或する
装置７８， ８０及び８２は、ビット線６及び８の対に
結合される。

装置７８． ８０及び８２のゲート電極は、すべてノー
ド８４に接続され、その電圧は、クロツク電圧ＰＣによ
り制御される。

ブリ・チャージ装置７８及び８０のドレン端子は、導体
６０を経て正電圧源Ｖｃｃに接続される。

装置７Ｂのソース電極は、ノード８６においてビット線
に接続される。

ブリ・チャージ装置８０の電源は、ノード８８において
ビット線に接続される。

短絡装置８２は、ノード８６と８８との間に接続され、
クロツク電圧ＰＣにより可能化される場合、ビット線６
及び８上の電圧を均等化する。

第１図に示されるような本考案の好ましい実施例の動作
を説明するに先だって、先行技術のエンハンスメント・
モード及びデプレツンヨン・モードＩＧＦＥＴ装置の特
性が、先づ本考案をより良く理解するために討論されよ
う。

第４図は、簡単な先行技術のインバータ回路の回路図を
示し、インバータ回路用負荷として作用するエンハンス
メント・モードＮ−チャンネルスイッチング装置７９０
及びデプレツションモードＮ−チャンネル装置９２を具
える。

第４図において装置９２の次に示される星印及び第１図
、第２図において示される星印は、デプレツションモー
ド装置を表わすのに使用される。

入力電圧は、端子９４に印加され、導通、不導通状態間
にエンハンスメント・モード装置９０を切換える。

端子９４上の電圧が接地電位にある場合、装置９０は不
導通である。

この条件のもとで出力ノード９６における電圧は、デプ
レツションモード装置９２のソース及びドレイン端子間
の普通チャンネルにより端子９８上の正電源電圧に等し
い。

他方、若し、端子９４に印加される入力電圧がエンハン
スメント・モード装置９０の閾値ターン・オン電圧より
大きければ、装置９０は、導通状態になり、出力端子９
６における電圧は、装置９４のドレイン・チャンネルに
対する低インピーダンス源を介して接地に短絡されよう
。

第５図において、先行技術のエンハンスメント・モード
とテ゛プレツションモードＩＧＦＥＴ装置との間の構造
上の差異が図示されている。

領域１００は、Ｐ形半導体基板材料である。

領域１０２， １０４及び１０６は、表面からＰ形基板
に拡散されたＮ形領域である。

領域１０８は、基板表面から負イオンを注入することに
より領域１０２と１０４との間に形或されたＮ形チャン
ネルである。

領域１１０及び同様の斜線領域は、基板領域１００の表
面上の絶縁層を形或する。

入力端子９４は、エンハンスメント・モード装置用のゲ
ート電極として作用する導電領域１１２に接続される。

入力端子９４上に印加されるターン・オン閾値より大き
い正電圧により、Ｎ形イオンの導電チャンネルは、絶縁
層１１０の直下の領域１０６と１０４との間に形戊され
る。

接地電位は、端子１１４に印加され、それは、次々に領
域１０６、エンハンスメント・モード装置のソースに接
触する導電領域１１６に接続される。

同様に、出力端子９６は、導電領域１１Ｂに接続され、
それは、次に領域１０４に接触する。

領域１０４は、エンハンスメント・モード装置のドレイ
ン・デイプレツション・モード装置のソースの両方とし
て作用する。

出力端子９６は、また、導電領域１２０に接触し、それ
は、デイプレツション・モード装置用のゲート電極とし
て作用する。

端子９８上の正電圧は、導電領域１２２に接続され、次
々に、領域１０２、デイプレッション・モード装置のド
レインに接続される。

領域１０２と１０４との間に形或されたテ゛イプレッシ
ョン・モード装置は、注入されたチャンネル領域１０８
により通常は導電性であることは注目すべきである。

また、領域１０４と１０６との間に形或されたエンハン
スメント・モード装置は、通常不導通であることに注目
すべきで゛ある。

エンハンスメント・モード装置が導電されるためには、
ゲート端子９４上の電圧が、ソース領域１０６に関し正
にされなければならない。

他方、デイプレツション・モード装置はゲート電極がソ
ース領域１０４に関し負電圧にある場合のみ不導通とな
されることができる。

この説明で使用されているような用語ソース及びドレイ
ンは、回路図の参照を助けるように使用されているが、
ＩＧＦＥＴ装置は、両方向トランジスタ（ｂｉｌａｔｅ
ｒａｌ ｔｒａｎｓｉｓｔｏｒ）であり、ソース及び
ドレイン端子は、装置の動作に影響することなく交換さ
れることは注目すべきである。

ＩＧＦＥＴのより包括的な説明については、ミルマン及
びハルキアス著１９７２年マグローヒル発行、“Ｉｎｔ
ｅｇｒａｔｅｄ Ｅｌｅｃｔｒｏｎｉｃｓ”を参照さ
れたい。

本考案の好ましい実施例の動作は、第６図に示されるタ
イミング図の助けにより幾分詳細に説明されよう。

センシング（ｓｅｎｓｉｎｇ）用のメモリ・セルの選択
に先だって第３図に示されるプリチャージ回路が付勢さ
れる。

第６図において理解され得るように、第３図のノード８
４に印加される電圧ＰＣは、最初高レベルにあり、かく
して第３図の装置７８及び８４は、導通される。

ビット線６及び８上の電圧は、次に、クロツク電圧信号
ＰＣ以下の１つの閾値電圧即ち第６図に示されるように
約２．５Ｖに充電される。

電圧ＰＣが高レベルにある場合、装置８２は、また導通
され、ビット線６及び８に存在する電圧を等化する。

再び第３図を参照するに、ひとたびビット線が装置７８
及び８０によりプリチャージされ、装置８２により平衡
されると、クロツク電圧ＰＣは低レベルにされる。

次に、メモリ・セルは、第６図の電圧ＷＬの正転移によ
って示されるように選択される。

例えば、若し、第１図のメモリ・セルがアドレスされる
ならば、導体１６上の電圧は、高レベルにされ、装置１
２及び１４が導通される。

若し、メモリ・セル２が第２図に示される回路により表
わされる場合、メモリ・セルの状態は、装置６２が不導
通である間、装置６４が導通するようになると仮定する
。

装置６４が導通するから、ビット線８上のプリチャージ
電圧は、装置１４を介して接地電位に対して放電されよ
う。

他方、第２図のデイプレッション・モード負荷装置６６
は、装置１２を介してビット線６をゆっくりと充電し、
ビット線６上の電圧を僅かに上昇せしめるであろう。

第６図に示されるように、ひとたびメモリ・セルが選択
されると、ビット線ＳＢ（導体６）とビット線ＳＢ（導
体８）間に小さな差電圧が発生される。

ビット線上に存在するデータ信号を検知するためセンス
増幅回路１０を可能化するに先だって、クロツク電圧φ
１は、その補数φ、が低レベルにある間、高レベルにあ
る。

高レベルにおけるクロツク電圧φ１により、センス増幅
器のプリチャージ装置５２及び５４は、交差結合回路４
０の切換ノード３６及び３８を第６図に示されるように
約＋２■の中間電圧に充電する。

クロツク電圧φ１についての高レベルは、また、装置５
６の導通を均等になし、それによってノード３６及び３
８上の電圧を等しくする。

クロツク電圧φ１により端子５０に印加される低レベル
は、装置４Ｂを不導通にする。

従って、交差結合回路４０において装置４２及び４４の
ソース端子に電流は供給されない。

センス増幅回路１０のプリチャージ及び平衡化中に、デ
イプレッション・モード装置３２及び３４は導通する。

然しながら、プリチャージ装置５２及び５４は、負荷装
置３２及び３４より極めて大きい。

かくして、クロツク電圧φ１により可能化されると、装
置５２及び５４は、ノード３６及び３８上の電圧を設定
するに際し装置３２及び３４以上に優位を占めるように
する。

交差結合回路４０を可能化する直前、装置３２及び３４
のソース端子の電圧は等しい。

しかしながら、装置３４のゲート電圧は、メモリ・セル
２がビット線Ｂ上の電圧を放電し始めるために装置３２
のゲート電圧より僅かに低い。

装置３２及び３４は両方とも導通するけれども、装置３
４のドレインーソース・チャンネルは、装置３２のドレ
インーソース・チャンネルより僅かに高インピーダンス
となるであろつ。

第６図に示されるように、ビット線間に小さい差電圧が
発生される場合、交差結合回路４０は、クロツク電圧φ
１を低にすることにより可能化されることができる。

この時に、プリチャージ平衡化装置５２， ５４及び５
６は、すべてターン・オフされ、他方同時に装置４８は
ターン・オンされ、電流が交差結合回路４０の装置４２
及び４４を介して流入することを許容する。

ひとたび可能化されると、装置４２及び４４は、電流を
負荷装置３２及び３４に流し始める。

負荷装置３４は、負荷装置３２より高いインピーダンス
を持っているから、装置３４のドレイン及びソース端子
間に発生する電圧は、装置３２間に発生される電圧より
も大きくなる。

ノード３８における電圧は、ノード３６における電圧よ
りも低くなる。

ノード３８における電圧は、接地電位に移行するから、
交差結合回路４０の再生作用は、全体として不導通とな
された装置４２に帰着し、他方装置４４が導通を継続す
るまで、装置４２は段々少ない電流を誘導するであろう
。

ノード３８上の電圧は、装置４４及び４８を介して低イ
ンピーダンス通路により接地電位に引下げられ、他方、
ノード３６上の電圧は、負荷装置３２により導体６０上
の正電源電圧まで引張られるであろう。

更に、交差結合回路のラツチング作用は、クロツク電圧
φ、の立下り縁部（ｆａｌｌｉｎｇ ｅｄｇｅ）に従
ってノード３８の上昇電圧及びソード３６の降下電圧に
より示される。

メモリ・セルの論理状態は、センス増幅器にラッチされ
るから、メモリ・セルを選択するワード線電圧は、ノー
ド３６及び３８上の電圧に影響を受けることなく除去さ
れることができる。

次のセンス・サイクルを準備するため、第３図に示した
クロツク電圧ＰＣは、ビット線６及び８をプリチャージ
し、平衡化するために再び高レベルにされる。

第１図のクロツク電圧φ１は、装置４８が再び不導通と
なされている間、交差結合回路４０を平衡化し、プリチ
ャージするため、再び高レベルになされる。

ビット線に接続されているデイプレツションモード装置
のゲート電極は、極めて高入力インピーダンス及び極め
て小さなキャパシタンスを有するから、センス増幅器は
、ビット線に関して事実上容量性負荷効果を具えるもの
ではない。

かくして、選択されると、メモリ・セルは、ビット線間
に急速に差電圧が発生されるようにする。

ひとたび差電圧がビット線間に設定されると、センス増
幅器は、テ゛イプレツション・モード負荷装置が既に導
通するようにバイアスされているから急速にラッチされ
ることが可能となり、ビット線についての差電圧は、簡
単に１個の負荷装置が他よりも導通するようにさせる。

かくして、ラッチ回路内の交差結合回路は、たとえ交差
結合回路の切換ノードが最初同一電圧にあったとしても
センス機能を実行する゜ことを可能にする。

また、センス増幅器の出力は、デイプレツション・モー
ド負荷装置が出力高電圧を正電源電圧まで引張られるこ
とを許容し、それによって大きな出力電圧の揺れ（ｓｗ
ｉｎｇ）を発生するから、外部回路の駆動能力の改善を
与える。

先行技術のセンス増幅ラッチ回路ニ使用されるエンハン
スメント・モード負荷装置は、ゲートーソースの閾値タ
ーン・オン電圧量によって出力高電圧を減少する。

最後に、差動動作モードは、温度効果及びセンス増幅器
の機能に関する装置パラメータ変化を除去するのに有益
となる。

データをメモリ・セル２に書き込むために、ワード線導
体１８は、再び高レベルにされ、該高レベルは、メモリ
・セルの導体７０， ７２をビット線に結合する装置１
２及び１４を可能化する。

若し、論理“１”をメモリ・セル２に書き込むことが望
ましいならば、低レベル電圧が端子３０に印加されてい
る間、高レベル電圧は端子２８に印加されよう。

装置２２は、高レベル電圧をビット線導体６に結合し、
装置２４は、低レベル電圧をビット線導体８に結合する
。

装置１２は、高レベル電圧をメモリ・セル２の導体７０
に結合し、他方装置１４は、低レベル電圧を導体７２に
結合するであろう。

第２図に最もよく図示したように、導体７０上に存在す
る高レベルは、メモリ・セル２の装置６４を導通せしめ
、他方、導体７２上の低レベル電圧は、装置６２を不導
通にする。

所望の安定状態に設定された時、書き込み線導体２６上
の電圧は、装置２２及び２４を無能化するように再び低
レベルにすることができる。

ワード線導体１６は、次のメモリ・サイクルを準備する
ように低レベルにされよう。

かくして、本考案は、データを多数のメモリ・セル中に
書き込みを許容し、メモリ・セル中に記憶されたデータ
を速やかに検知される如くなし、メモリ回路の外部回路
に対して出力せしめる改良されたメモリ回路及びセンス
増幅器を提供する。

センス増幅器の高感度性と改良された出力駆動能力とを
共に具え、ビット線に関して負荷容量を減少することは
、広範な周囲温度の極端にわたって所望の速度範囲内で
動作するメモリ回路を提供することに帰着する。

【図面の簡単な説明】

第１図は、本考案によるメモリ回路の一部分を図式的に
示したものである。 第２図は独自のメモリ・セルの概略図を示す。 第３図は、メモリ回路のビット線に対する負荷プリチャ
ージ回路を示す回路図である。 第４図は、負荷用にデイプレツシヨン・モードＩＧＦＥ
Ｔを使用した簡単なインバータの回路図を示す従来例で
ある。 第５図は、第４図に示される装置を具える集積回路の断
面図である。 第６図は、メモリ回路及びセンス増幅器の動作を示すタ
イミング図である。 第１図において、２はメモリ・セル、６，８はビット線
、１０はセンス増幅器、１２， １４はアドレス装置、
１６はワード線、１８はワード線テ゛コードブロック、
２０はビット線プリチャージ回路、２２， ２４は書き
込み装置、２６は書き込み導体、４０は交差結合回路。

Claims (1)

【実用新案登録請求の範囲】
1. 二値データを記憶する多数のメモリ・セル２、メモリ・
   セルに結合され、二値データをメモリ・セルに書き込み
   、メモリ・セルに記憶された二値データを検知するビッ
   ト線６，８，メモリ・セルに結合され、特定のメモリ・
   セルを選択し、それによって特定のメモリ・セルを前記
   ビット線に結合させるワード線アドレス指定デコード回
   路１８、前記ビット線に結合され、ワード線アドレス指
   定デコード回路１８によって選択された特定のメモリ・
   セルに記憶された二値データを検知するセンス増幅回路
   １０、を具えた集積回路用ＦＥＴメモリにおいて、前記
   センス増幅回路１０は、交差結合回路４０、該交差結合
   回路に接続され、電圧データ信号を前記交差結合回路に
   結合せしめ、前記交差結合回路を２個の状態の中の１つ
   にラッチするため選択的差動負荷インピーダンスを与え
   る１対の第１、第２デイプレツション・モードＦＥＴ装
   置３２，３４、第１、第２デイプレツション・モードＦ
   ＥＴ装置に並列に結合され、交差結合回路を制御可能的
   にプリチャージする第１、第２プリチャージＦＥＴ装置
   ５２， ５４、を具え、第１、第２プリチャージＥＦＴ
   装置は、第１、第２デイプレツション・モードＦＥＴ装
   置３２， ３４より大きく、従ってそれらを所定のクロ
   ツク制御により支配していることを特徴とするＦＥＴメ
   モリ２から電圧データ信号を差動的に受信する集積回路
   用ＦＥＴメモリのセンス増幅回路。