JPH06267974A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH06267974A JPH06267974A JP5218093A JP5218093A JPH06267974A JP H06267974 A JPH06267974 A JP H06267974A JP 5218093 A JP5218093 A JP 5218093A JP 5218093 A JP5218093 A JP 5218093A JP H06267974 A JPH06267974 A JP H06267974A
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- semiconductor substrate
- ion implantation
- mask
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- Pending
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Abstract
(57)【要約】
【構成】 シリコン半導体基板1上にＭＯＳトランジス
タ−のゲ−ト電極3をパタ−ニング形成した後に、非晶
質化のためのイオン注入をこのゲ−ト電極3をマスクと
して、シリコン半導体基板1の主表面垂直方向に対して
角度をもたせて行い、ゲ−ト電極3のエッジ部3aの下部
領域にも十分な非晶質領域4が形成された後に不純物を
イオン注入し、ソ−ス・ドレイン拡散層5を形成する。 【効果】 ゲ−ト電極3のエッジ部3aの下部領域にも十
分な非晶質領域4が形成されるので、チャネリングを効
果的に防止しでき、ソ−ス・ドレイン拡散層の浅い接合
形成が可能となるので、高性能な微細トランジスタを形
成することができる。
タ−のゲ−ト電極3をパタ−ニング形成した後に、非晶
質化のためのイオン注入をこのゲ−ト電極3をマスクと
して、シリコン半導体基板1の主表面垂直方向に対して
角度をもたせて行い、ゲ−ト電極3のエッジ部3aの下部
領域にも十分な非晶質領域4が形成された後に不純物を
イオン注入し、ソ−ス・ドレイン拡散層5を形成する。 【効果】 ゲ−ト電極3のエッジ部3aの下部領域にも十
分な非晶質領域4が形成されるので、チャネリングを効
果的に防止しでき、ソ−ス・ドレイン拡散層の浅い接合
形成が可能となるので、高性能な微細トランジスタを形
成することができる。
Description
【０００１】
【産業上の利用分野】この発明は微細構造の半導体素
子、特にＭＩＳ型半導体素子の製造方法に関するもので
ある。
子、特にＭＩＳ型半導体素子の製造方法に関するもので
ある。
【０００２】
【従来技術】半導体集積回路装置の高集積化の進歩には
目ざましいものがあり、近年では最小加工寸法0.5μｍ
以下の１６ＭビットＤＲＡＭが実用化されるに至ってい
る。このような進歩にはもちろん微細加工技術の開発が
大きく寄与しているが、それ以上に、高性能な微細構造
トランジスタが大きく貢献している。
目ざましいものがあり、近年では最小加工寸法0.5μｍ
以下の１６ＭビットＤＲＡＭが実用化されるに至ってい
る。このような進歩にはもちろん微細加工技術の開発が
大きく寄与しているが、それ以上に、高性能な微細構造
トランジスタが大きく貢献している。
【０００３】ＭＯＳトランジスタでは一般に、いわゆる
スケ−リング則が適用され、高性能化が達成されてきて
いる。このスケ−リング則とは、素子の深さ方向をも含
めた寸法と電圧を１／ｋ倍（ｋ＞1）に縮小し不純物濃
度をｋ倍にすることにより、素子中の電界形状を一定に
保ったままでスイッチング速度がｋ倍に、消費電力が１
／ｋになり、高性能化が達成されるというものである。
スケ−リング則が適用され、高性能化が達成されてきて
いる。このスケ−リング則とは、素子の深さ方向をも含
めた寸法と電圧を１／ｋ倍（ｋ＞1）に縮小し不純物濃
度をｋ倍にすることにより、素子中の電界形状を一定に
保ったままでスイッチング速度がｋ倍に、消費電力が１
／ｋになり、高性能化が達成されるというものである。
【０００４】実際には、電源電圧が低減できない場合や
仕事関数差などスケ−リングできない物理量のため理想
的なスケ−リングは実現できないが、状況に応じたスケ
−リングにより高性能化が行われていた。
仕事関数差などスケ−リングできない物理量のため理想
的なスケ−リングは実現できないが、状況に応じたスケ
−リングにより高性能化が行われていた。
【０００５】素子の平面的寸法の縮小は、主にホトリソ
グラフィ−に代表される微細加工技術により実現される
が、深さ方向の縮小は拡散技術によるところが大きい。
ソ−ス・ドレイン拡散層の接合を浅く形成することはス
ケ−リング上重要であり、様々な技術が提案されてい
る。
グラフィ−に代表される微細加工技術により実現される
が、深さ方向の縮小は拡散技術によるところが大きい。
ソ−ス・ドレイン拡散層の接合を浅く形成することはス
ケ−リング上重要であり、様々な技術が提案されてい
る。
【０００６】特にシリコン基板中でのＰ型拡散層は、Ｎ
型に比べて浅い接合を形成することが困難である。これ
は、シリコン基板中でのＰ型不純物としてはボロン以外
の適当な元素がないためである。ボロンは軽元素であ
り、イオン注入における飛程が大きく、さらにシリコン
単結晶の原子の間隙を通り抜けるいわゆるチャネリング
を起こしやすい。またシリコン結晶中での拡散定数が大
きいため、熱処理によって容易に拡散される。
型に比べて浅い接合を形成することが困難である。これ
は、シリコン基板中でのＰ型不純物としてはボロン以外
の適当な元素がないためである。ボロンは軽元素であ
り、イオン注入における飛程が大きく、さらにシリコン
単結晶の原子の間隙を通り抜けるいわゆるチャネリング
を起こしやすい。またシリコン結晶中での拡散定数が大
きいため、熱処理によって容易に拡散される。
【０００７】この様な理由で浅いＰ型接合を形成するの
は困難であるが、いくつかの浅い接合形成に関する技術
が提案されている。その一例である、不純物導入のイオ
ン注入に先だって結晶を非晶質化させるプリアモルファ
ス法について、図２の工程断面図を用いて説明する。ま
ず通常のＭＯＳトランジスタの製造方法に従って、シリ
コン半導体基板1上にゲ−ト酸化膜2及びゲ−ト電極3の
パタ−ニングを行う。 （図示せず）次に図２（Ａ）に示すように、ゲ−ト電極
3をマスクにしてシリコン半導体基板1中にシリコン6を
イオン注入して非結晶質領域4を形成する。
は困難であるが、いくつかの浅い接合形成に関する技術
が提案されている。その一例である、不純物導入のイオ
ン注入に先だって結晶を非晶質化させるプリアモルファ
ス法について、図２の工程断面図を用いて説明する。ま
ず通常のＭＯＳトランジスタの製造方法に従って、シリ
コン半導体基板1上にゲ−ト酸化膜2及びゲ−ト電極3の
パタ−ニングを行う。 （図示せず）次に図２（Ａ）に示すように、ゲ−ト電極
3をマスクにしてシリコン半導体基板1中にシリコン6を
イオン注入して非結晶質領域4を形成する。
【０００８】次に図２（Ｂ）に示すように、ゲ−ト電極
3をマスクにして、Ｐ型不純物としてボロン7を低エネル
ギ−でイオン注入し、浅いＰ+接合のソ−ス・ドレイン
拡散層領域4を形成する。
3をマスクにして、Ｐ型不純物としてボロン7を低エネル
ギ−でイオン注入し、浅いＰ+接合のソ−ス・ドレイン
拡散層領域4を形成する。
【０００９】この後の工程については詳細な説明は省く
が、非晶質領域4をアニ−ルによって再結晶化し、以降
は通常のプロセスによりＭＯＳトランジスタを形成して
いく。
が、非晶質領域4をアニ−ルによって再結晶化し、以降
は通常のプロセスによりＭＯＳトランジスタを形成して
いく。
【００１０】
【発明が解決しようとする課題】しかしながら上記した
プリアモルファス法では、ゲ−ト電極3のマスクの影響
によりゲ−ト電極のエッジ部分3a下部のシリコンが十分
に非晶質化できないため、この部分でボロンのチャネリ
ングを生じ、ソ−ス・ドレイン拡散層領域4の接合が深
くなってしまうという欠点があった。
プリアモルファス法では、ゲ−ト電極3のマスクの影響
によりゲ−ト電極のエッジ部分3a下部のシリコンが十分
に非晶質化できないため、この部分でボロンのチャネリ
ングを生じ、ソ−ス・ドレイン拡散層領域4の接合が深
くなってしまうという欠点があった。
【００１１】この発明は、以上述べたゲ−ト電極のエッ
ジ部分における局所的な接合の深化を防止し、微細構造
トランジスタに適した浅い接合によって形成された半導
体素子を提供することを目的とする。
ジ部分における局所的な接合の深化を防止し、微細構造
トランジスタに適した浅い接合によって形成された半導
体素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明は半導体素子の
浅い接合形成において、半導体結晶基板上にゲ−ト電極
等からなるマスク材料を形成しマスクパタ−ンを形成す
る工程と、前記マスクパタ−ンをマスクとして前記半導
体結晶基板中に前記半導体結晶基板と同一な元素或いは
不活性な元素を、前記半導体基板の主表面側の垂直方向
に対して斜めの方向からイオン注入し、前記半導体結晶
基板の主表面側に非晶質化した領域を形成する工程と、
前記マスクパタ−ンをマスクとして前記半導体結晶基板
の主表面側に形成された非晶質化した領域中に不純物を
前記半導体基板の主表面の垂直方向からイオン注入し、
前記非晶質化した領域中に拡散層を形成する工程と、前
記半導体結晶基板をアニ−ル処理し、前記非晶質化した
領域を再結晶化する工程とを行いうようにしたものであ
る。
浅い接合形成において、半導体結晶基板上にゲ−ト電極
等からなるマスク材料を形成しマスクパタ−ンを形成す
る工程と、前記マスクパタ−ンをマスクとして前記半導
体結晶基板中に前記半導体結晶基板と同一な元素或いは
不活性な元素を、前記半導体基板の主表面側の垂直方向
に対して斜めの方向からイオン注入し、前記半導体結晶
基板の主表面側に非晶質化した領域を形成する工程と、
前記マスクパタ−ンをマスクとして前記半導体結晶基板
の主表面側に形成された非晶質化した領域中に不純物を
前記半導体基板の主表面の垂直方向からイオン注入し、
前記非晶質化した領域中に拡散層を形成する工程と、前
記半導体結晶基板をアニ−ル処理し、前記非晶質化した
領域を再結晶化する工程とを行いうようにしたものであ
る。
【００１３】
【作用】斜め方向から非晶質化のためのイオン注入を行
うので、不純物イオン注入の際マスクとして用いられる
ゲ−ト電極等のエッジ部の下部にあたるシリコン基板中
にも、十分にイオン注入が行われる。そのために、この
領域においても半導体基板は不純物イオン注入の際のチ
ャネリングを効果的に抑制でき得るまで非晶質化する。
うので、不純物イオン注入の際マスクとして用いられる
ゲ−ト電極等のエッジ部の下部にあたるシリコン基板中
にも、十分にイオン注入が行われる。そのために、この
領域においても半導体基板は不純物イオン注入の際のチ
ャネリングを効果的に抑制でき得るまで非晶質化する。
【００１４】
【実施例】図１（Ａ）〜（Ｄ）は、この発明の実施例を
示した工程断面図である。まず図１（Ａ）に示すよう
に、通常のシリコンゲ−トＭＯＳプロセスによりシリコ
ン半導体基板1上にゲ−ト酸化膜2、ゲ−ト電極3を形成
する。この実施例ではＰチャンネルＭＯＳトランジスタ
を形成するので、基板あるいはウェルはＮ型である。
示した工程断面図である。まず図１（Ａ）に示すよう
に、通常のシリコンゲ−トＭＯＳプロセスによりシリコ
ン半導体基板1上にゲ−ト酸化膜2、ゲ−ト電極3を形成
する。この実施例ではＰチャンネルＭＯＳトランジスタ
を形成するので、基板あるいはウェルはＮ型である。
【００１５】次に図１（Ｂ）に示すように、シリコン半
導体基板1を非晶質化するためにシリコン6をイオン注入
する。この注入条件は、シリコン半導体基板1を非晶質
化できる範囲でできるだけド−ズ量を少なくする方が結
晶性回復の点から望ましい。この実施例ではド−ズ量1
×1014cm-2、打ち込みエネルギ−３０ｋｅＶ程度で、半
導体基板1表面に対して垂直方向から30°乃至45°の角
度をもたせてイオン注入を行う。このときゲ−ト電極に
対して、イオン注入されたシリコン6が非対称が生じな
いように、半導体基板1を回転させながらイオン注入を
行う。こうすることにより、ゲ−ト電極エッジ部3a下部
においても十分に非晶質領域4が形成され、後の工程に
おける不純物イオン注入でのチャネリングが効果的に抑
制される。
導体基板1を非晶質化するためにシリコン6をイオン注入
する。この注入条件は、シリコン半導体基板1を非晶質
化できる範囲でできるだけド−ズ量を少なくする方が結
晶性回復の点から望ましい。この実施例ではド−ズ量1
×1014cm-2、打ち込みエネルギ−３０ｋｅＶ程度で、半
導体基板1表面に対して垂直方向から30°乃至45°の角
度をもたせてイオン注入を行う。このときゲ−ト電極に
対して、イオン注入されたシリコン6が非対称が生じな
いように、半導体基板1を回転させながらイオン注入を
行う。こうすることにより、ゲ−ト電極エッジ部3a下部
においても十分に非晶質領域4が形成され、後の工程に
おける不純物イオン注入でのチャネリングが効果的に抑
制される。
【００１６】次に図１（C）に示すように、Ｐ型不純物
としてボロン7を半導体基板主表面に対して垂直あるい
は垂直に近い角度でイオン注入してＰ型拡散層5を形成
する。この実施例では、イオン注入条件はド−ズ量１〜
５×1015cm-2，エネルギ−１０keV程度とした。
としてボロン7を半導体基板主表面に対して垂直あるい
は垂直に近い角度でイオン注入してＰ型拡散層5を形成
する。この実施例では、イオン注入条件はド−ズ量１〜
５×1015cm-2，エネルギ−１０keV程度とした。
【００１７】次に図１（D）に示すように、非晶質を再
結晶化させるため、８００度程度の温度でアニ−ルを行
う。この際、再結晶化できる範囲で低温にすることによ
り高濃度，浅接合を形成することができる。これ以降は
通常のプロセスによりＭＯＳトランジスタを形成してい
く。
結晶化させるため、８００度程度の温度でアニ−ルを行
う。この際、再結晶化できる範囲で低温にすることによ
り高濃度，浅接合を形成することができる。これ以降は
通常のプロセスによりＭＯＳトランジスタを形成してい
く。
【００１８】以上の実施例では、非晶質化のためのイオ
ン注入にシリコンを用いたが不活性な元素、例えばアル
ゴン，クリプトンなどを用いてもよい。また、特に効果
の大きなＰ+拡散層形成について述べたが、リンを用い
たＮ+拡散層形成に適用することもできる。さらにトラ
ンジスタをＬＤＤ構造として、低濃度層の形成にこの発
明を用いることもできる。
ン注入にシリコンを用いたが不活性な元素、例えばアル
ゴン，クリプトンなどを用いてもよい。また、特に効果
の大きなＰ+拡散層形成について述べたが、リンを用い
たＮ+拡散層形成に適用することもできる。さらにトラ
ンジスタをＬＤＤ構造として、低濃度層の形成にこの発
明を用いることもできる。
【００１９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、非晶質化のためのイオン注入を半導体基板主表
面垂直方向に対して角度をもたせて行ったので、ゲ−ト
電極等の不純物注入の際マスクとして用いられるエッジ
下部領域の半導体基板中にも非晶質化のためのイオン注
入が十分に行われる。この後に不純物をイオン注入する
ようにしたので、不純物イオンは十分に非晶質化した基
板領域中に注入されることになり、チャネリングを効果
的に防止しできる。その結果、拡散層の浅い接合形成が
可能となるので、高性能な微細トランジスタを形成する
ことができる。
よれば、非晶質化のためのイオン注入を半導体基板主表
面垂直方向に対して角度をもたせて行ったので、ゲ−ト
電極等の不純物注入の際マスクとして用いられるエッジ
下部領域の半導体基板中にも非晶質化のためのイオン注
入が十分に行われる。この後に不純物をイオン注入する
ようにしたので、不純物イオンは十分に非晶質化した基
板領域中に注入されることになり、チャネリングを効果
的に防止しできる。その結果、拡散層の浅い接合形成が
可能となるので、高性能な微細トランジスタを形成する
ことができる。
【図１】この発明の実施例を示した工程断面図である。
【図２】従来のプリアモルフォス法を説明した工程断面
図である。
図である。
1 シリコン半導体基板 2 ゲ−ト絶縁膜 3 ゲ−ト電極 3a ゲ−ト電極エッジ部 4 非結晶質領域 5 ソ−ス・ドレイン拡散層領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ａ
Claims (1)
- 【請求項１】 ａ）半導体結晶基板上にマスク材料を形
成し、マスクパタ−ンを形成する工程と、 ｂ）前記マスクパタ−ンをマスクとして前記半導体結晶
基板中に前記半導体結晶基板と同一な元素或いは不活性
な元素を、前記半導体基板の主表面側の垂直方向に対し
て斜めの方向からイオン注入し、前記半導体結晶基板の
主表面側に非晶質化した領域を形成する工程と、 ｃ）前記マスクパタ−ンをマスクとして前記半導体結晶
基板の主表面側に形成された非晶質化した領域中に不純
物を、前記半導体基板の主表面の垂直方向からイオン注
入し、前記非晶質化した領域中に拡散層を形成する工程
と、 ｄ）前記半導体結晶基板をアニ−ル処理し、前記非晶質
化した領域を再結晶化する工程とを有することを特徴と
する半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218093A JPH06267974A (ja) | 1993-03-12 | 1993-03-12 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218093A JPH06267974A (ja) | 1993-03-12 | 1993-03-12 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267974A true JPH06267974A (ja) | 1994-09-22 |
Family
ID=12907615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5218093A Pending JPH06267974A (ja) | 1993-03-12 | 1993-03-12 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267974A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970353A (en) * | 1998-03-30 | 1999-10-19 | Advanced Micro Devices, Inc. | Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion |
| US7091093B1 (en) * | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
| US7429771B2 (en) | 2004-05-07 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having halo implanting regions |
-
1993
- 1993-03-12 JP JP5218093A patent/JPH06267974A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970353A (en) * | 1998-03-30 | 1999-10-19 | Advanced Micro Devices, Inc. | Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion |
| JP4708563B2 (ja) * | 1998-03-30 | 2011-06-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 薄くドープされたドレイントランジスタの有効なチャネル長さを減じる方法およびトランジスタを形成する方法 |
| US7091093B1 (en) * | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
| US7429771B2 (en) | 2004-05-07 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having halo implanting regions |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
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