JP2508826B2 - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にドレインとソース
間の破壊耐量を向上するための保護用のダイオードを備
えた電界効果ドランジスタを含む半導体装置に関する。
間の破壊耐量を向上するための保護用のダイオードを備
えた電界効果ドランジスタを含む半導体装置に関する。
従来この種の半導体装置では、保護用ダイオードを備
えた場合の例として、特開昭59−98557号公報に示され
ているように、縦型電界効果トランジスタの構造に対し
て、半導体基板内部にツェナーダイオードを形成してい
るものがあった。第6図は、この従来の半導体装置の断
面図ぜある。この縦型電界効果トランジスタは、N+導電
型の基板21″及びこのN+導電型基板21″の上に形成され
たN導電型のドレイン領域22″からなる半導体基板4″
の下面部にドレイン電極9″が接合され、N型ドレイン
領域22″内には半導体基板4″の上面側、すなわちドレ
イン電極9″が接合されている側とは反対の表面側から
複数のP導電型のベース領域3″が互いに所定間隔をあ
けて拡散形成されている。又、各P型ベース領域3″内
には一対のN+導電型のソース領域10″が互いに所定間隔
をあけて表面側から拡散形成され、この一対のソース領
域10″の間にはP+導電型のベースコンタクト拡散領域1
1″が形成されている。P型ベース領域3″が形成され
ていないN型ドレイン領域22″の表面部分22a″とP型
ベース領域3″の表面及びソース領域10″の表面にゲー
ト酸化膜6″を介してゲートポリシリコン電極5″が形
成されている。又、ソース領域10″及びP+型ベースコン
タクト拡散領域11″にはソース電極8″が形成されソー
ス電極8″とゲート電極5″との間には、層間絶縁膜1
2″が形成されている。このようにして、ソース電極
8″、N+ソース領域10″,P型ベース領域3″,N型トレイ
ン領域22″,N+ドレイン領域21″及びドレイン電極9″
を有する縦型電界効果トランジスタが形成されている。
えた場合の例として、特開昭59−98557号公報に示され
ているように、縦型電界効果トランジスタの構造に対し
て、半導体基板内部にツェナーダイオードを形成してい
るものがあった。第6図は、この従来の半導体装置の断
面図ぜある。この縦型電界効果トランジスタは、N+導電
型の基板21″及びこのN+導電型基板21″の上に形成され
たN導電型のドレイン領域22″からなる半導体基板4″
の下面部にドレイン電極9″が接合され、N型ドレイン
領域22″内には半導体基板4″の上面側、すなわちドレ
イン電極9″が接合されている側とは反対の表面側から
複数のP導電型のベース領域3″が互いに所定間隔をあ
けて拡散形成されている。又、各P型ベース領域3″内
には一対のN+導電型のソース領域10″が互いに所定間隔
をあけて表面側から拡散形成され、この一対のソース領
域10″の間にはP+導電型のベースコンタクト拡散領域1
1″が形成されている。P型ベース領域3″が形成され
ていないN型ドレイン領域22″の表面部分22a″とP型
ベース領域3″の表面及びソース領域10″の表面にゲー
ト酸化膜6″を介してゲートポリシリコン電極5″が形
成されている。又、ソース領域10″及びP+型ベースコン
タクト拡散領域11″にはソース電極8″が形成されソー
ス電極8″とゲート電極5″との間には、層間絶縁膜1
2″が形成されている。このようにして、ソース電極
8″、N+ソース領域10″,P型ベース領域3″,N型トレイ
ン領域22″,N+ドレイン領域21″及びドレイン電極9″
を有する縦型電界効果トランジスタが形成されている。
また、ベース領域3″の底部はN+ドレイン領域21″と
接するように形成されているので、各ベース領域3″の
底部にはツェナーダイオードが形成される。このように
して、ドレイン領域22″とベース領域3″とで決定され
る耐圧より低いソースドレイン間耐圧でブレークダウン
するツェナーダイオードが、ソース,ドレイン間に形成
され、縦型電界効果トランジスタのソース・ドレイン間
の破壊耐量を増加させている。すなわち、この例の半導
体装置の等価回路は、第7図に示すように、FET70のド
レインDとソースSとの間に保護用ツェナーダイオード
DZを接続した構成となっている。なお、14″はフィール
ド熱酸化膜である。
接するように形成されているので、各ベース領域3″の
底部にはツェナーダイオードが形成される。このように
して、ドレイン領域22″とベース領域3″とで決定され
る耐圧より低いソースドレイン間耐圧でブレークダウン
するツェナーダイオードが、ソース,ドレイン間に形成
され、縦型電界効果トランジスタのソース・ドレイン間
の破壊耐量を増加させている。すなわち、この例の半導
体装置の等価回路は、第7図に示すように、FET70のド
レインDとソースSとの間に保護用ツェナーダイオード
DZを接続した構成となっている。なお、14″はフィール
ド熱酸化膜である。
上述した従来技術は、縦型電界効果トランジスタ構造
では比較的容易に実現できるが、一つの半導体基板上に
多数の電界効果トランジスタを構成できる横型電界効果
トランジスタにおいては、実現が困難である。又従来技
術においてツェナーダイオードの電圧を変化させるため
にはP型ベース領域3″の濃度を変化させる必要があ
る。しかし、従来技術の電界効果トランジスタのチャン
ネル領域はP型ベース領域3″の表面に形成されるの
で、このベース領域3″の濃度を変化させるとスレッシ
ュホルド電圧VTも変化してしまう。よって従来技術では
ツェナーダイオードの電圧を変化させるのは困難であっ
た。
では比較的容易に実現できるが、一つの半導体基板上に
多数の電界効果トランジスタを構成できる横型電界効果
トランジスタにおいては、実現が困難である。又従来技
術においてツェナーダイオードの電圧を変化させるため
にはP型ベース領域3″の濃度を変化させる必要があ
る。しかし、従来技術の電界効果トランジスタのチャン
ネル領域はP型ベース領域3″の表面に形成されるの
で、このベース領域3″の濃度を変化させるとスレッシ
ュホルド電圧VTも変化してしまう。よって従来技術では
ツェナーダイオードの電圧を変化させるのは困難であっ
た。
また、横型電界効果トランジスタにおいては、第8図
に示すように、半導体基板に独立に形成した電界効果ト
ランジスタ(以降FETと称す)とツェナーダイオードと
を接続した構造とすることが考えられる。この構造は、
P型の半導体基板81″にN型のウェル82″及び86″を設
け、ウェル82″表面にP型のベース83″,N型高濃度のソ
ース84″及びN型高濃度の不純物領域85″を設け、少く
ともベース83″のチャネル形成領域上にはゲート絶縁膜
を介してゲート88″を設け、ウェル86″表面にはP型高
濃度領域83a″及びN型高濃度の不純物領域85″を設
け、ソース84″,ベース83″,及びウェル86″内のP型
高濃度領域83a″はソース電極89″Sに接続され、ウェ
ル82″内のN型高濃度のドレイン接続領域85″とウェル
86″内のN型高濃度の不純物領域85″には、ドレイン電
極89d″が接続している。ここで、N型のウェル86″と
P型高濃度の不純物領域83a″とはそれぞれをカソード
とアノードとする保護用のツェナーダイオードを構成し
ている。
に示すように、半導体基板に独立に形成した電界効果ト
ランジスタ(以降FETと称す)とツェナーダイオードと
を接続した構造とすることが考えられる。この構造は、
P型の半導体基板81″にN型のウェル82″及び86″を設
け、ウェル82″表面にP型のベース83″,N型高濃度のソ
ース84″及びN型高濃度の不純物領域85″を設け、少く
ともベース83″のチャネル形成領域上にはゲート絶縁膜
を介してゲート88″を設け、ウェル86″表面にはP型高
濃度領域83a″及びN型高濃度の不純物領域85″を設
け、ソース84″,ベース83″,及びウェル86″内のP型
高濃度領域83a″はソース電極89″Sに接続され、ウェ
ル82″内のN型高濃度のドレイン接続領域85″とウェル
86″内のN型高濃度の不純物領域85″には、ドレイン電
極89d″が接続している。ここで、N型のウェル86″と
P型高濃度の不純物領域83a″とはそれぞれをカソード
とアノードとする保護用のツェナーダイオードを構成し
ている。
従って、この半導体装置の等価回路も、第7図に示す
ように、FET70のドレインDとソースSとの間に保護用
のツェナーダイオードDZを接続した構成となっている。
ように、FET70のドレインDとソースSとの間に保護用
のツェナーダイオードDZを接続した構成となっている。
上述した半導体装置では、FETとサージに対する保護
用のツェナーダイオードとを半導体基板に独立に形成し
ているので、ツェナーダイオードの破壊耐量を充分に大
きくしようとすると素子面積が大きくなり高密度化を阻
害すると共に構造が複雑になって寄生素子効果によるラ
ッチアップが起こるなど動作が不安定になり易いという
欠点がある。
用のツェナーダイオードとを半導体基板に独立に形成し
ているので、ツェナーダイオードの破壊耐量を充分に大
きくしようとすると素子面積が大きくなり高密度化を阻
害すると共に構造が複雑になって寄生素子効果によるラ
ッチアップが起こるなど動作が不安定になり易いという
欠点がある。
本発明の半導体装置は、第1導電型の半導体層からな
るドレインと、このドレイン表面に設けた第2導電型の
ベースと、このベース表面の所定の位置に設けた第1導
電型のソースと、ベース表面のベースとドレインとに挟
まれた部分からなるチャネル形成領域上にゲート絶縁膜
を介して設けたゲートとを備えた電界効果トランジスタ
を含む半導体装置において、ベース表面のチャネル形成
領域以外の部分にドレインに連なる第1導電型でドレイ
ンより高濃度の不純物領域を形成してベースとこの不純
物領域とからなる保護用のダイオードを設けて成る。
るドレインと、このドレイン表面に設けた第2導電型の
ベースと、このベース表面の所定の位置に設けた第1導
電型のソースと、ベース表面のベースとドレインとに挟
まれた部分からなるチャネル形成領域上にゲート絶縁膜
を介して設けたゲートとを備えた電界効果トランジスタ
を含む半導体装置において、ベース表面のチャネル形成
領域以外の部分にドレインに連なる第1導電型でドレイ
ンより高濃度の不純物領域を形成してベースとこの不純
物領域とからなる保護用のダイオードを設けて成る。
次に本発明の実施例について図面を参照して説明す
る。
る。
第1図は、本発明の第1の実施例の断面図である。こ
の実施例は、P型の半導体基板1にN型のウェル2から
なるドレイン領域を設け、ウェル2の表面にP型のベー
ス3,N型高濃度のソース10,P型高濃度不純物領域11,及び
ゲート絶縁膜を介して形成したゲート電極5を設け、ベ
ース3をアノードとする保護用のツェナーダイオードの
カソードのN型高濃度の不純物領域13を設け、更にベー
ス3とソース10とをソース電極8で接続し、不純物領域
7を介してドレイン電極9にウェル2からなるドレイン
領域とツェナーダイオードのカソードとなる不純物領域
13とを接続している。上記の実施例についてソース,ド
レイン間耐圧25V電流容量1Aの横型電界効果トランジス
タの場合を取り上げ数値を用いて説明する。
の実施例は、P型の半導体基板1にN型のウェル2から
なるドレイン領域を設け、ウェル2の表面にP型のベー
ス3,N型高濃度のソース10,P型高濃度不純物領域11,及び
ゲート絶縁膜を介して形成したゲート電極5を設け、ベ
ース3をアノードとする保護用のツェナーダイオードの
カソードのN型高濃度の不純物領域13を設け、更にベー
ス3とソース10とをソース電極8で接続し、不純物領域
7を介してドレイン電極9にウェル2からなるドレイン
領域とツェナーダイオードのカソードとなる不純物領域
13とを接続している。上記の実施例についてソース,ド
レイン間耐圧25V電流容量1Aの横型電界効果トランジス
タの場合を取り上げ数値を用いて説明する。
P型基板1は比抵抗が11.0〜15.0Ωcm程度のものでそ
の表面から拡散によりN型のウェル領域2が形成されて
いる。ウェル領域2は深さ6μm程度であり表面濃度は
2〜4×1016atm/cm2である。ベース領域3は、深さ2,5
μm程度で表面濃度は5〜8×1017atm/cm2である。こ
の表面濃度によりトランジスタのスレッシュホルド電圧
VTがコントロールされる。ソース領域10及びP型高濃度
不純物領域11は両方とも深さ1.0μm程度,表面濃度1
×1020程度である。ドレイン領域のN型高濃度領域7は
ソース10と同時に形成される。ここで重要な点は、ツェ
ナー電圧を決定する領域13の濃度だがこれはイオン注入
法によって正確にコントロールできる。耐圧25Vの場合
は、加速電圧50KeVドーズ量2×1013cm-2で形成され深
さは2μm程度,表面濃度は、1×1017atm/cm2程度に
コントロールされる。横方向の寸法はゲート電極5の幅
は10μm間隔は15μmであり、コンタクト孔の寸法はソ
ース側10μmドレイン側6μmアルミニウム電極の幅は
ドレイン側10μmソース側15μmである。第2図は本実
施例の平面図である。各領域はそれぞれ第1図に対応し
ている。ツェナー形成用の高濃度不純物領域13はゲート
電極5をとり囲む様に形成してある。この領域は巾5〜
10μm程度で十分でありこの領域を形成する為に新たに
素子面積が増加する事はない。それはドレインとソース
間の耐圧を十分確保するためには、高濃度領域7とベー
ス領域3の間は10μm以上離す必要がある為、その領域
を使用して、ツェナーダイオードを形成できるからであ
る。この図において15はドレインコンタクト領域、16は
ソースコンタクト領域でありその他は第1図の各領域に
対応している。
の表面から拡散によりN型のウェル領域2が形成されて
いる。ウェル領域2は深さ6μm程度であり表面濃度は
2〜4×1016atm/cm2である。ベース領域3は、深さ2,5
μm程度で表面濃度は5〜8×1017atm/cm2である。こ
の表面濃度によりトランジスタのスレッシュホルド電圧
VTがコントロールされる。ソース領域10及びP型高濃度
不純物領域11は両方とも深さ1.0μm程度,表面濃度1
×1020程度である。ドレイン領域のN型高濃度領域7は
ソース10と同時に形成される。ここで重要な点は、ツェ
ナー電圧を決定する領域13の濃度だがこれはイオン注入
法によって正確にコントロールできる。耐圧25Vの場合
は、加速電圧50KeVドーズ量2×1013cm-2で形成され深
さは2μm程度,表面濃度は、1×1017atm/cm2程度に
コントロールされる。横方向の寸法はゲート電極5の幅
は10μm間隔は15μmであり、コンタクト孔の寸法はソ
ース側10μmドレイン側6μmアルミニウム電極の幅は
ドレイン側10μmソース側15μmである。第2図は本実
施例の平面図である。各領域はそれぞれ第1図に対応し
ている。ツェナー形成用の高濃度不純物領域13はゲート
電極5をとり囲む様に形成してある。この領域は巾5〜
10μm程度で十分でありこの領域を形成する為に新たに
素子面積が増加する事はない。それはドレインとソース
間の耐圧を十分確保するためには、高濃度領域7とベー
ス領域3の間は10μm以上離す必要がある為、その領域
を使用して、ツェナーダイオードを形成できるからであ
る。この図において15はドレインコンタクト領域、16は
ソースコンタクト領域でありその他は第1図の各領域に
対応している。
第3図は本発明の第2の実施例の断面図である。
この実施例では、P型の半導体基板31′表面のN型高
濃度の埋込層32a′上のP型の不純物領域31a′からなる
素子分離領域によって仕切られたN型のエピタキシャル
層32′からなるドレイン領域を設け、埋込層32a′から
エピタキシャル層32′表面に至るN型高濃度の不純物領
域35′からなるドレイン引出し領域を設け、エピタキシ
ャル層32′表面にP型のベース38′,N型高濃度のソース
34′及びゲート絶縁膜を介して形成したゲート38′並び
にN型高濃度の不純物領域36′からなるツェナーダイオ
ードのカソードを設け、更にソース34′及びベース33′
を接続したソース電極39s′と不純物領域35′に接続し
たドレイン電極39d′とを設けている。
濃度の埋込層32a′上のP型の不純物領域31a′からなる
素子分離領域によって仕切られたN型のエピタキシャル
層32′からなるドレイン領域を設け、埋込層32a′から
エピタキシャル層32′表面に至るN型高濃度の不純物領
域35′からなるドレイン引出し領域を設け、エピタキシ
ャル層32′表面にP型のベース38′,N型高濃度のソース
34′及びゲート絶縁膜を介して形成したゲート38′並び
にN型高濃度の不純物領域36′からなるツェナーダイオ
ードのカソードを設け、更にソース34′及びベース33′
を接続したソース電極39s′と不純物領域35′に接続し
たドレイン電極39d′とを設けている。
第4図は本発明の第3の実施例の断面図である。これ
は、本発明を縦型電界効果トランジスタに適用した場合
である。この第4図は、N+導電型の基板21′及びこのN+
導電型基板21′の上に形成されたN導電型のドレイン領
域22′からなる半導体基板4′からなりこの基板の下面
部にドレイン電極9′が接合され、上部には、ベース領
域3′ソース領域10′及びゲートポリシリコン電極
5′,ソースアルミニウム電極8′がある。12′は層間
絶縁膜,11′は高濃度ベース領域である。本実施例の特
徴は、不純物領域13′を有していることであり、ベース
領域3′と不純物領域13′接触させてソースとドレイン
間にツェナーダイオードを形成している。この実施例に
おいても、ツェナーダイオードの電圧をN型不純物領域
13′の濃度を変化させることによって、縦型電界効果ト
ランジスタの閾価電圧VTと独立に制御できる。
は、本発明を縦型電界効果トランジスタに適用した場合
である。この第4図は、N+導電型の基板21′及びこのN+
導電型基板21′の上に形成されたN導電型のドレイン領
域22′からなる半導体基板4′からなりこの基板の下面
部にドレイン電極9′が接合され、上部には、ベース領
域3′ソース領域10′及びゲートポリシリコン電極
5′,ソースアルミニウム電極8′がある。12′は層間
絶縁膜,11′は高濃度ベース領域である。本実施例の特
徴は、不純物領域13′を有していることであり、ベース
領域3′と不純物領域13′接触させてソースとドレイン
間にツェナーダイオードを形成している。この実施例に
おいても、ツェナーダイオードの電圧をN型不純物領域
13′の濃度を変化させることによって、縦型電界効果ト
ランジスタの閾価電圧VTと独立に制御できる。
なお、第1〜第3の実施例の半導体装置の等価回路
も、第7図に示すように、FET70のドレインDとソース
4との間に保護用のツェナーダイオードDZを接続した構
成となっている。
も、第7図に示すように、FET70のドレインDとソース
4との間に保護用のツェナーダイオードDZを接続した構
成となっている。
第5図は、イオンの加速エネルギーが100KeVのとき
の、イオン注入のドーズ量−ツェナー電圧特性図であ
る。
の、イオン注入のドーズ量−ツェナー電圧特性図であ
る。
従って、第1〜第3図の実施例の不純物領域13,6′及
び13′を、イオン注入法によって形成する場合には、第
5図に示すような関係によりツェナー電圧を所望の値に
設定することが出来る。
び13′を、イオン注入法によって形成する場合には、第
5図に示すような関係によりツェナー電圧を所望の値に
設定することが出来る。
以上説明した様に本発明の半導体装置では、ソース及
びドレイン間に接続するサージに対する保護用のツェナ
ーダイオードをベースとベースに接する反対導電型の不
純物領域とで構成することによって、破壊耐量の十分に
ある保護用のツェナーダイオードを占有面積をほとんど
とらずに素子内に面積効率良く形成出来て素子の高濃度
化をより一層進めることができる。また、ベースと反対
導電型の不純物領域を付加することによりツェナーダイ
オードを形成しているので構造がより単純になり、寄生
素子によるラッチアップ等の誤動作が起きにくい安定動
作が可能になるという効果がある。さらに、従来の様
に、半導体基板内部に形成するのに対して、本発明にお
いては、不純物領域を表面に設けているので、イオン注
入等により耐圧コントロールが容易にでき、又内部に高
濃度領域がいらない為その分低価格にする事ができる。
びドレイン間に接続するサージに対する保護用のツェナ
ーダイオードをベースとベースに接する反対導電型の不
純物領域とで構成することによって、破壊耐量の十分に
ある保護用のツェナーダイオードを占有面積をほとんど
とらずに素子内に面積効率良く形成出来て素子の高濃度
化をより一層進めることができる。また、ベースと反対
導電型の不純物領域を付加することによりツェナーダイ
オードを形成しているので構造がより単純になり、寄生
素子によるラッチアップ等の誤動作が起きにくい安定動
作が可能になるという効果がある。さらに、従来の様
に、半導体基板内部に形成するのに対して、本発明にお
いては、不純物領域を表面に設けているので、イオン注
入等により耐圧コントロールが容易にでき、又内部に高
濃度領域がいらない為その分低価格にする事ができる。
第1図は本発明の第1の実施例を説明するための断面
図、第2図は第1図の平面図であり、第1図は第2図の
AA′線断面図である。第3図は本発明の第2の実施例を
説明するための断面図、第4図は本発明の第3の実施例
を説明するための断面図、第5図は本発明の第1〜第3
の実施例の半導体装置におけるドーズ量とツェナー電圧
との関係を示した図、第6図は従来の半導体装置の断面
図、第7図は本発明の第1〜第3の実施例及び従来の半
導体装置の等価回路図、第8図は本発明と関連する半導
体装置の断面図である。 1……半導体基板、2……ウェル領域、3,3′,3″……
ベース領域、4′,4″……ドレイン基板領域、5,5′,
5″……ゲートポリシリ電極、6,6′,6″……ゲート酸化
膜、7……高濃度ドレイン領域、8,8′,8″……ソース
アルミ電極、9,9′,9″……ドレインアルミ電極、10,1
0′,10″……ソース領域、11,11′,11″……高濃度ベー
ス領域、12,12′,12″……層間絶縁膜、13,13′……ツ
ェナー形成用不純物領域、14,14′,14″……フィールド
酸化膜、15……ドレインコンタクト領域、16……ソース
コンタクト領域、21,21′……N+導電型基板、22′,22″
……N導電型ドレイン領域、31′,81″……半導体基
板、31a′……不純物領域、32′……エピタキシャル
層、32a′……埋込層、82″……ウェル、33′,83″……
ベース、83a″……不純物領域、34′,84″……ソース、
35′,85″,36′……不純物領域、86″……ウェル、3
7′,37″……酸化膜、38′,88″……ゲート、39d′,89
d″……ドレイン電極、39s′,89s″……ソース電極、70
……FET、D……ドレイン、DZツェナーダイオード、G
……ゲート、S……ソース。
図、第2図は第1図の平面図であり、第1図は第2図の
AA′線断面図である。第3図は本発明の第2の実施例を
説明するための断面図、第4図は本発明の第3の実施例
を説明するための断面図、第5図は本発明の第1〜第3
の実施例の半導体装置におけるドーズ量とツェナー電圧
との関係を示した図、第6図は従来の半導体装置の断面
図、第7図は本発明の第1〜第3の実施例及び従来の半
導体装置の等価回路図、第8図は本発明と関連する半導
体装置の断面図である。 1……半導体基板、2……ウェル領域、3,3′,3″……
ベース領域、4′,4″……ドレイン基板領域、5,5′,
5″……ゲートポリシリ電極、6,6′,6″……ゲート酸化
膜、7……高濃度ドレイン領域、8,8′,8″……ソース
アルミ電極、9,9′,9″……ドレインアルミ電極、10,1
0′,10″……ソース領域、11,11′,11″……高濃度ベー
ス領域、12,12′,12″……層間絶縁膜、13,13′……ツ
ェナー形成用不純物領域、14,14′,14″……フィールド
酸化膜、15……ドレインコンタクト領域、16……ソース
コンタクト領域、21,21′……N+導電型基板、22′,22″
……N導電型ドレイン領域、31′,81″……半導体基
板、31a′……不純物領域、32′……エピタキシャル
層、32a′……埋込層、82″……ウェル、33′,83″……
ベース、83a″……不純物領域、34′,84″……ソース、
35′,85″,36′……不純物領域、86″……ウェル、3
7′,37″……酸化膜、38′,88″……ゲート、39d′,89
d″……ドレイン電極、39s′,89s″……ソース電極、70
……FET、D……ドレイン、DZツェナーダイオード、G
……ゲート、S……ソース。
Claims (1)
- 【請求項1】第1導電型の半導体層からなるドレイン
と、該ドレイン表面に設けた第2導電型のベースと、該
ベース表面の所定の位置に設けた前記第1導電型のソー
スと、前記ベース表面の前記ベースと前記ドレインとに
挟まれた部分からなるチャネル形成領域上にゲート絶縁
膜を介して設けたゲートとを備えた電界効果トランジス
タを含む半導体装置において、前記ベース表面のチャネ
ル形成領域以外の部分に前記ドレインに連なる第1導電
型で前記ドレインより高濃度の不純物領域を形成しで前
記ベースと前記不純物領域とからなる保護用のダイオー
ドを設けたことを特徴とする半導体装置
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63295006A JP2508826B2 (ja) | 1987-11-24 | 1988-11-21 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29701187 | 1987-11-24 | ||
JP62-297011 | 1987-11-24 | ||
JP63295006A JP2508826B2 (ja) | 1987-11-24 | 1988-11-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02369A JPH02369A (ja) | 1990-01-05 |
JP2508826B2 true JP2508826B2 (ja) | 1996-06-19 |
Family
ID=26560087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63295006A Expired - Lifetime JP2508826B2 (ja) | 1987-11-24 | 1988-11-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2508826B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
JP4872141B2 (ja) * | 1999-10-28 | 2012-02-08 | 株式会社デンソー | パワーmosトランジスタ |
US7405913B2 (en) * | 2003-04-11 | 2008-07-29 | Fuji Electric Device Technology Co. | Semiconductor device having transistor with high electro-static discharge capability and high noise capability |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
JPS59158546A (ja) * | 1983-02-28 | 1984-09-08 | Mitsubishi Electric Corp | 相補形mos集積回路装置 |
JPS6377155A (ja) * | 1986-09-19 | 1988-04-07 | Fujitsu Ltd | オ−プンドレイン出力回路 |
-
1988
- 1988-11-21 JP JP63295006A patent/JP2508826B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
JPS59158546A (ja) * | 1983-02-28 | 1984-09-08 | Mitsubishi Electric Corp | 相補形mos集積回路装置 |
JPS6377155A (ja) * | 1986-09-19 | 1988-04-07 | Fujitsu Ltd | オ−プンドレイン出力回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH02369A (ja) | 1990-01-05 |
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