JPS59158546A - 相補形mos集積回路装置 - Google Patents
相補形mos集積回路装置Info
- Publication number
- JPS59158546A JPS59158546A JP58034157A JP3415783A JPS59158546A JP S59158546 A JPS59158546 A JP S59158546A JP 58034157 A JP58034157 A JP 58034157A JP 3415783 A JP3415783 A JP 3415783A JP S59158546 A JPS59158546 A JP S59158546A
- Authority
- JP
- Japan
- Prior art keywords
- type
- bulk
- source
- dielectric resistance
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 150000004706 metal oxides Chemical class 0.000 title 1
- 230000015556 catabolic process Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 2
- 101100457032 Homo sapiens MGST1 gene Proteins 0.000 description 3
- 102100026741 Microsomal glutathione S-transferase 1 Human genes 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技魯分野〕
この発明は相補形MO8衆種回路装置(0MO8IC)
に関するものである。
に関するものである。
CMO6ICは′i自費電力か少なく、動作電源電圧範
囲が広いなどの利点をもっているので、近年急速に広く
用いられるようになった。第1図はCM OS回路の最
小単位を示す回路図で、第2図はこの回路構成を実腺に
実現した0MO8ICの従来例を示す断面図である。図
において、AはpチャネルM OSトランジスタ(p−
MO8T)、’BはnチャネルM OS T (n−M
O8T)である。第2図において、(1)はn−形半導
体基板、(21はn −MO8T Bを形成するための
p−形アイランド、1′3)はp−MO8TAのソース
、(4)は同じくドレイン、(5)はn−MOfET
Bのソース、(6)は同じくドレインで、(7)は電源
端子■3sへの接続のための′p+形コンタクト層でガ
ードリング層を兼ねている。(8)は電源端子■DDへ
の接続のためのn形コンタクト層である。通常、第1図
に示すように、p −M OS T Aのソース(3)
は電源端子■DDに、p−MO8TBのソース(6)は
電掠端子vS、に接続され、両biO8T人、Bのゲー
1・は共通Gこ入力端子1Nに接続され、両MO8T
A−、Bのドレイン+4+ 、 +6+苗は共通に出
力端子OUTに接続される。
囲が広いなどの利点をもっているので、近年急速に広く
用いられるようになった。第1図はCM OS回路の最
小単位を示す回路図で、第2図はこの回路構成を実腺に
実現した0MO8ICの従来例を示す断面図である。図
において、AはpチャネルM OSトランジスタ(p−
MO8T)、’BはnチャネルM OS T (n−M
O8T)である。第2図において、(1)はn−形半導
体基板、(21はn −MO8T Bを形成するための
p−形アイランド、1′3)はp−MO8TAのソース
、(4)は同じくドレイン、(5)はn−MOfET
Bのソース、(6)は同じくドレインで、(7)は電源
端子■3sへの接続のための′p+形コンタクト層でガ
ードリング層を兼ねている。(8)は電源端子■DDへ
の接続のためのn形コンタクト層である。通常、第1図
に示すように、p −M OS T Aのソース(3)
は電源端子■DDに、p−MO8TBのソース(6)は
電掠端子vS、に接続され、両biO8T人、Bのゲー
1・は共通Gこ入力端子1Nに接続され、両MO8T
A−、Bのドレイン+4+ 、 +6+苗は共通に出
力端子OUTに接続される。
さて、MGSTの面、圧仁シャンクシEンWdE3−と
ゲート電圧とによって大寸り、ゲーt−it化喚の膜厚
は)h常p−MGSTとn−MGSTとで同一であるの
で、第18図の構成では、ジャンクション配圧の低いn
−1、A OS Tのソース°トレイン間耐圧がCM
OS回路の耐圧となる。
ゲート電圧とによって大寸り、ゲーt−it化喚の膜厚
は)h常p−MGSTとn−MGSTとで同一であるの
で、第18図の構成では、ジャンクション配圧の低いn
−1、A OS Tのソース°トレイン間耐圧がCM
OS回路の耐圧となる。
第3図Qこ、第1図の入力端子工Nの°電位をvssに
したときのvDD端子と■S8端子間の敵圧・電流特性
の一例を示す。この条件ではp −M OS ’i″A
は元金にON 状yにあり、n−MO3TBのソース・
ドレイン間に電、圧かかかっている。第3図の1点がn
−MO8TBのソース・ドレイ7 fMJ iit圧(
BV、5)f4す、この状態で電流を流すと図に示すよ
うにY点に振り込む。
したときのvDD端子と■S8端子間の敵圧・電流特性
の一例を示す。この条件ではp −M OS ’i″A
は元金にON 状yにあり、n−MO3TBのソース・
ドレイン間に電、圧かかかっている。第3図の1点がn
−MO8TBのソース・ドレイ7 fMJ iit圧(
BV、5)f4す、この状態で電流を流すと図に示すよ
うにY点に振り込む。
第2図Cコおいて、n −M OS T Bには、QB
で示す寄生のラテラルnpnj”ランジスタが存在して
おり、そのベース・エミッタ間は抵抗(12)で接続さ
れている。従って、そのコレクタ・エミッタ間の配圧は
BVQER七なり、はぼ、n″′・p−間の耐圧に近い
。
で示す寄生のラテラルnpnj”ランジスタが存在して
おり、そのベース・エミッタ間は抵抗(12)で接続さ
れている。従って、そのコレクタ・エミッタ間の配圧は
BVQER七なり、はぼ、n″′・p−間の耐圧に近い
。
従って、電流値が低い領域では、前に述べたジャンクシ
ョン制圧(こゲート電界が加わる表面部分(M o s
部分)での耐圧”vSDの方が低いので、それによって
ソース・ドレイン間の制圧がき丑る(1点)。しかしな
がら、1点でアバランシェが起こると、寄生nph )
ランジスタ(ujのベース領域にどんどん電子が注入さ
れるので、寄生npn、)ランジスタ(11)の耐圧は
BVCBQに低下する。この点が第3図のY点である。
ョン制圧(こゲート電界が加わる表面部分(M o s
部分)での耐圧”vSDの方が低いので、それによって
ソース・ドレイン間の制圧がき丑る(1点)。しかしな
がら、1点でアバランシェが起こると、寄生nph )
ランジスタ(ujのベース領域にどんどん電子が注入さ
れるので、寄生npn、)ランジスタ(11)の耐圧は
BVCBQに低下する。この点が第3図のY点である。
以上説明し7たように、従来の0M08回路の電源耐圧
は、擾り込み現象があり、定常電源電圧として、第3図
のY点に和尚する電圧以上の電圧を印加していると、サ
ージなどによって、第5図のXA(二相労する定圧を越
えるこ七カ・あると、撮り込み現象によって〜、素子の
電源制圧がY点Gこ相当する′電圧1で下り、素子が破
壊するという問題があつた。また、ソース・ドレイン間
かアバランシェ・ブレークダウンすると、ゲート中に電
子や正孔か注入され光子か劣化するという問題がおった
。
は、擾り込み現象があり、定常電源電圧として、第3図
のY点に和尚する電圧以上の電圧を印加していると、サ
ージなどによって、第5図のXA(二相労する定圧を越
えるこ七カ・あると、撮り込み現象によって〜、素子の
電源制圧がY点Gこ相当する′電圧1で下り、素子が破
壊するという問題があつた。また、ソース・ドレイン間
かアバランシェ・ブレークダウンすると、ゲート中に電
子や正孔か注入され光子か劣化するという問題がおった
。
この発明は以−ヒのよりな点に鑑みてなされたもので、
n−(p−) fil板上に作るp(r)−MoSTの
バルクを高(低)電位に接続するためのn+(p+)形
拡散域とp−(n−)形アイランド上に作るn(p)
−MGSTのバルクを低(高)電位に接続するだめのp
″−(nl)形拡散域とを接触させてツェナーダイオー
ドを形成させ、このツェナー′(社)圧をn(p)−M
GSTのソース・ドレイン耐圧(低電γにを域(こおけ
る)より低くして、振り込与現象をなくして、実菫、的
に↑ゼ源耐jJEの大きいcpAos ICを提供する
ものである。
n−(p−) fil板上に作るp(r)−MoSTの
バルクを高(低)電位に接続するためのn+(p+)形
拡散域とp−(n−)形アイランド上に作るn(p)
−MGSTのバルクを低(高)電位に接続するだめのp
″−(nl)形拡散域とを接触させてツェナーダイオー
ドを形成させ、このツェナー′(社)圧をn(p)−M
GSTのソース・ドレイン耐圧(低電γにを域(こおけ
る)より低くして、振り込与現象をなくして、実菫、的
に↑ゼ源耐jJEの大きいcpAos ICを提供する
ものである。
第4図はこの発明の一実殊、例の構造を示す断面図で、
第2図の従来例と同等一部分は同一符号で示し、その説
明は省略する。
第2図の従来例と同等一部分は同一符号で示し、その説
明は省略する。
第4図において、(8a)はp−MO8TAのベルクを
高電位を源端子■IIDに接続するための、従来例Oこ
おける(8]に対応するn″形コンタクト層であるか、
この実施列では、このn+形コンタクト層(8a)は、
n−MO8TBのバルクを低電位電源端子vssに接続
するためのp+形コンタクト層(7)と接するように形
成されており、岡者間に形成されるツェナーダイオード
θ3)のツェナー電圧を、−n、−MGSTのソース・
ドレイン間のアバランシェ耐圧(第5図の1点)よ′り
低くしておくと、アバランシェ・ブレークダウン力)発
生しないので、従来例で述べた寄生npn )ランジス
タ(11)のBVCIOに電源制圧が振り込pことはな
く、実買上の0M06回路の電源制圧を上げることかで
きる。
高電位を源端子■IIDに接続するための、従来例Oこ
おける(8]に対応するn″形コンタクト層であるか、
この実施列では、このn+形コンタクト層(8a)は、
n−MO8TBのバルクを低電位電源端子vssに接続
するためのp+形コンタクト層(7)と接するように形
成されており、岡者間に形成されるツェナーダイオード
θ3)のツェナー電圧を、−n、−MGSTのソース・
ドレイン間のアバランシェ耐圧(第5図の1点)よ′り
低くしておくと、アバランシェ・ブレークダウン力)発
生しないので、従来例で述べた寄生npn )ランジス
タ(11)のBVCIOに電源制圧が振り込pことはな
く、実買上の0M06回路の電源制圧を上げることかで
きる。
上記実施例ではn形基板にp−形アイランドを形成した
場合を示したか、p形基板にn−形アイランドを形成し
た場合についても、同様にこの発明は適用できる。
場合を示したか、p形基板にn−形アイランドを形成し
た場合についても、同様にこの発明は適用できる。
以上詳述したように、この発明になるCMO8工Cでは
p −M OS T C7)バルクを高几7位点Gこ接
続するためのΩ1形領塚と、n−MGSTのバルクを低
電位点に接続するためのp+形領領域を接触させ、その
ツェナー電圧をM OS Tのソース・ドレイン耐圧よ
り低くなるよう(こしたので、実質上の成諒耐圧を太き
ぐすることかで!X、MO8Tの劣化を防止できる。
p −M OS T C7)バルクを高几7位点Gこ接
続するためのΩ1形領塚と、n−MGSTのバルクを低
電位点に接続するためのp+形領領域を接触させ、その
ツェナー電圧をM OS Tのソース・ドレイン耐圧よ
り低くなるよう(こしたので、実質上の成諒耐圧を太き
ぐすることかで!X、MO8Tの劣化を防止できる。
第1図はCM OS回路の最小単位を示す回路図、第2
図はこの回路構成を実際(こ実現したCMO8工Cの従
来例を示す断面図、第3図はこの従来例におけるvDD
−759間の電圧・電流特性を示す図、第4図4jこ
の発明の一実施例の構造を示す断面図である。 図において、(])はn−形基板、(2)はp−形アイ
ランド、(7)はp4−影領域、(8a)はn+形領領
域(13)はツェナーダイオード、Aはp−MO6TX
Bはn−MO8Tである。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −(外1名) 特許庁長官殿 16事件の表示 1.1脩i昭58−34157号
2 発明の名称 相補形MO8集積回路装置3 補
正をする者 代表者片山仁へ部 4代理人 5、補正の対象 明細書の発明の詳細な説明の欄および図面の第2図。 6、補正の内容 (1) 明細書の第2頁第12行に「nチャネルMO
8TJとあるのを「nチャネルMO8)シンジスタ」と
訂正する。 (2) 図面の渠2図を絵付図の通りに訂正する。 ?、添添付部類目録 訂正後の第2図を示す図面 1通以上
図はこの回路構成を実際(こ実現したCMO8工Cの従
来例を示す断面図、第3図はこの従来例におけるvDD
−759間の電圧・電流特性を示す図、第4図4jこ
の発明の一実施例の構造を示す断面図である。 図において、(])はn−形基板、(2)はp−形アイ
ランド、(7)はp4−影領域、(8a)はn+形領領
域(13)はツェナーダイオード、Aはp−MO6TX
Bはn−MO8Tである。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −(外1名) 特許庁長官殿 16事件の表示 1.1脩i昭58−34157号
2 発明の名称 相補形MO8集積回路装置3 補
正をする者 代表者片山仁へ部 4代理人 5、補正の対象 明細書の発明の詳細な説明の欄および図面の第2図。 6、補正の内容 (1) 明細書の第2頁第12行に「nチャネルMO
8TJとあるのを「nチャネルMO8)シンジスタ」と
訂正する。 (2) 図面の渠2図を絵付図の通りに訂正する。 ?、添添付部類目録 訂正後の第2図を示す図面 1通以上
Claims (1)
- 11)n−(またはp−)形の半導体基板上に形成され
たp(またはn)チャネルMO8)ランジスタと、上記
半導体基板内のp−(またはn−)形アイランドに形成
されたn(捷たはp)チャネルMO8)ランジスタとを
直列に接続されてなるものにおいて、上記p(tたはn
)チャネルMO8)ランジスタのバルクを高(または低
)電位点に接続するためのn+c−)、たはp+)影領
域と、上記n (またはp)チャネルMOSトランジス
タのバルクを低(′1:たは高)電位点に接続するため
のp+(iたはn+)影領域とを互いに接するように形
成してツェナーダイオードを構成せしめ、当該ツェナー
ダイオードのツェナー電圧を上記n(−f7こはp)チ
ャネルMOSトランジスタのソース・ドレイン間耐圧よ
り低くなるようにしたことを特徴とする相補形MO8果
績回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58034157A JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形mos集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58034157A JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形mos集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59158546A true JPS59158546A (ja) | 1984-09-08 |
JPH0532908B2 JPH0532908B2 (ja) | 1993-05-18 |
Family
ID=12406364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58034157A Granted JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形mos集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59158546A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01122153A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Cmos半導体回路装置 |
JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
EP0357410A2 (en) * | 1988-09-01 | 1990-03-07 | Fujitsu Limited | Semiconductor integrated circuit device |
WO2011104773A1 (ja) * | 2010-02-25 | 2011-09-01 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
-
1983
- 1983-02-28 JP JP58034157A patent/JPS59158546A/ja active Granted
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01122153A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Cmos半導体回路装置 |
JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
JP2508826B2 (ja) * | 1987-11-24 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
EP0357410A2 (en) * | 1988-09-01 | 1990-03-07 | Fujitsu Limited | Semiconductor integrated circuit device |
US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
WO2011104773A1 (ja) * | 2010-02-25 | 2011-09-01 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
JP2011176163A (ja) * | 2010-02-25 | 2011-09-08 | Panasonic Corp | 不揮発性半導体記憶装置 |
US8928056B2 (en) | 2010-02-25 | 2015-01-06 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
JPH0532908B2 (ja) | 1993-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2959528B2 (ja) | 保護回路 | |
JPH0837284A (ja) | 半導体集積回路装置 | |
JPH0151070B2 (ja) | ||
JP3320872B2 (ja) | Cmos集積回路装置 | |
JPS59158546A (ja) | 相補形mos集積回路装置 | |
JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
JPS63244874A (ja) | 入力保護回路 | |
JP2786607B2 (ja) | 半導体集積回路用の静電気保護装置 | |
JP2753191B2 (ja) | 半導体装置 | |
JPS6377155A (ja) | オ−プンドレイン出力回路 | |
JPS63228667A (ja) | 半導体装置 | |
JPH03225952A (ja) | 半導体集積回路 | |
JPH05267586A (ja) | 出力保護回路 | |
JPH0669429A (ja) | 半導体回路 | |
JPH07176625A (ja) | 半導体装置 | |
JPS60120569A (ja) | 入力回路 | |
JPH0242759A (ja) | 半導体入力保護回路 | |
JP2979716B2 (ja) | Cmos集積回路 | |
JPH0373567A (ja) | 半導体集積回路の入力保護装置 | |
JP2509485Y2 (ja) | 半導体集積回路 | |
JPS6337646A (ja) | C−mos出力回路 | |
JPH05235344A (ja) | 半導体集積回路装置 | |
JPH01273346A (ja) | 半導体装置 | |
JPH01297855A (ja) | Cmos半導体装置の出力回路 | |
JPH0376153A (ja) | 半導体入出力保護装置 |