JPS59158546A - 相補形ｍｏｓ集積回路装置 - Google Patents
相補形ｍｏｓ集積回路装置Info
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- JPS59158546A JPS59158546A JP58034157A JP3415783A JPS59158546A JP S59158546 A JPS59158546 A JP S59158546A JP 58034157 A JP58034157 A JP 58034157A JP 3415783 A JP3415783 A JP 3415783A JP S59158546 A JPS59158546 A JP S59158546A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技魯分野〕
この発明は相補形ＭＯ８衆種回路装置（０ＭＯ８ＩＣ）
に関するものである。
に関するものである。
ＣＭＯ６ＩＣは′ｉ自費電力か少なく、動作電源電圧範
囲が広いなどの利点をもっているので、近年急速に広く
用いられるようになった。第１図はＣＭ ＯＳ回路の最
小単位を示す回路図で、第２図はこの回路構成を実腺に
実現した０ＭＯ８ＩＣの従来例を示す断面図である。図
において、ＡはｐチャネルＭ ＯＳトランジスタ（ｐ−
ＭＯ８Ｔ）、’ＢはｎチャネルＭ ＯＳ Ｔ （ｎ−Ｍ
Ｏ８Ｔ）である。第２図において、（１）はｎ−形半導
体基板、（２１はｎ −ＭＯ８Ｔ Ｂを形成するための
ｐ−形アイランド、１′３）はｐ−ＭＯ８ＴＡのソース
、（４）は同じくドレイン、（５）はｎ−ＭＯｆＥＴ
Ｂのソース、（６）は同じくドレインで、（７）は電源
端子■３ｓへの接続のための′ｐ＋形コンタクト層でガ
ードリング層を兼ねている。（８）は電源端子■ＤＤへ
の接続のためのｎ形コンタクト層である。通常、第１図
に示すように、ｐ −Ｍ ＯＳ Ｔ Ａのソース（３）
は電源端子■ＤＤに、ｐ−ＭＯ８ＴＢのソース（６）は
電掠端子ｖＳ、に接続され、両ｂｉＯ８Ｔ人、Ｂのゲー
１・は共通Ｇこ入力端子１Ｎに接続され、両ＭＯ８Ｔ
Ａ−、Ｂのドレイン＋４＋ 、 ＋６＋苗は共通に出
力端子ＯＵＴに接続される。
囲が広いなどの利点をもっているので、近年急速に広く
用いられるようになった。第１図はＣＭ ＯＳ回路の最
小単位を示す回路図で、第２図はこの回路構成を実腺に
実現した０ＭＯ８ＩＣの従来例を示す断面図である。図
において、ＡはｐチャネルＭ ＯＳトランジスタ（ｐ−
ＭＯ８Ｔ）、’ＢはｎチャネルＭ ＯＳ Ｔ （ｎ−Ｍ
Ｏ８Ｔ）である。第２図において、（１）はｎ−形半導
体基板、（２１はｎ −ＭＯ８Ｔ Ｂを形成するための
ｐ−形アイランド、１′３）はｐ−ＭＯ８ＴＡのソース
、（４）は同じくドレイン、（５）はｎ−ＭＯｆＥＴ
Ｂのソース、（６）は同じくドレインで、（７）は電源
端子■３ｓへの接続のための′ｐ＋形コンタクト層でガ
ードリング層を兼ねている。（８）は電源端子■ＤＤへ
の接続のためのｎ形コンタクト層である。通常、第１図
に示すように、ｐ −Ｍ ＯＳ Ｔ Ａのソース（３）
は電源端子■ＤＤに、ｐ−ＭＯ８ＴＢのソース（６）は
電掠端子ｖＳ、に接続され、両ｂｉＯ８Ｔ人、Ｂのゲー
１・は共通Ｇこ入力端子１Ｎに接続され、両ＭＯ８Ｔ
Ａ−、Ｂのドレイン＋４＋ 、 ＋６＋苗は共通に出
力端子ＯＵＴに接続される。
さて、ＭＧＳＴの面、圧仁シャンクシＥンＷｄＥ３−と
ゲート電圧とによって大寸り、ゲーｔ−ｉｔ化喚の膜厚
は）ｈ常ｐ−ＭＧＳＴとｎ−ＭＧＳＴとで同一であるの
で、第１８図の構成では、ジャンクション配圧の低いｎ
−１、Ａ ＯＳ Ｔのソース°トレイン間耐圧がＣＭ
ＯＳ回路の耐圧となる。
ゲート電圧とによって大寸り、ゲーｔ−ｉｔ化喚の膜厚
は）ｈ常ｐ−ＭＧＳＴとｎ−ＭＧＳＴとで同一であるの
で、第１８図の構成では、ジャンクション配圧の低いｎ
−１、Ａ ＯＳ Ｔのソース°トレイン間耐圧がＣＭ
ＯＳ回路の耐圧となる。
第３図Ｑこ、第１図の入力端子工Ｎの°電位をｖｓｓに
したときのｖＤＤ端子と■Ｓ８端子間の敵圧・電流特性
の一例を示す。この条件ではｐ −Ｍ ＯＳ ’ｉ″Ａ
は元金にＯＮ 状ｙにあり、ｎ−ＭＯ３ＴＢのソース・
ドレイン間に電、圧かかかっている。第３図の１点がｎ
−ＭＯ８ＴＢのソース・ドレイ７ ｆＭＪ ｉｉｔ圧（
ＢＶ、５）ｆ４す、この状態で電流を流すと図に示すよ
うにＹ点に振り込む。
したときのｖＤＤ端子と■Ｓ８端子間の敵圧・電流特性
の一例を示す。この条件ではｐ −Ｍ ＯＳ ’ｉ″Ａ
は元金にＯＮ 状ｙにあり、ｎ−ＭＯ３ＴＢのソース・
ドレイン間に電、圧かかかっている。第３図の１点がｎ
−ＭＯ８ＴＢのソース・ドレイ７ ｆＭＪ ｉｉｔ圧（
ＢＶ、５）ｆ４す、この状態で電流を流すと図に示すよ
うにＹ点に振り込む。
第２図Ｃコおいて、ｎ −Ｍ ＯＳ Ｔ Ｂには、ＱＢ
で示す寄生のラテラルｎｐｎｊ”ランジスタが存在して
おり、そのベース・エミッタ間は抵抗（１２）で接続さ
れている。従って、そのコレクタ・エミッタ間の配圧は
ＢＶＱＥＲ七なり、はぼ、ｎ″′・ｐ−間の耐圧に近い
。
で示す寄生のラテラルｎｐｎｊ”ランジスタが存在して
おり、そのベース・エミッタ間は抵抗（１２）で接続さ
れている。従って、そのコレクタ・エミッタ間の配圧は
ＢＶＱＥＲ七なり、はぼ、ｎ″′・ｐ−間の耐圧に近い
。
従って、電流値が低い領域では、前に述べたジャンクシ
ョン制圧（こゲート電界が加わる表面部分（Ｍ ｏ ｓ
部分）での耐圧”ｖＳＤの方が低いので、それによって
ソース・ドレイン間の制圧がき丑る（１点）。しかしな
がら、１点でアバランシェが起こると、寄生ｎｐｈ ）
ランジスタ（ｕｊのベース領域にどんどん電子が注入さ
れるので、寄生ｎｐｎ、）ランジスタ（１１）の耐圧は
ＢＶＣＢＱに低下する。この点が第３図のＹ点である。
ョン制圧（こゲート電界が加わる表面部分（Ｍ ｏ ｓ
部分）での耐圧”ｖＳＤの方が低いので、それによって
ソース・ドレイン間の制圧がき丑る（１点）。しかしな
がら、１点でアバランシェが起こると、寄生ｎｐｈ ）
ランジスタ（ｕｊのベース領域にどんどん電子が注入さ
れるので、寄生ｎｐｎ、）ランジスタ（１１）の耐圧は
ＢＶＣＢＱに低下する。この点が第３図のＹ点である。
以上説明し７たように、従来の０Ｍ０８回路の電源耐圧
は、擾り込み現象があり、定常電源電圧として、第３図
のＹ点に和尚する電圧以上の電圧を印加していると、サ
ージなどによって、第５図のＸＡ（二相労する定圧を越
えるこ七カ・あると、撮り込み現象によって〜、素子の
電源制圧がＹ点Ｇこ相当する′電圧１で下り、素子が破
壊するという問題があつた。また、ソース・ドレイン間
かアバランシェ・ブレークダウンすると、ゲート中に電
子や正孔か注入され光子か劣化するという問題がおった
。
は、擾り込み現象があり、定常電源電圧として、第３図
のＹ点に和尚する電圧以上の電圧を印加していると、サ
ージなどによって、第５図のＸＡ（二相労する定圧を越
えるこ七カ・あると、撮り込み現象によって〜、素子の
電源制圧がＹ点Ｇこ相当する′電圧１で下り、素子が破
壊するという問題があつた。また、ソース・ドレイン間
かアバランシェ・ブレークダウンすると、ゲート中に電
子や正孔か注入され光子か劣化するという問題がおった
。
この発明は以−ヒのよりな点に鑑みてなされたもので、
ｎ−（ｐ−） ｆｉｌ板上に作るｐ（ｒ）−ＭｏＳＴの
バルクを高（低）電位に接続するためのｎ＋（ｐ＋）形
拡散域とｐ−（ｎ−）形アイランド上に作るｎ（ｐ）
−ＭＧＳＴのバルクを低（高）電位に接続するだめのｐ
″−（ｎｌ）形拡散域とを接触させてツェナーダイオー
ドを形成させ、このツェナー′（社）圧をｎ（ｐ）−Ｍ
ＧＳＴのソース・ドレイン耐圧（低電γにを域（こおけ
る）より低くして、振り込与現象をなくして、実菫、的
に↑ゼ源耐ｊＪＥの大きいｃｐＡｏｓ ＩＣを提供する
ものである。
ｎ−（ｐ−） ｆｉｌ板上に作るｐ（ｒ）−ＭｏＳＴの
バルクを高（低）電位に接続するためのｎ＋（ｐ＋）形
拡散域とｐ−（ｎ−）形アイランド上に作るｎ（ｐ）
−ＭＧＳＴのバルクを低（高）電位に接続するだめのｐ
″−（ｎｌ）形拡散域とを接触させてツェナーダイオー
ドを形成させ、このツェナー′（社）圧をｎ（ｐ）−Ｍ
ＧＳＴのソース・ドレイン耐圧（低電γにを域（こおけ
る）より低くして、振り込与現象をなくして、実菫、的
に↑ゼ源耐ｊＪＥの大きいｃｐＡｏｓ ＩＣを提供する
ものである。
第４図はこの発明の一実殊、例の構造を示す断面図で、
第２図の従来例と同等一部分は同一符号で示し、その説
明は省略する。
第２図の従来例と同等一部分は同一符号で示し、その説
明は省略する。
第４図において、（８ａ）はｐ−ＭＯ８ＴＡのベルクを
高電位を源端子■ＩＩＤに接続するための、従来例Ｏこ
おける（８］に対応するｎ″形コンタクト層であるか、
この実施列では、このｎ＋形コンタクト層（８ａ）は、
ｎ−ＭＯ８ＴＢのバルクを低電位電源端子ｖｓｓに接続
するためのｐ＋形コンタクト層（７）と接するように形
成されており、岡者間に形成されるツェナーダイオード
θ３）のツェナー電圧を、−ｎ、−ＭＧＳＴのソース・
ドレイン間のアバランシェ耐圧（第５図の１点）よ′り
低くしておくと、アバランシェ・ブレークダウン力）発
生しないので、従来例で述べた寄生ｎｐｎ ）ランジス
タ（１１）のＢＶＣＩＯに電源制圧が振り込ｐことはな
く、実買上の０Ｍ０６回路の電源制圧を上げることかで
きる。
高電位を源端子■ＩＩＤに接続するための、従来例Ｏこ
おける（８］に対応するｎ″形コンタクト層であるか、
この実施列では、このｎ＋形コンタクト層（８ａ）は、
ｎ−ＭＯ８ＴＢのバルクを低電位電源端子ｖｓｓに接続
するためのｐ＋形コンタクト層（７）と接するように形
成されており、岡者間に形成されるツェナーダイオード
θ３）のツェナー電圧を、−ｎ、−ＭＧＳＴのソース・
ドレイン間のアバランシェ耐圧（第５図の１点）よ′り
低くしておくと、アバランシェ・ブレークダウン力）発
生しないので、従来例で述べた寄生ｎｐｎ ）ランジス
タ（１１）のＢＶＣＩＯに電源制圧が振り込ｐことはな
く、実買上の０Ｍ０６回路の電源制圧を上げることかで
きる。
上記実施例ではｎ形基板にｐ−形アイランドを形成した
場合を示したか、ｐ形基板にｎ−形アイランドを形成し
た場合についても、同様にこの発明は適用できる。
場合を示したか、ｐ形基板にｎ−形アイランドを形成し
た場合についても、同様にこの発明は適用できる。
以上詳述したように、この発明になるＣＭＯ８工Ｃでは
ｐ −Ｍ ＯＳ Ｔ Ｃ７）バルクを高几７位点Ｇこ接
続するためのΩ１形領塚と、ｎ−ＭＧＳＴのバルクを低
電位点に接続するためのｐ＋形領領域を接触させ、その
ツェナー電圧をＭ ＯＳ Ｔのソース・ドレイン耐圧よ
り低くなるよう（こしたので、実質上の成諒耐圧を太き
ぐすることかで！Ｘ、ＭＯ８Ｔの劣化を防止できる。
ｐ −Ｍ ＯＳ Ｔ Ｃ７）バルクを高几７位点Ｇこ接
続するためのΩ１形領塚と、ｎ−ＭＧＳＴのバルクを低
電位点に接続するためのｐ＋形領領域を接触させ、その
ツェナー電圧をＭ ＯＳ Ｔのソース・ドレイン耐圧よ
り低くなるよう（こしたので、実質上の成諒耐圧を太き
ぐすることかで！Ｘ、ＭＯ８Ｔの劣化を防止できる。
第１図はＣＭ ＯＳ回路の最小単位を示す回路図、第２
図はこの回路構成を実際（こ実現したＣＭＯ８工Ｃの従
来例を示す断面図、第３図はこの従来例におけるｖＤＤ
−７５９間の電圧・電流特性を示す図、第４図４ｊこ
の発明の一実施例の構造を示す断面図である。 図において、（］）はｎ−形基板、（２）はｐ−形アイ
ランド、（７）はｐ４−影領域、（８ａ）はｎ＋形領領
域（１３）はツェナーダイオード、Ａはｐ−ＭＯ６ＴＸ
Ｂはｎ−ＭＯ８Ｔである。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 特許庁長官殿 １６事件の表示 １．１脩ｉ昭５８−３４１５７号
２ 発明の名称 相補形ＭＯ８集積回路装置３ 補
正をする者 代表者片山仁へ部 ４代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第２図。 ６、補正の内容 （１） 明細書の第２頁第１２行に「ｎチャネルＭＯ
８ＴＪとあるのを「ｎチャネルＭＯ８）シンジスタ」と
訂正する。 （２） 図面の渠２図を絵付図の通りに訂正する。 ？、添添付部類目録 訂正後の第２図を示す図面 １通以上
図はこの回路構成を実際（こ実現したＣＭＯ８工Ｃの従
来例を示す断面図、第３図はこの従来例におけるｖＤＤ
−７５９間の電圧・電流特性を示す図、第４図４ｊこ
の発明の一実施例の構造を示す断面図である。 図において、（］）はｎ−形基板、（２）はｐ−形アイ
ランド、（７）はｐ４−影領域、（８ａ）はｎ＋形領領
域（１３）はツェナーダイオード、Ａはｐ−ＭＯ６ＴＸ
Ｂはｎ−ＭＯ８Ｔである。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 特許庁長官殿 １６事件の表示 １．１脩ｉ昭５８−３４１５７号
２ 発明の名称 相補形ＭＯ８集積回路装置３ 補
正をする者 代表者片山仁へ部 ４代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第２図。 ６、補正の内容 （１） 明細書の第２頁第１２行に「ｎチャネルＭＯ
８ＴＪとあるのを「ｎチャネルＭＯ８）シンジスタ」と
訂正する。 （２） 図面の渠２図を絵付図の通りに訂正する。 ？、添添付部類目録 訂正後の第２図を示す図面 １通以上
Claims (1)
- １１）ｎ−（またはｐ−）形の半導体基板上に形成され
たｐ（またはｎ）チャネルＭＯ８）ランジスタと、上記
半導体基板内のｐ−（またはｎ−）形アイランドに形成
されたｎ（捷たはｐ）チャネルＭＯ８）ランジスタとを
直列に接続されてなるものにおいて、上記ｐ（ｔたはｎ
）チャネルＭＯ８）ランジスタのバルクを高（または低
）電位点に接続するためのｎ＋ｃ−）、たはｐ＋）影領
域と、上記ｎ （またはｐ）チャネルＭＯＳトランジス
タのバルクを低（′１：たは高）電位点に接続するため
のｐ＋（ｉたはｎ＋）影領域とを互いに接するように形
成してツェナーダイオードを構成せしめ、当該ツェナー
ダイオードのツェナー電圧を上記ｎ（−ｆ７こはｐ）チ
ャネルＭＯＳトランジスタのソース・ドレイン間耐圧よ
り低くなるようにしたことを特徴とする相補形ＭＯ８果
績回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034157A JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034157A JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形ｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158546A true JPS59158546A (ja) | 1984-09-08 |
| JPH0532908B2 JPH0532908B2 (ja) | 1993-05-18 |
Family
ID=12406364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034157A Granted JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122153A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Ｃｍｏｓ半導体回路装置 |
| JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
| EP0357410A2 (en) * | 1988-09-01 | 1990-03-07 | Fujitsu Limited | Semiconductor integrated circuit device |
| WO2011104773A1 (ja) * | 2010-02-25 | 2011-09-01 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
-
1983
- 1983-02-28 JP JP58034157A patent/JPS59158546A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122153A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Ｃｍｏｓ半導体回路装置 |
| JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
| JP2508826B2 (ja) * | 1987-11-24 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
| EP0357410A2 (en) * | 1988-09-01 | 1990-03-07 | Fujitsu Limited | Semiconductor integrated circuit device |
| US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
| WO2011104773A1 (ja) * | 2010-02-25 | 2011-09-01 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
| JP2011176163A (ja) * | 2010-02-25 | 2011-09-08 | Panasonic Corp | 不揮発性半導体記憶装置 |
| US8928056B2 (en) | 2010-02-25 | 2015-01-06 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0532908B2 (ja) | 1993-05-18 |
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