JPH0336311B2 - - Google Patents

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JPH0336311B2
JPH0336311B2 JP57116674A JP11667482A JPH0336311B2 JP H0336311 B2 JPH0336311 B2 JP H0336311B2 JP 57116674 A JP57116674 A JP 57116674A JP 11667482 A JP11667482 A JP 11667482A JP H0336311 B2 JPH0336311 B2 JP H0336311B2
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drain
effect transistor
drain region
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Uiremu Rudeikuize Adorianisu
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Koninklijke Philips Electronics NV
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Publication of JPH0336311B2 publication Critical patent/JPH0336311B2/ja
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Description

【発明の詳細な説明】 本発明は絶縁ゲート電界効果トランジスタが設
けられた第１導電型の表面隣接第１領域を具える
半導体本体を有する半導体装置であつて、前記絶
縁ゲート電界効果トランジスタは第２（反対）導
電型の高ドープソースおよびドレイン領域と、ド
レイン領域に隣接すると共にソース領域の方向に
延長し且つドレイン領域より低いドーピング濃度
を有する第２導電型の表面領域と、該表面領域と
ソース領域との間に存在する第１導電型のチヤン
ネル領域と、該チヤンネル領域の上方にこの領域
から電気絶縁層により分離されて存在するゲート
電極を具え、前記ソースおよびドレイン領域間に
は半導体本体から絶縁され且つドレイン領域の方
向に前記表面領域の上方まで延在するがドレイン
領域の上方までは延在しないフイールド板が設け
られ、該フイールド板には接続導体が設けられて
いる半導体装置に関するものである。
この種の半導体装置は既に公開されているオラ
ンダ国特許出願第7713333号により既知である。
絶縁ゲート電界効果トランジスタのドレインブ
レークダウン電圧を高めるために種々の方法が提
案されているが、これら方法の目的は全てアバラ
ンシブレークダウンの発生する惧れがある個所に
おける表面近傍の電界強度を低減することにあ
る。
第１の方法としてはゲート電極と高ドープドレ
イン領域との間に、ドレイン領域より低いドーピ
ング濃度の同一導電型の表面領域をドレイン領域
に隣接して設け、この領域はソースおよびドレイ
ン領域間におけるどの部分もドレイン領域よりも
著しく薄くすることが提案されている。この表面
領域は所定のドレイン電圧（即ちソースおよびド
レイン領域間電圧）からピンチオフされるため、
ドレイン領域側の表面電界強度が減少してドレイ
ンブレークダウン電圧が増大する。
この構造は、前記表面領域の上方を高ドープド
レイン領域から少し離れたところまで延在するフ
イールド板（ソース電極に接続するのが好適）を
設けることにより更に改善され、絶縁層上に形成
される電荷の妨害影響が低減する。しかし、フイ
ールド板と高ドープドレイン領域との間に存在す
る絶縁層の露出部分上の電荷変動の結果として不
所望な不安定動作が起り得る。
上述のオランダ国特許出願には、上記の不安定
を阻止するために、前記表面領域と高濃度ドレイ
ン領域との間に中間領域を設け、そのドーピング
濃度をドレイン領域の濃度と前記表面領域の濃度
の間の濃度にし、フイールド板をこの中間領域の
上方まで延在させることが提案されている。この
中間領域は高ドーピング濃度の結果としてピンチ
オフされず、電界効果トランジスタの直列抵抗値
に何の影響も及ぼさないと共に前記電荷変動にも
不感応である。
このようにして高いドレインブレークダウン電
圧を得ることができるが、斯る余分の中間領域の
追加はいくつかの欠点をもたらす。例えば、追加
のドーピングステツプが必要となり、製造が技術
的に複雑になる。
本発明の目的は、高いドレインブレークダウン
電圧と安定な電気特性を有する新構造の電界効果
トランジスタを有し、且つ集積回路に有利に使用
できると共に、ソースおよびドレイン領域が基板
に対し高電圧になる回路、例えばソースホロワ回
路に使用するのに特に好適な半導体装置を提供す
ることにある。
本発明は、この目的はドレイン電圧が増大する
と前記表面領域が両側から、即ち上側および下側
から順次ピンチオフされるような構造にすること
によつて達成し得るという事実を確かめ、斯る認
識に基づいて為したものである。
本発明は上述した種類の半導体装置において、
前記第１領域は第２導電型の基板と動作中逆バイ
アスされるpn接合を形成するエピタキシヤル層
とし、且つ該エピタキシヤル層より高いドーピン
グ濃度を有する第１導電型の埋込層を前記エピタ
キシヤル層と基板との間であつて少くとも前記チ
ヤンネル領域と前記表面領域の一部の下方の部分
に設け、該埋込層はドレイン領域の下方の部分ま
で延在させないようにし、且つ前記フイールド板
は前記表面領域の上方においてドレイン領域の方
向に増大する厚さを有する絶縁層部分上を延在さ
せ、その結果として前記表面領域の順次の部分が
ドレイン電圧の増大につれてドレイン領域の方向
に順次ピンチオフされるようにしたことを特徴と
する。
この本発明半導体装置によれば、前記表面領域
の段階的に漸次起る両側デプリーシヨンはドレイ
ン電圧が増大するにつれてソース領域からドレイ
ン領域の方向に得られる。この段階的な両側デプ
リーシヨンはエピタキシヤル層とフイールド板と
の間に発生し、１回のドーピング工程で製造でき
るただ一つの表面領域を用いるときでも得ること
ができる。更に、前記埋込層の存在のために電界
分布が好適な影響を受けて表面電界強度が減少す
る。
本発明ではフイールド板は単一の導電層で構成
してもよく、また互に分離した複数個の小フイー
ルド板で構成し、必要に応じ各板を個々に電気的
に接続し得るようにしてもよい。
本発明の重要な好適例においては、前記エピキ
シヤル層のドーピング濃度と厚さを、少くともド
レイン領域の近傍においてこのエピタキシヤル層
がドレインブレークダウン電圧より低いドレイン
電圧でその厚さ全体に亘つてデプリートされるよ
うな小さい値にする。これは「Philips Journal
of Research」Vol.35，1980年，PP.1〜13に記載
されているいわゆる“RESURF”原理に従うも
ので、この構造によれば最高のブレークダウン電
圧が得られる。
フイールド板は高ドープドレイン領域から離間
させてフイールド板とドレイン領域との間が絶縁
層を介してブレークダウンしないようにするのが
好適である。フイールド板はソース電極或はゲー
ト電極に電気的に接続するのが好適である。
上にフイールド板が設けられる絶縁層の厚さは
ドレイン領域の方向に連続的に増大させることが
できる。本発明の第３の例ではこの厚さを階段状
に増大させる。
ドレインブレークダウン電圧を更に増大するた
めには高ドープドレイン領域を低ドープ表面領域
の一部分内に埋設することができる。かくすると
高ドープドレイン領域のエツジ湾曲の影響が減少
する。
前記段階的なデプリーシヨンを一層良好に制御
するためには、技術的に僅かに複雑となるが表面
領域のドーピング濃度をドレイン領域の方向に増
大させることができる。ブレークダウン電圧を更
に増大するにはドレイン電極をソース領域の方向
に前記表面領域の上方まで延長してフイールド電
極として作用させることができる。装置の良好な
動作のためにはソース領域をエピタキシヤル層の
電位にほぼ等しい電位（数ボルトの差は許容でき
る）にする必要がある。しかし、ソース領域はエ
ピタキシヤル層に電気的に接続するのが好適であ
る。
図面につき本発明を詳細に説明する。
各図は線図であつて正しいスケールで示してな
い（特に厚さ方向は著しく拡大してある）。各図
において対応する部分は同一の符号で示してあ
る。また同一導電型の半導体領域（多結晶シリコ
ンから成るゲート電極は除く）は断面図において
同一方向の斜線を付して示す。第７図の平面図に
おいては金属層を斜線を付して示す。
第１図は本発明半導体装置の一部の断面図を示
す。この装置は半導体本体１（本例ではシリコ
ン）を具え、半導体本体１は表面２に隣接する第
１導電型（本例ではｎ導電型）の表面隣接領域３
を有し、この領域内に絶縁ゲート電界効果トラン
ジスタを具える。この電界効果トランジスタは第
２（反対）導電型（従つて本例ではｐ導電型）の
高ドープソースおよびドレイン領域を有する。更
にドレイン領域５に隣接して、この領域より低い
ドーピング濃度を有する第２（ｐ）導電型の表面
領域６が存在する。この表面領域６はソース領域
の方向に延長する。この表面領域６とソース領域
との間には電界効果トランジスタのｎ型チヤンネ
ル領域７が存在し、これは領域３の一部から成
る。チヤンネル領域７の上方には電界効果トラン
ジスタのゲート電極８が存在し、このゲート電極
はチヤンネル領域から電気絶縁層９（本例では酸
化シリコン層）により分離されている。ゲート電
極８は本例では多結晶シリコンとするが、金属と
してもよい。
ソースおよびドレイン電極間には導電フイール
ド板１０（本例では金属層）が設けられ、このフ
イールド板はドレイン領域５の方向に表面領域６
の上方を延在するがドレイン領域５の上方まで延
しない。このフイールド板１０は半導体表面２か
ら絶縁されると共に金属層１８を介して、ドレイ
ン電圧が増大すると表面領域６が上部から空乏化
されるような電位点に接続する。本例ではこの目
的のためにフイールド板１０を金属層部分１８を
経てソース電極１６に接続してある。ソース電極
は高ドープ接点領域１４を介して領域３に接続し
てある。
本発明においては、第１領域３を第２導電型
（本例ではｐ導電型）の基板上に存在しこの基板
とpn接合１７（動作中逆バイアスされる）を形
成するエピタキシヤル層で形成する。更にこのエ
ピタキシヤル層と基板１１との間であつて、ソー
ス領域４、チヤンネル領域７および表面領域６の
一部の下方の部分に、エピタキシヤル層３より高
いドーピング濃度を有する第１導電型（本例では
ｎ導電型）の埋込層１２を設ける。この埋込層１
２はドレイン領域５の下方まで延在させず、本例
ではドレイン領域５から離間させる。更に、本発
明ではフイールド板１０を表面領域６の上方にお
いてドレイン領域５の方向に厚さが増大する絶縁
層部分（１３Ａ，１３Ｂ）上を延在させる。この
結果、ドレイン電圧の増大につれて表面領域６の
順次の部分（第１図のａ，ｂ，ｃ参照）がドレイ
ン領域５の方向に順次ピンチオフされる。この段
階的なデプリーシヨンの結果として電界分布が影
響を受けて表面２における電界強度が最良に減少
する。この結果、前記オランダ国特許出願第
7713333号に記載されている既知の“延長ドレイ
ン”電界効果トランジスタよりも高いドレインブ
レークダウン電圧を実現することができる。他
方、同一のドレインブレークダウン電圧に対して
は既知の構造の場合より高いドーピング濃度の表
面領域６を用いることができる。
本発明による電界効果トランジスタは種々の構
造に構成することができる。例えば、第２図はド
レインブレークダウン電圧を更に増大するために
フイールド板１０を３個の段部１３Ａ，Ｂ，Ｃを
有する酸化層１３上に延在させると共に高不純物
濃度のドレイン領域５を表面領域６内に埋設した
変形例の断面図を示す。この目的のためにはソー
ス領域４の方向に表面領域６の上方まで延在して
フイールド電極として作用する第１および第２図
のドレイン電極１５も併用するのが好適である。
第１および第２図に示すように、フイールド板
１０はドレイン領域５の上方まで延在させないで
ドレイン領域５から離間させる。これは、さもな
いとフイールド板１０とドレイン領域５との間で
絶縁層１３を介してブレークダウンが起つてしま
うためである。
フイールド板１０はソース電極１６に接続する
必要はなく、その代りに例えば第３図に示すよう
にゲート電極８に接続してもよい。重要なこと
は、動作状態において表面領域６の両側（上下）
のフイールド板１０とエピタキシヤル層３の電位
が表面領域６に対し同一極性を有し、ドレイン電
圧が増大したときに表面領域６が両側（上下）か
らデプリートされるようにする必要があることで
ある。これを達成するためには、フイールド板１
０を必要に応じ別の接続導体を経て適当な電位点
に接続してもよい。また、フイールド板１０は複
数個の別個の小フイールド板をもつて構成し、各
小フイールド板を異なる厚さの酸化層上に設ける
と共に個々に所望の電位に接続するようにしても
よい。
第１、第２および第３図においてはフイールド
板１０が載置される絶縁層１３の厚さをドレイン
領域の方向に階段状に増大させているが、必ずこ
のようにする必要があるわけではなく、絶縁層１
３の厚さはドレイン領域の方向に徐々に増大させ
てもよい。ただし、この場合には実現が技術的に
多少困難になる。
上述のドレインブレークダウン電圧の増大は、
エピタキシヤル層３のドーピング濃度および厚さ
を、少くともドレイン領域の近傍においてエピタ
キシヤル層がドレインブレークダウン電圧より低
いドレイン電圧で厚さ全体に亘りデプリートされ
るような小さい値にするときに最適に実現され
る。この目的のためにはエピタキシヤル層３の厚
さ全体に1012原子／cm2程度のドーピングが一般に
必要である。この技術（「Philips Journal of
Reserch」Vol.35，No.１，1980年，PP.1〜13に掲
載されている論文に詳細に記載されており、
「RESURF」（Reduced Surface Field）技術と
して公知である）に従つて高いドレインブレーク
ダウン電圧のために比較的薄いエピタキシヤル層
３を用いることもできる。
表面領域６はソース領域からドレイン領域の方
向にどの部分も同一のドーピング濃度を有するも
の、即ち厚さ方向に同一のドーピングプロフイー
ルを有するものとすることができる。しかし、あ
る場合には、ドーピング濃度をドレイン領域の方
向に増大させ、その結果として前記表面領域６の
段階的デプリーシヨンを制御する追加の可能性が
得られるようにすることもできる。
本発明による電界効果トランジスタの構造はコ
ンプリメンタリ型の電界効果トランジスタも含む
集積回路の製造に適用するのに特に好適である。
これを第４図に示す。第４図は集積回路の一部の
断面図であり、エピタキシヤル層３の第１島状部
分３Ａには本発明構造の（第１）電界効果トラン
ジスタが存在する。この電界効果トランジスタは
ここではドレイン領域５を中心に対称な構造なも
のとして示してあり、第１〜第４図と対応する部
分は同一の符号で示してある。エピタキシヤル層
３の隣りの第２島状部分３ＢにはＰチヤンネル型
の前記電界効果トランジスタと相補型のｎチヤン
ネル電界効果トランジスタが存在し、本例ではこ
の電界効果トランジスタはｎ型ソース領域２０、
ｎ型ドレイン領域２１、ゲート電極２２およびＰ
型チヤンネル領域２３を有するいわゆるラテラル
Ｄ−MOSTの形態に形成されている。エピタキ
シヤル層３が前述のRESURF条件を満足する場
合、このＤ−MOSTも高電圧に適するものとな
る。この電界効果トランジスタはソース電極２６
を中心に対称に構成される。島３Ａおよび３Ｂは
Ｐ型分離拡散領域２４により互に分離され、本例
ではこの分離拡散領域２４に低ドープＰ型延長領
域２５が付加してある。これらの延長領域２５は
拡散領域２４の近くにおいて層３を上下両方から
デプリートして上述の「RESURE」デプリーシ
ヨン効果を迅速に得るためのものである。これら
の領域２５はそれ自身も動作状態において島３
Ａ，Ｂと基板１１との間の比較的低い逆電圧で少
くともその大部分がデプリートされる。従つてこ
れらの領域２５は分離領域２４の近くの酸化層上
の相互接続導体によつて島３Ａ，Ｂと領域２４と
の間のブレークダウン電圧が低下するのを阻止す
るのにも有効である。これらの領域２５は領域６
と同一の製造工程で形成することができる。必要
に応じ、領域１４および２１、並びに領域４，５
および２３もそれぞれ同時に形成することができ
る。エピタキシヤル島３ＢはラテラルDMOSTの
ドレイン領域に属するものとみなせる。
本発明による電界効果トランジスタの構造はバ
イポーラトランジスタとともに集積回路に製造す
るのに極めて好適である。一例として第５図に、
第３図に示すタイプのＰチヤンネル電界効果トラ
ンジスタをエピタキシヤル層３の第１島状部分３
Ａに、バイポーラトランジスタを隣りの第２島状
部分３Ｂに設けた集積回路の一部分の断面図を示
す。この図でも電界効果トランジスタはドレイン
電極５に対し対称な構造のものとして示してあ
り、第１〜４図と対応する部分は同一の符号で示
してある。本例ではバイポーラトランジスタはｎ
型エミツタ領域３０、Ｐ型ベース領域３１および
コレクタ領域３１，３２，３３を有するバーチカ
ルnpn−トランジスタである。このトランジスタ
のコレクタは島３Ｂと、ｎ型拡散接続領域３３を
経て表面の接点に接続されたｎ型埋込層３２から
成る。必要に応じ、エミツタ領域３０は領域１４
と同時に、ベース領域は領域４，５と同時に形成
することができる。
本発明電界効果トランジスタの構造はソースお
よびドレイン電極がともに基板に対し高電圧、例
えば200ボルト以上になるような使い方をされる
場合に特に重要である。これは、例えば電界効果
トランジスタをソースホロワ（第６Ａ図）とし
て、或は電流源（第６Ｂ図）として接続する場合
である。第６Ａおよび第６Ｂ図において符号は第
１〜第５図のものと対応する。これらの場合には
ソース領域４への基板１１のパンチスルーが基板
の比較的高い固有抵抗（好適には30〜50Q・cm）
により避けられる。
他の多くの組合せが可能であり、上述の例はこ
れを明らかにするために例示したにすぎない。本
発明半導体装置の種々の層および領域の導電型、
固有抵抗および厚さ、並びに幾可学形状（レイア
ウト）の選択については、当業者であれば多くの
可能性の中から用途に応じて最良の組合せを選択
することができる。これを説明するために、最后
に本発明の良好に動作する電界効果トランジスタ
構造の詳細な例を第７および第８図につき説明す
る。
第７図はＵ字形幾何学形状を有する本発明によ
る電界効果トランジスタの平面図、第８図は第７
図の−線上の断面図である。本例ではフイー
ルド板１０はゲート電極８に接続してある。この
装置は第３図に示すタイプのものである。基板１
１は30Q・cmの固有抵抗を有するＰ型シリコンで
ある。ｎ型エピタキシヤル層３は約4Q・cmの固
有抵抗を有し、約15μｍの厚さを有する。埋込ｎ
型層１２は表面２まで約10μｍの間隔を有する。
表面領域６は約2μｍの厚さを有し、1.8×1012原
子／cm2のドーピング濃度を有する。この領域はイ
オン注入により形成するのが好適である。第１〜
５，７および８図に示す半導体装置は全て半導体
技術における通常の種々の方法によつて製造する
ことができる。
第７および８図に示す電界効果トランジスタは
エピタキシヤル層３の両側デプリーシヨンを用
い、250ボルト以上のドレイン電圧で動作するこ
とができる。また、基板１１の比較的低いドーピ
ング濃度の結果として、高い基板電圧のとき（ソ
ースホロワ接続）でもパンチスルーが起らない。
これは、pn接合１７のデプリーシヨン層が基板
内へ比較的深く侵入できるためである。尚、フイ
ールド板１０はただ１個の段部を有する酸化層１
３上に設けているが、表面領域６の一層良好な段
階的ピンチオフを得るために段部の数を任意に増
すことができる。
本発明は上述の例にのみ限定されない。例え
ば、上述の各例の導電型は全てを同時に反対の導
電型に変えることができる。導電層および絶縁層
の材料も他のものと取り換えることができ、また
半導体材料もシリコンの代りに他の半導体材料、
例えばガリウム、或はA〓B〓化合物（例えば砒化
ガリウム）を用いることができる。
【図面の簡単な説明】
第１、第２および３図は本発明半導体装置の
種々の例の断面図、第４および第５図は本発明を
適用した集積回路例の断面図、第６Ａおよび６Ｂ
図は本発明半導体装置を適用し得る回路例の回路
図、第７図は本発明半導体装置の好適例の平面
図、第８図は第７図の−線上の断面図であ
る。 １……半導体本体、２……半導体表面、３……
表面隣接第１領域（エピタキシヤル層）、４……
ソース領域、５……ドレイン領域、６……表面領
域、７……チヤンネル領域、８……ゲート電極、
９……ゲート絶縁層、１０……フイールド板、１
１……基板、１２……埋込層、１３（１３Ａ，１
３Ｂ，１３Ｃ）……絶縁層、１４……ソース接点
領域、１５……ドレイン電極、１６……ソース電
極、１７……pn接合、１８……接続導体、３Ａ
……第１島状部分、３Ｂ……第２島状部分、２０
……ソース領域、２１……ドレイン領域、２２…
…ゲート電極、２３……チヤンネル領域、２４…
…拡散分離領域、２５……延長領域、２６……ソ
ース電極、３０……エミツタ領域、３１……ベー
ス領域、３２……埋込層、３３……接続領域。

Claims (1)

  1. 【特許請求の範囲】 １ 絶縁ゲート電界効果トランジスタが設けられ
    た第１導電型の表面隣接第１領域を具える半導体
    本体を有する半導体装置であつて、前記絶縁ゲー
    ト電界効果トランジスタは第２（反対）導電型の
    高ドープソースおよびドレイン領域と、ドレイン
    領域に隣接すると共にソース領域の方向に延長し
    且つドレイン領域より低いドーピング濃度を有す
    る第２導電型の表面領域と、該表面領域とソース
    領域との間に存在する第１導電型のチヤンネル領
    域と、該チヤンネル領域の上方にこの領域から電
    気絶縁層により分離されて存在するゲート電極を
    具え、前記ソースおよびドレイン領域間には半導
    体本体から絶縁され且つドレイン領域の方向に前
    記表面領域の上方まで延在するがドレイン領域の
    上方までは延在しないフイールド板が設けられ、
    該フイールド板には接続導体が設けられている半
    導体装置において、前記第１領域は第２導電型の
    基板と動作中逆バイアスされるpn接合を形成す
    るエピタキシヤル層とし、且つ該エピタキシヤル
    層より高いドーピング濃度を有する第１導電型の
    埋込層を前記エピタキシヤル層と基板との間であ
    つて少くとも前記チヤンネル領域と前記表面領域
    の一部の下方の部分に設け、該埋込層はドレイン
    領域の下方の部分まで延在させないようにし、且
    つ前記フイールド板は前記表面領域の上方におい
    てドレイン領域の方向に増大する厚さを有する絶
    縁層部分上を延在させ、その結果として前記表面
    領域の順次の部分がドレイン電圧の増大につれて
    ドレイン領域の方向に順次ピンチオフされるよう
    にしたことを特徴とする半導体装置。 ２ 特許請求の範囲１記載の半導体装置におい
    て、前記エピタキシヤル層は少くともドレイン領
    域の近傍においてドレインブレークダウン電圧よ
    り低いドレイン電圧でその厚さ全体に亘つてデプ
    リートされるような小さいドーピング濃度および
    厚さにしたことを特徴とする半導体装置。 ３ 特許請求の範囲１又は２記載の半導体装置に
    おいて、前記フイールド板はドレイン領域から横
    方向に離間させたことを特徴とする半導体装置。 ４ 特許請求の範囲１，２又は３記載の半導体装
    置において、前記フイールド板はソース電極に電
    気的に接続したことを特徴とする半導体装置。 ５ 特許請求の範囲１，２又は３記載の半導体装
    置において、前記フイールド板はゲート電極に電
    気的に接続したことを特徴とする半導体装置。 ６ 特許請求の範囲１〜５の何れか一項記載の半
    導体装置において、前記フイールド板が載置され
    る絶縁層の厚さをドレイン領域の方向に階段状に
    増大させたことを特徴とする半導体装置。 ７ 特許請求の範囲１〜６の何れか一項記載の半
    導体装置において高ドープドレイン領域は前記表
    面領域の一部分内に埋設したことを特徴とする半
    導体装置。 ８ 特許請求の範囲１〜７の何れか一項記載の半
    導体装置において、ソース領域は前記エピタキシ
    ヤル層に電気的に接続したことを特徴とする半導
    体装置。 ９ 特許請求の範囲１〜８の何れか一項記載の半
    導体装置において、前記表面領域のドーピング濃
    度をドレイン領域の方向に増大させたことを特徴
    とする半導体装置。 １０ 特許請求の範囲１〜９の何れか一項記載の
    半導体装置において、ドレイン電極はソース領域
    の方向に前記表面領域の上方まで延在させたこと
    を特徴とする半導体装置。 １１ 特許請求の範囲１〜１０の何れか一項記載
    の半導体装置において、前記電界効果トランジス
    タは前記エピタキシヤル層の第１島状部分内に設
    け、前記エピタキシヤル層の隣接する第２島状部
    分内に前記電界効果トランジスタと相補型の第２
    電界効果トランジスタを設け、前記エピタキシヤ
    ル層が前記第２電界効果トランジスタのドレイン
    領域を構成することを特徴とする半導体装置。 １２ 特許請求の範囲１〜１０の何れか一項記載
    の半導体装置において、前記電界効果トランジス
    タは前記エピタキシヤル層の第１島状部分内に設
    け、前記エピタキシヤル層の隣接する他の島状部
    分内にバイボーラトランジスタを設け、前記エピ
    タキシヤル層が前記バイポーラトランジスタの能
    動領域の一つを構成することを特徴とする半導体
    装置。
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