JP2721155B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、高耐圧で大電力用半導体装置として利用す
るＤ−MosFETならびに、これをモノリシツクに集積した
ICの改良に関するものである。 （従来の技術） 高耐圧ならびに大電力用素子として利用するＤ−MosF
ETは個別半導体装置もしくは、単一の半導体ウェーハに
他の素子と共にモノリシツクに形成したICとして利用さ
れているが、このＤ−MosFETの構造を第５図イ〜ハによ
り説明する。このFETには縦型（第５図イ）、横型（第
５図ロ）ならびにオープンドレイン横型（第５図ハ）が
知られているが、何れもＰ型半導体基板50に堆積するN-
エピタキシヤル層52に形成する。縦型及び横型Ｄ−MosF
ETでは、Ｐ型半導体基板50に表面から内部に向けてN+型
拡散領域51を設けてからN-型のエピタキシャル層52を堆
積するので、このN+型拡散領域51は、結果的には、N+型
拡散埋込層として機能することになる。 この縦型及び横型Ｄ−MosFET用のN-型エピタキシャル
層52の厚さは、10μｍ〜20μｍとするのに対して第６図
ハに示すオープンドレイン型でのそれは、５μｍ〜10μ
ｍとしており、この両エピタキシアル層52に形成する素
子構造の概略を以下に述べる。 この各エピタキシヤル層52表面には絶縁物層53を被覆
後、通常の写真食刻法を施して選択的に開口を設けてか
ら、Ｐ導電型不純物を導入して島領域を形成する素子分
離領域54…と、必要に応じて耐圧制御用Ｐ導電型領域56
を設ける。このＰ導電型領域56は、第５図ハに示すよう
に、オープンドレイン型ではエピタキシヤル層52を貫通
して、Ｐ型半導体基板50に到達させ、又、この型の素子
では半導体基板50には拡散埋込層51を形成しない。 ところで、この拡散埋込層51も前述の縦型ならびに横
型Ｄ−MosFETではその形成に相違がある。と言うのは縦
型素子（第５図イ）では、Ｐ型半導体基板50に形成する
N+拡散埋込層51の端部に接触しかつN-エピタキヤル層52
を貫通するドレイン領域55……を設置するのに対して、
横型素子（第５図ロ）は、このN+拡散埋込層51に対応す
るN-エピタキシヤル層52にドレイン領域55等を設ける。
Ｐ導電型領域56…には、これに連続しかつ拡散深さが小
さいVth制御用の他のＰ導電型領域57を設ける場合もあ
り、第５図イ、ロでは、この56ならびに57を兼用するこ
とが多い。 他のＰ導電型領域57には、N+導電型の不純物を導入し
てソース領域58を形成すると共に、Ｄ−MosFETのチャン
ネルを設けるが、この工程時にはドレイン領域55（第５
図ロ、ハ）ならびに第５図イに示すドレイン領域55に施
すスランピング処理に伴う表面濃度減小を補いかつオー
ミック接触形成に必要な不純物濃度を確保するために、
この各ドレイン領域55にもN+導電型の不純物を導入して
領域60を設置する。 更に、このN+導電型領域60、ドレイン領域55、ソース
領域58ならびにＰ導電型領域56、57に隣接する絶縁物層
53を通常の写真食刻法によって開口し、ここに導電性金
属を被着してドレイン電極61及びソース電極62を形成す
る。説明が前後するが、ソース領域58及び他のＰ導電型
領域57の両端に対応する絶縁物層53にはゲート電極を埋
設してＤ−MosFETを完成する。 〔発明が解決しょうとする問題点〕 このようなＤ−MosFETは、単一の半導体ウェーハに、
他の素子と一緒にモノリシツクに設置して集積回路とし
て利用されているが、第５図イに示す素子ではソースか
らドレインまでの電流通路が長いので、オン抵抗が大き
くなる難点があり、第５図ロ、ハの素子は電流通路が、
半導体基板の長手方向に沿う横方向に限られるのでオン
抵抗増になり勝ちである。 このオン抵抗対策としては、チャンネル幅を大きくす
る即ち素子の面積を増さざるを得ず、更に第５図ハに示
す素子では、半導体基板がソース領域と同電位になるの
で、高耐圧特性が良好な反面駆動回路をモノリシツクに
形成するのに障害となる。 本発明は、上記難点を除去する新規な半導体装置を提
供し、特に、素子としての面積を増さずにオン抵抗を下
げることを目的とする。 〔発明の構造〕 （問題点を解決するための手段） 本発明によれば、第１導電型の半導体基板と、この半
導体基板の表面部分に形成された第２導電型の高濃度埋
込層と、この高濃度埋込層を含む前記半導体基板の表面
に形成された、前記高濃度埋込層領域より低濃度の第２
導電型の成長層と、この成長層内にその表面から底部に
延長して形成された高濃度の第１導電型素子分離領域
と、この素子分離領域に囲まれた前記第２導電型の成長
層表面から所定の深さに形成された複数個の第１導電型
ベース領域と、これらのベース領域表面から所定の深さ
に形成された第２導電型のソース領域と、このソース領
域内に形成された高濃度の第１導電型コンタクト領域
と、少なくとも前記ソース領域表面および成長層表面と
の間のチャンネル領域となる前記ベース領域表面を覆う
ように形成された絶縁層と、この絶縁層上に設けられた
多結晶珪素層と、前記成長層内にその表面から底部に延
長され、前記高濃度埋込層に接触し、前記チャンネル領
域の少なくとも１つに対向するように設けられた第２導
電型の高濃度ドレイン領域と、このドレイン領域に接触
するように前記成長層の表面に設けられたドレイン電極
と、前記コンタクト領域およびその周囲の前記ソース領
域に接触するように前記成長層の表面に設けられた電極
とを具備することを特徴とする半導体装置が得られる。 また、本発明によれば、第１導電型の半導体基板と、
この半導体基板の表面部分に形成された第２導電型の高
濃度埋込層と、この高濃度埋込層を含む前記半導体基板
の表面に形成された、前記高濃度埋込層より低濃度の第
２導電型の成長層と、この成長層内にその表面から前記
高濃度埋込層に接するように延長して形成された高濃度
の第２導電型のドレイン領域と、このドレイン領域周囲
の前記成長層内に、その表面から底部に延長されるとと
もに、この成長層の表面に沿う延長部が形成された第１
導電型のベース領域と、このベース領域の前記成長層の
表面に沿う延長部内に形成された高濃度の第２導電型エ
ミッタ領域と、少なくとも前記エミッタ領域表面および
成長層表面との間のチャンネル領域となる前記ベース領
域表面を覆うように形成された絶縁層と、この絶縁層上
に設けられた多結晶珪素層と、前記エミッタ領域および
前記ベース領域に接触するように前記成長層の表面に設
けられたソース電極と、前記ドレイン領域に接触するよ
うに前記成長層の表面に設けられたドレイン電極とを具
備することを特徴とする半導体装置が得られる。 （作用） このような構造の半導体装置において、基板の厚み方
向および主面に沿う方向に流れる電流通路の断面積が増
えるので、Ｄ−MosFET素子としてのオン抵抗の低下をも
たらし、ひいては素子の単位面積当たりの電流駆動能力
が向上する。 （実施例） 第１図乃至第４図により本発明に係る実施例を詳述す
るが、従来の技術欄と重複する記載にも新番号を付して
説明する。 実施例としては、Ｄ−MosFET2個、NPN Tr及び相補型M
osFETを半導体基板に、モノリシツクに集積したIC素子
を採りあげる。 第１図に示すIC素子を製造するプロセスを大別する
と、イ．埋込層、ロ.C/Mos用Well層及びドレイン、ハ．
フィールドならびにゲート酸化、ニ．ゲート用多結晶珪
素、ホ.D−Mosソース、ヘ・ＮならびにＰ−Mos、ト．表
面保護、及び、チ．配線の各工程に分けられる。 このIC素子の機械的強度を維持する機能を果す半導体
基板１を準備するが、ここには不純物としてＢを含有し
て比抵抗５〜30Ωcmを持つＰ−導電型を示す。以下の説
明ではでＰ型を第１の導電型、Ｎ型を第２の導電型と称
するが、逆であっても本発明においては問題はない。第
１図に示すように、このICにはＤ−MosFETの外に、相補
型MosFET（今後Ｃ−MosFETと記載する）をモノリシツク
に形成するが、この素子では、Ｎ導電型の半導体層が存
在するといわゆるラッチアップ現象が発生し易くなる難
点を防ぐ観点からP+層の埋込層を形成し、従って他の素
子にもこの埋込層が形成される。 このためにＰ−半導体基板１の表面には熱酸化膜を被
覆後N+即ち第２の導電型の高濃度埋込層２…の形成予定
位置に対応する位置のこの熱酸化膜を通常の写真食刻法
で開口してからsbをイオン注入法によって導入して表面
濃度1020atoms/cc程度とする。勿論イオン注入法に代え
て通常の拡散法をも適用可能である。このイオン注入後
P+埋込層３に対応する前記熱酸化膜を写真食刻法で開口
後BSG被膜を被着し、この含有ＢをP-半導体基板内に固
相拡散してP+埋込層３を設ける。この拡散の外に、イオ
ン注入法も勿論適用可能であり、その表面濃度は、１×
1019atoms/cc程度であり、このP+の設置は横方向寸法の
縮小にとっても有効である。 この埋込層２、３を設けたP-半導体基板１に含有不純
物としてＰを含み２〜10Ωcmの比抵抗を示すN-半導体層
４を形成する。これは、公知のエピタキシヤル（気相）
法の外に液相ならびに固相成長法が適用可能であるの
で、今後これを成長半導体層４あるいは単に成長層と称
する。 次に、この成長半導体層４の表面には通常の熱酸化法
により熱酸化膜を被覆後、C/Mos用N/Well層５ならびに
Ｐ−Well層６の形成に移行する。即ち、Ｎ−Wellとして
P.P−Well用にＢをこの熱酸化膜に設ける開口に露出す
る成長半導体層４内へドース量1012〜13/cm2で導入して
表面濃度約1016atoms/ccのＮならびにＰ−Well層５、６
を設ける。 このＰ−Well層６の形成に当っては、この熱酸化膜に
施す写真食刻工程によって設ける開口工程では、このＰ
及びＮ−Well層に対応する位置の外に、各素子間を電気
的に分離して島領域を形成する素子分離領域７…用の開
口と、Ｄ−MosFET（１）、（２）のドレイン領域13…な
らびに、小信号NPN Trのコレクタ14用開口を設けてイオ
ン注入ならびにスランピング工程を実施する。 このドレインＤ…及びコレクタ14にはＰを加速電圧50
Kevドーズ量約１×1015/cm2で、又素子分離領域７…に
はＢを加速電圧50Kevドーズ量１×1015cm2位で、イオン
注入して形成し、これはＰ−Well層と兼用することも可
能である。これらのイオン注入工程ではレジストブロッ
ク法を適用する。 次にC/Mos素子のＰ−Well層における寄生容量防止の
ためにチャンネルカット層８としてＢをドーズ量約１×
1014/cm2で注入して設けてから、前記熱酸化膜を溶除し
て露出した成長半導体層４表面に、フィールド層として
の選択酸化層（LOCOS層）９ならびにゲート酸化膜10、1
0′を厚さ約１μｍ及び700Å位設けてから、このゲート
酸化膜10をもつＰチャンネルMosFETにチャンネルインプ
ラを行なう。これは、Vth制御するために、先に被着し
たゲート酸化膜10前面にＢを約1012/cm2のドース量でイ
オン注入して完成する。引続いてＤ−MSoFETとC/MosFET
に必要なゲート電極用多結晶珪素層12を形成する。 この工程では、先ず、Ｄ−Mos（１）、（２）のソー
ス、ドレイン13、13、NPN Trのコレク14、ベース、エミ
ッタ、Pch（チャンネル）及びNch MosFETのVDD、ソー
ス、ドレイン及びVssの形成予定位置に対応する選択酸
化層９を通常のドライエッチング法によって除去してか
ら多結晶珪素層を被着しパターニングを行って所定の位
置即ち、Ｄ−Mos（１）、（２）のゲート予定位置なら
びにPch.Nch.MosFETのゲート予定位置に、多結晶珪素層
12を被着する。 次に各素子に必要なある導電型領域P+と反対導電型領
域N+の形成工程に移る。 先ず最初に最も拡散深さの大きいＤ−MosFETのベース
領域15、15、15をこの多結晶珪素層12をマスクとし、更
に必要な部分にはレジストを被着してインプラマスクを
設けてＢをドーズ量約１×1013/cm2導入して深さ３μｍ
程度に形成する。次にNPN小信号Trのベース領域16をレ
ジストをマスクとしてＢをドーブ量１×1014/cm2位導入
して深さ約１μｍに形成するが、このインプラ工程なら
びに前述のインプラ工程更に後述するインプラ工程修了
後通常のスランピング工程を施することは勿論である。 引続いてＤ−MosFET（１）、（２）のソース18…、NP
N Trのエミッタ19及びNch.MosFETのソースドレイン20、
20更にPch.MosFETのVDD21用としてレジストをインプラ
マスクとしてAsをドーズ量５×1015/cm2程度導入して形
成する。又、Ｄ−MosFET（１）、（２）のバックゲート
22、22、22、Pch.MosFETのソースドレイン17、17とNch.
MosFETのVss17をレジストブロックによりドース量約２
×1015/cm2のＢをイオンン注入して形成する。 前述のAsイオン注入工程では先に形成したＤ−MpsFET
（１）、（２）ならびにNPN TrのN+領域即ちドレイン1
3、13とコレクタ14の表面濃度を補償するために再びイ
オン注入を同時に実施する。 これらのイオン注入を終えてからCVD法などにより表
面保護層23を設け、この結果多結晶珪素層はこれらの絶
縁物層に埋設される。 更に、Ｄ−MosFET（１）、（２）のソース18、ドレイ
ン13、NPN Trのエミッタ16、ベース16、コレクタ14、Pc
h.MosFETのVDD21、ソース17、Nch.MosFETのソート、ド
レイン20、20、Vss17に対応する絶縁物層を開口して導
電性金属であるAlもしくはAl合金を堆積して電極を設
け、必要な配線をこのAlもしくはAl合金によって形成し
て集積回路素子を完成する。 第３図にはＤ−MosFETの他の例を示した。この例では
Ｐ−型半導電基板１に同様に反対導電型の高濃度埋込層
２を設け、更にN-半導体層をエピタキャル成長法によっ
て形成する。一方Deep N+層をこのN-半導体層を貫通
し、前記N+埋込層２に接触して設け、これを囲んだＰベ
ース層15をP-半導体基板１に接しかつ成長半導体層を貫
通して形成し、ここにN+領域18を設置して二重領域を設
置する。 一方、このN-領域18の底部におけるＰベース層15は、
その深さを他のベース層より極めて浅くしてバックゲー
トとして機能すると共にVthコントロールを司さどるも
のである。 第１図に示したNPN TrとＰ及びNch.MosFETとＤ−MosF
ET（１）、（２）の回路接続を第２図に示すが、このＰ
及びNch.MosFETはインバータとして稼動してＤ−MosFET
のケートへ入力とする。 〔発明の効果〕 このような構造の本発明の半導体装置によれば、基板
の厚み方向および主面に沿う方向に流れる電流通路の断
面積が増えるので、Ｄ−MosFET素子としてのオン抵抗の
低下をもたらすとともに、素子の単位面積当たりの電流
駆動能力が向上し、ひいては素子表面における電流集中
が生ずることもなく、素子の信頼性が向上する。
るＤ−MosFETならびに、これをモノリシツクに集積した
ICの改良に関するものである。 （従来の技術） 高耐圧ならびに大電力用素子として利用するＤ−MosF
ETは個別半導体装置もしくは、単一の半導体ウェーハに
他の素子と共にモノリシツクに形成したICとして利用さ
れているが、このＤ−MosFETの構造を第５図イ〜ハによ
り説明する。このFETには縦型（第５図イ）、横型（第
５図ロ）ならびにオープンドレイン横型（第５図ハ）が
知られているが、何れもＰ型半導体基板50に堆積するN-
エピタキシヤル層52に形成する。縦型及び横型Ｄ−MosF
ETでは、Ｐ型半導体基板50に表面から内部に向けてN+型
拡散領域51を設けてからN-型のエピタキシャル層52を堆
積するので、このN+型拡散領域51は、結果的には、N+型
拡散埋込層として機能することになる。 この縦型及び横型Ｄ−MosFET用のN-型エピタキシャル
層52の厚さは、10μｍ〜20μｍとするのに対して第６図
ハに示すオープンドレイン型でのそれは、５μｍ〜10μ
ｍとしており、この両エピタキシアル層52に形成する素
子構造の概略を以下に述べる。 この各エピタキシヤル層52表面には絶縁物層53を被覆
後、通常の写真食刻法を施して選択的に開口を設けてか
ら、Ｐ導電型不純物を導入して島領域を形成する素子分
離領域54…と、必要に応じて耐圧制御用Ｐ導電型領域56
を設ける。このＰ導電型領域56は、第５図ハに示すよう
に、オープンドレイン型ではエピタキシヤル層52を貫通
して、Ｐ型半導体基板50に到達させ、又、この型の素子
では半導体基板50には拡散埋込層51を形成しない。 ところで、この拡散埋込層51も前述の縦型ならびに横
型Ｄ−MosFETではその形成に相違がある。と言うのは縦
型素子（第５図イ）では、Ｐ型半導体基板50に形成する
N+拡散埋込層51の端部に接触しかつN-エピタキヤル層52
を貫通するドレイン領域55……を設置するのに対して、
横型素子（第５図ロ）は、このN+拡散埋込層51に対応す
るN-エピタキシヤル層52にドレイン領域55等を設ける。
Ｐ導電型領域56…には、これに連続しかつ拡散深さが小
さいVth制御用の他のＰ導電型領域57を設ける場合もあ
り、第５図イ、ロでは、この56ならびに57を兼用するこ
とが多い。 他のＰ導電型領域57には、N+導電型の不純物を導入し
てソース領域58を形成すると共に、Ｄ−MosFETのチャン
ネルを設けるが、この工程時にはドレイン領域55（第５
図ロ、ハ）ならびに第５図イに示すドレイン領域55に施
すスランピング処理に伴う表面濃度減小を補いかつオー
ミック接触形成に必要な不純物濃度を確保するために、
この各ドレイン領域55にもN+導電型の不純物を導入して
領域60を設置する。 更に、このN+導電型領域60、ドレイン領域55、ソース
領域58ならびにＰ導電型領域56、57に隣接する絶縁物層
53を通常の写真食刻法によって開口し、ここに導電性金
属を被着してドレイン電極61及びソース電極62を形成す
る。説明が前後するが、ソース領域58及び他のＰ導電型
領域57の両端に対応する絶縁物層53にはゲート電極を埋
設してＤ−MosFETを完成する。 〔発明が解決しょうとする問題点〕 このようなＤ−MosFETは、単一の半導体ウェーハに、
他の素子と一緒にモノリシツクに設置して集積回路とし
て利用されているが、第５図イに示す素子ではソースか
らドレインまでの電流通路が長いので、オン抵抗が大き
くなる難点があり、第５図ロ、ハの素子は電流通路が、
半導体基板の長手方向に沿う横方向に限られるのでオン
抵抗増になり勝ちである。 このオン抵抗対策としては、チャンネル幅を大きくす
る即ち素子の面積を増さざるを得ず、更に第５図ハに示
す素子では、半導体基板がソース領域と同電位になるの
で、高耐圧特性が良好な反面駆動回路をモノリシツクに
形成するのに障害となる。 本発明は、上記難点を除去する新規な半導体装置を提
供し、特に、素子としての面積を増さずにオン抵抗を下
げることを目的とする。 〔発明の構造〕 （問題点を解決するための手段） 本発明によれば、第１導電型の半導体基板と、この半
導体基板の表面部分に形成された第２導電型の高濃度埋
込層と、この高濃度埋込層を含む前記半導体基板の表面
に形成された、前記高濃度埋込層領域より低濃度の第２
導電型の成長層と、この成長層内にその表面から底部に
延長して形成された高濃度の第１導電型素子分離領域
と、この素子分離領域に囲まれた前記第２導電型の成長
層表面から所定の深さに形成された複数個の第１導電型
ベース領域と、これらのベース領域表面から所定の深さ
に形成された第２導電型のソース領域と、このソース領
域内に形成された高濃度の第１導電型コンタクト領域
と、少なくとも前記ソース領域表面および成長層表面と
の間のチャンネル領域となる前記ベース領域表面を覆う
ように形成された絶縁層と、この絶縁層上に設けられた
多結晶珪素層と、前記成長層内にその表面から底部に延
長され、前記高濃度埋込層に接触し、前記チャンネル領
域の少なくとも１つに対向するように設けられた第２導
電型の高濃度ドレイン領域と、このドレイン領域に接触
するように前記成長層の表面に設けられたドレイン電極
と、前記コンタクト領域およびその周囲の前記ソース領
域に接触するように前記成長層の表面に設けられた電極
とを具備することを特徴とする半導体装置が得られる。 また、本発明によれば、第１導電型の半導体基板と、
この半導体基板の表面部分に形成された第２導電型の高
濃度埋込層と、この高濃度埋込層を含む前記半導体基板
の表面に形成された、前記高濃度埋込層より低濃度の第
２導電型の成長層と、この成長層内にその表面から前記
高濃度埋込層に接するように延長して形成された高濃度
の第２導電型のドレイン領域と、このドレイン領域周囲
の前記成長層内に、その表面から底部に延長されるとと
もに、この成長層の表面に沿う延長部が形成された第１
導電型のベース領域と、このベース領域の前記成長層の
表面に沿う延長部内に形成された高濃度の第２導電型エ
ミッタ領域と、少なくとも前記エミッタ領域表面および
成長層表面との間のチャンネル領域となる前記ベース領
域表面を覆うように形成された絶縁層と、この絶縁層上
に設けられた多結晶珪素層と、前記エミッタ領域および
前記ベース領域に接触するように前記成長層の表面に設
けられたソース電極と、前記ドレイン領域に接触するよ
うに前記成長層の表面に設けられたドレイン電極とを具
備することを特徴とする半導体装置が得られる。 （作用） このような構造の半導体装置において、基板の厚み方
向および主面に沿う方向に流れる電流通路の断面積が増
えるので、Ｄ−MosFET素子としてのオン抵抗の低下をも
たらし、ひいては素子の単位面積当たりの電流駆動能力
が向上する。 （実施例） 第１図乃至第４図により本発明に係る実施例を詳述す
るが、従来の技術欄と重複する記載にも新番号を付して
説明する。 実施例としては、Ｄ−MosFET2個、NPN Tr及び相補型M
osFETを半導体基板に、モノリシツクに集積したIC素子
を採りあげる。 第１図に示すIC素子を製造するプロセスを大別する
と、イ．埋込層、ロ.C/Mos用Well層及びドレイン、ハ．
フィールドならびにゲート酸化、ニ．ゲート用多結晶珪
素、ホ.D−Mosソース、ヘ・ＮならびにＰ−Mos、ト．表
面保護、及び、チ．配線の各工程に分けられる。 このIC素子の機械的強度を維持する機能を果す半導体
基板１を準備するが、ここには不純物としてＢを含有し
て比抵抗５〜30Ωcmを持つＰ−導電型を示す。以下の説
明ではでＰ型を第１の導電型、Ｎ型を第２の導電型と称
するが、逆であっても本発明においては問題はない。第
１図に示すように、このICにはＤ−MosFETの外に、相補
型MosFET（今後Ｃ−MosFETと記載する）をモノリシツク
に形成するが、この素子では、Ｎ導電型の半導体層が存
在するといわゆるラッチアップ現象が発生し易くなる難
点を防ぐ観点からP+層の埋込層を形成し、従って他の素
子にもこの埋込層が形成される。 このためにＰ−半導体基板１の表面には熱酸化膜を被
覆後N+即ち第２の導電型の高濃度埋込層２…の形成予定
位置に対応する位置のこの熱酸化膜を通常の写真食刻法
で開口してからsbをイオン注入法によって導入して表面
濃度1020atoms/cc程度とする。勿論イオン注入法に代え
て通常の拡散法をも適用可能である。このイオン注入後
P+埋込層３に対応する前記熱酸化膜を写真食刻法で開口
後BSG被膜を被着し、この含有ＢをP-半導体基板内に固
相拡散してP+埋込層３を設ける。この拡散の外に、イオ
ン注入法も勿論適用可能であり、その表面濃度は、１×
1019atoms/cc程度であり、このP+の設置は横方向寸法の
縮小にとっても有効である。 この埋込層２、３を設けたP-半導体基板１に含有不純
物としてＰを含み２〜10Ωcmの比抵抗を示すN-半導体層
４を形成する。これは、公知のエピタキシヤル（気相）
法の外に液相ならびに固相成長法が適用可能であるの
で、今後これを成長半導体層４あるいは単に成長層と称
する。 次に、この成長半導体層４の表面には通常の熱酸化法
により熱酸化膜を被覆後、C/Mos用N/Well層５ならびに
Ｐ−Well層６の形成に移行する。即ち、Ｎ−Wellとして
P.P−Well用にＢをこの熱酸化膜に設ける開口に露出す
る成長半導体層４内へドース量1012〜13/cm2で導入して
表面濃度約1016atoms/ccのＮならびにＰ−Well層５、６
を設ける。 このＰ−Well層６の形成に当っては、この熱酸化膜に
施す写真食刻工程によって設ける開口工程では、このＰ
及びＮ−Well層に対応する位置の外に、各素子間を電気
的に分離して島領域を形成する素子分離領域７…用の開
口と、Ｄ−MosFET（１）、（２）のドレイン領域13…な
らびに、小信号NPN Trのコレクタ14用開口を設けてイオ
ン注入ならびにスランピング工程を実施する。 このドレインＤ…及びコレクタ14にはＰを加速電圧50
Kevドーズ量約１×1015/cm2で、又素子分離領域７…に
はＢを加速電圧50Kevドーズ量１×1015cm2位で、イオン
注入して形成し、これはＰ−Well層と兼用することも可
能である。これらのイオン注入工程ではレジストブロッ
ク法を適用する。 次にC/Mos素子のＰ−Well層における寄生容量防止の
ためにチャンネルカット層８としてＢをドーズ量約１×
1014/cm2で注入して設けてから、前記熱酸化膜を溶除し
て露出した成長半導体層４表面に、フィールド層として
の選択酸化層（LOCOS層）９ならびにゲート酸化膜10、1
0′を厚さ約１μｍ及び700Å位設けてから、このゲート
酸化膜10をもつＰチャンネルMosFETにチャンネルインプ
ラを行なう。これは、Vth制御するために、先に被着し
たゲート酸化膜10前面にＢを約1012/cm2のドース量でイ
オン注入して完成する。引続いてＤ−MSoFETとC/MosFET
に必要なゲート電極用多結晶珪素層12を形成する。 この工程では、先ず、Ｄ−Mos（１）、（２）のソー
ス、ドレイン13、13、NPN Trのコレク14、ベース、エミ
ッタ、Pch（チャンネル）及びNch MosFETのVDD、ソー
ス、ドレイン及びVssの形成予定位置に対応する選択酸
化層９を通常のドライエッチング法によって除去してか
ら多結晶珪素層を被着しパターニングを行って所定の位
置即ち、Ｄ−Mos（１）、（２）のゲート予定位置なら
びにPch.Nch.MosFETのゲート予定位置に、多結晶珪素層
12を被着する。 次に各素子に必要なある導電型領域P+と反対導電型領
域N+の形成工程に移る。 先ず最初に最も拡散深さの大きいＤ−MosFETのベース
領域15、15、15をこの多結晶珪素層12をマスクとし、更
に必要な部分にはレジストを被着してインプラマスクを
設けてＢをドーズ量約１×1013/cm2導入して深さ３μｍ
程度に形成する。次にNPN小信号Trのベース領域16をレ
ジストをマスクとしてＢをドーブ量１×1014/cm2位導入
して深さ約１μｍに形成するが、このインプラ工程なら
びに前述のインプラ工程更に後述するインプラ工程修了
後通常のスランピング工程を施することは勿論である。 引続いてＤ−MosFET（１）、（２）のソース18…、NP
N Trのエミッタ19及びNch.MosFETのソースドレイン20、
20更にPch.MosFETのVDD21用としてレジストをインプラ
マスクとしてAsをドーズ量５×1015/cm2程度導入して形
成する。又、Ｄ−MosFET（１）、（２）のバックゲート
22、22、22、Pch.MosFETのソースドレイン17、17とNch.
MosFETのVss17をレジストブロックによりドース量約２
×1015/cm2のＢをイオンン注入して形成する。 前述のAsイオン注入工程では先に形成したＤ−MpsFET
（１）、（２）ならびにNPN TrのN+領域即ちドレイン1
3、13とコレクタ14の表面濃度を補償するために再びイ
オン注入を同時に実施する。 これらのイオン注入を終えてからCVD法などにより表
面保護層23を設け、この結果多結晶珪素層はこれらの絶
縁物層に埋設される。 更に、Ｄ−MosFET（１）、（２）のソース18、ドレイ
ン13、NPN Trのエミッタ16、ベース16、コレクタ14、Pc
h.MosFETのVDD21、ソース17、Nch.MosFETのソート、ド
レイン20、20、Vss17に対応する絶縁物層を開口して導
電性金属であるAlもしくはAl合金を堆積して電極を設
け、必要な配線をこのAlもしくはAl合金によって形成し
て集積回路素子を完成する。 第３図にはＤ−MosFETの他の例を示した。この例では
Ｐ−型半導電基板１に同様に反対導電型の高濃度埋込層
２を設け、更にN-半導体層をエピタキャル成長法によっ
て形成する。一方Deep N+層をこのN-半導体層を貫通
し、前記N+埋込層２に接触して設け、これを囲んだＰベ
ース層15をP-半導体基板１に接しかつ成長半導体層を貫
通して形成し、ここにN+領域18を設置して二重領域を設
置する。 一方、このN-領域18の底部におけるＰベース層15は、
その深さを他のベース層より極めて浅くしてバックゲー
トとして機能すると共にVthコントロールを司さどるも
のである。 第１図に示したNPN TrとＰ及びNch.MosFETとＤ−MosF
ET（１）、（２）の回路接続を第２図に示すが、このＰ
及びNch.MosFETはインバータとして稼動してＤ−MosFET
のケートへ入力とする。 〔発明の効果〕 このような構造の本発明の半導体装置によれば、基板
の厚み方向および主面に沿う方向に流れる電流通路の断
面積が増えるので、Ｄ−MosFET素子としてのオン抵抗の
低下をもたらすとともに、素子の単位面積当たりの電流
駆動能力が向上し、ひいては素子表面における電流集中
が生ずることもなく、素子の信頼性が向上する。
【図面の簡単な説明】
第１図は本発明の実施例を示す断面図第２図はその要部
を拡大して示した断面図第３図は、他の実施例を示した
図第４図は第１図りの回路接続を示す図、第５図イ、
ロ、ハは従来の素子構造を示す断面図である。
を拡大して示した断面図第３図は、他の実施例を示した
図第４図は第１図りの回路接続を示す図、第５図イ、
ロ、ハは従来の素子構造を示す断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 白井 浩司
川崎市幸区小向東芝町１ 株式会社東芝
多摩川工場内
(56)参考文献 特開 昭61−174666（ＪＰ，Ａ)
特開 昭62−104068（ＪＰ，Ａ)
特開 昭62−247558（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の半導体基板と、この半導体基板の表面
部分に形成された第２導電型の高濃度埋込層と、この高
濃度埋込層を含む前記半導体基板の表面に形成された、
前記高濃度埋込層領域より低濃度の第２導電型の成長層
と、この成長層内にその表面から底部に延長して形成さ
れた高濃度の第１導電型素子分離領域と、この素子分離
領域に囲まれた前記第２導電型の成長層表面から所定の
深さに形成された複数個の第１導電型ベース領域と、こ
れらのベース領域表面から所定の深さに形成された第２
導電型のソース領域と、このソース領域内に形成された
高濃度の第１導電型コンタクト領域と、少なくとも前記
ソース領域表面および成長層表面との間のチャンネル領
域となる前記ベース領域表面を覆うように形成された絶
縁層と、この絶縁層上に設けられた多結晶珪素層と、前
記成長層内にその表面から底部に延長され、前記高濃度
埋込層に接触し、前記チャンネル領域の少なくとも１つ
に対向するように設けられた第２導電型の高濃度ドレイ
ン領域と、このドレイン領域に接触するように前記成長
層の表面に設けられたドレイン電極と、前記コンタクト
領域およびその周囲の前記ソース領域に接触するように
前記成長層の表面に設けられた電極とを具備することを
特徴とする半導体装置。 ２．第１導電型の半導体基板と、この半導体基板の表面
部分に形成された第２導電型の高濃度埋込層と、この高
濃度埋込層を含む前記半導体基板の表面に形成された、
前記高濃度埋込層より低濃度の第２導電型の成長層と、
この成長層内にその表面から前記高濃度埋込層に接する
ように延長して形成された高濃度の第２導電型のドレイ
ン領域と、このドレイン領域周囲の前記成長層内に、そ
の表面から底部に延長されるとともに、この成長層の表
面に沿う延長部が形成された第１導電型のベース領域
と、このベース領域の前記成長層の表面に沿う延長部内
に形成された高濃度の第２導電型エミッタ領域と、少な
くとも前記エミッタ領域表面および成長層表面との間の
チャンネル領域となる前記ベース領域表面を覆うように
形成された絶縁層と、この絶縁層上に設けられた多結晶
珪素層と、前記エミッタ領域および前記ベース領域に接
触するように前記成長層の表面に設けられたソース電極
と、前記ドレイン領域に接触するように前記成長層の表
面に設けられたドレイン電極とを具備することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034424A JP2721155B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034424A JP2721155B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202971A JPS63202971A (ja) | 1988-08-22 |
| JP2721155B2 true JP2721155B2 (ja) | 1998-03-04 |
Family
ID=12413827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034424A Expired - Lifetime JP2721155B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721155B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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| JPH0824146B2 (ja) * | 1989-10-19 | 1996-03-06 | 株式会社東芝 | Ｍｏｓ型集積回路 |
| US5817551A (en) * | 1995-08-25 | 1998-10-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
| JPS62104068A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| IT1188609B (it) * | 1986-01-30 | 1988-01-20 | Sgs Microelettronica Spa | Procedimento per la fabbricazione di dispositivi monolitici a semiconduttore contenenti transistori bipolari a giunzione,transistori cmos e dmos complementari e diodi a bassa perdita |
-
1987
- 1987-02-19 JP JP62034424A patent/JP2721155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63202971A (ja) | 1988-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |