JPS6377155A - オ−プンドレイン出力回路 - Google Patents
オ−プンドレイン出力回路Info
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- JPS6377155A JPS6377155A JP22241286A JP22241286A JPS6377155A JP S6377155 A JPS6377155 A JP S6377155A JP 22241286 A JP22241286 A JP 22241286A JP 22241286 A JP22241286 A JP 22241286A JP S6377155 A JPS6377155 A JP S6377155A
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 13
- 230000015556 catabolic process Effects 0.000 claims abstract description 10
- 230000005611 electricity Effects 0.000 abstract description 19
- 230000003068 static effect Effects 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 244000201986 Cassia tora Species 0.000 description 1
- 244000269722 Thea sinensis Species 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- NCAIGTHBQTXTLR-UHFFFAOYSA-N phentermine hydrochloride Chemical compound [Cl-].CC(C)([NH3+])CC1=CC=CC=C1 NCAIGTHBQTXTLR-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はオープンドレイン形式の出力回路において、M
OS形電界効果トランジスタ(FET)のソースとトレ
イン間にダイオードを接続することにより、 静電気による出力回路の破壊を防止プるようにしたもの
である。
OS形電界効果トランジスタ(FET)のソースとトレ
イン間にダイオードを接続することにより、 静電気による出力回路の破壊を防止プるようにしたもの
である。
(産業上の利用分野〕
本発明はオープンドレイン出力回路に関する。
螢光表示管などの表示素子を駆動するためにグラウンド
電位よりも低い駆動電圧が必要になったり、または正の
電源電圧よりも高い駆動電圧が必要になることがある。
電位よりも低い駆動電圧が必要になったり、または正の
電源電圧よりも高い駆動電圧が必要になることがある。
このような3Q合などには、オープンドレイン出力回路
が用いられる。
が用いられる。
しかし、オープンドレイン出力回路を構成するMOS形
FETは静電気による破壊の危険性を持っているため、
静電気に対して十分な保護を図ることが重要となる。
FETは静電気による破壊の危険性を持っているため、
静電気に対して十分な保護を図ることが重要となる。
(従来の技術〕
第3A図は従来のオープンドレイン出力回路の一例の回
路図、第3B図は従来のオーブントレイン出力回路の一
例の構造断面図を示す。第3A図において、1はPチャ
ンネルMO8形FETで、そのゲートは入力端子2に接
続され、そのドレインは出力端子(バッド)3に接続さ
れており、更にそのソースは正の電源電圧Vooの入力
端子に接続されている。
路図、第3B図は従来のオーブントレイン出力回路の一
例の構造断面図を示す。第3A図において、1はPチャ
ンネルMO8形FETで、そのゲートは入力端子2に接
続され、そのドレインは出力端子(バッド)3に接続さ
れており、更にそのソースは正の電源電圧Vooの入力
端子に接続されている。
PチャンネルMO8形FET1の構造断面は周知の如く
、第38図に示すようにN形半導体基板4に形成された
P+領域5及び6と、それらとN形半導体基板4との上
に形成された酸化膜7と電極8とにより構成されている
。ドレインであるP+領域6は出力端子3に接続されて
おり、またソースであるP“領域5には電源電圧Voo
が印加される。
、第38図に示すようにN形半導体基板4に形成された
P+領域5及び6と、それらとN形半導体基板4との上
に形成された酸化膜7と電極8とにより構成されている
。ドレインであるP+領域6は出力端子3に接続されて
おり、またソースであるP“領域5には電源電圧Voo
が印加される。
かかる構造のオープンドレイン出力回路において、N形
半導体基板4とP“領域6とのPN接合により、寄生ダ
イオード(第3A図にD+で示す)が構成される。
半導体基板4とP“領域6とのPN接合により、寄生ダ
イオード(第3A図にD+で示す)が構成される。
従来のオープンドレイン出力回路においては、静電気に
よる大なる電圧が瞬間的に出力端子3に印加された場合
、上記の寄生ダイオードD1%すなわちソースとドレイ
ン間耐圧のブレークダウン特性により吸収されるため、
寄生ダイオードD1が保護ダイオードの役割を果してい
る。
よる大なる電圧が瞬間的に出力端子3に印加された場合
、上記の寄生ダイオードD1%すなわちソースとドレイ
ン間耐圧のブレークダウン特性により吸収されるため、
寄生ダイオードD1が保護ダイオードの役割を果してい
る。
しかるに、上記のソースとドレイン間の耐圧は静電気の
印加によりゲート耐圧以上の耐圧になる可能性がある。
印加によりゲート耐圧以上の耐圧になる可能性がある。
また、近年、高速化等のためMO8形FET1のゲート
膜厚が薄膜化の傾向にある。
膜厚が薄膜化の傾向にある。
従って、上記の寄生ダイオードD1だけでは、静電気に
対しての保護にならないこともある等の問題点があった
。
対しての保護にならないこともある等の問題点があった
。
本発明は上記の点に鑑みて創作されたもので、静電気に
対して十分保護を図り得るオープンドレイン出力回路を
提供することを目的とする。
対して十分保護を図り得るオープンドレイン出力回路を
提供することを目的とする。
本発明のオープンドレイン出力回路は、MO8形FET
のトレイン・ソース間に、MOSO3形Tのドレイン・
ソース間の寄生ダイオードよりも低耐圧のダイオードを
接続した構成からなる。
のトレイン・ソース間に、MOSO3形Tのドレイン・
ソース間の寄生ダイオードよりも低耐圧のダイオードを
接続した構成からなる。
ゲート入力をそのドレインから出力端子へ出力するオー
プンドレイン出力回路を構成するMO8形FETのソー
ス・ドレイン間に低耐圧のダイオードを接続したので、
出力端子に静電気により大なる電圧が瞬間的に印加され
た場合は、寄生ダイオードの方ではなく、新たに接続し
たダイオードを介して電流が流される。
プンドレイン出力回路を構成するMO8形FETのソー
ス・ドレイン間に低耐圧のダイオードを接続したので、
出力端子に静電気により大なる電圧が瞬間的に印加され
た場合は、寄生ダイオードの方ではなく、新たに接続し
たダイオードを介して電流が流される。
第1A、1[3図は夫々本発明の第1実施例の回路図及
び構造断面図を示す。両図中、第3A、3B図と同一構
成部分には同一符号を付し、その説明を省略する。第1
A図において、PチャンネルMO8形FET1のドレイ
ンは抵抗R1を介して出力端子3に接続されている。ま
た、MO8形FET1のソースはダイオードD2のカソ
ードに接続され、抵抗R1と出力QQ子3との接続点が
ダイオードD2のアノードに接続されている。
び構造断面図を示す。両図中、第3A、3B図と同一構
成部分には同一符号を付し、その説明を省略する。第1
A図において、PチャンネルMO8形FET1のドレイ
ンは抵抗R1を介して出力端子3に接続されている。ま
た、MO8形FET1のソースはダイオードD2のカソ
ードに接続され、抵抗R1と出力QQ子3との接続点が
ダイオードD2のアノードに接続されている。
上記のダイオードD2は寄生ダイオードD1の耐圧より
も低耐圧に選定されである。これは、静電気により出力
端子3に大なる電圧が印加されたときに、優先的に、ダ
イオードD2にそれによる電流を流させ、寄生ダイオー
ドD+の方にはできるだけ電流を流さないようにし、こ
れにより静電気によるFETIのゲート破壊を防止する
ためである。
も低耐圧に選定されである。これは、静電気により出力
端子3に大なる電圧が印加されたときに、優先的に、ダ
イオードD2にそれによる電流を流させ、寄生ダイオー
ドD+の方にはできるだけ電流を流さないようにし、こ
れにより静電気によるFETIのゲート破壊を防止する
ためである。
上記のダイオードD2は第1B図に示す如く、MO8形
FET1が形成されているN形半導体基板10上に形成
されている。すなわち、第1B図において、静電気に対
して十分な保護を図るには、耐圧を上げるためにP+領
域6の面積をかなり大にしなければならず、高集積度が
得られない。
FET1が形成されているN形半導体基板10上に形成
されている。すなわち、第1B図において、静電気に対
して十分な保護を図るには、耐圧を上げるためにP+領
域6の面積をかなり大にしなければならず、高集積度が
得られない。
そこで、本実施例では第1B図に示す如く、P−領域1
1及びN+領域12を設け、それらの境界にジャンクシ
ョン領1ii13を形成する。このジャンクション領域
13が上記のダイオードD2に相当する。このダイオー
ドD2は前記した理由から低耐圧であり、よって、ジャ
ンクション領域13が小面積で済む。なお、R1はP1
領域6による拡散抵抗である。この抵抗R1はなくても
よい。
1及びN+領域12を設け、それらの境界にジャンクシ
ョン領1ii13を形成する。このジャンクション領域
13が上記のダイオードD2に相当する。このダイオー
ドD2は前記した理由から低耐圧であり、よって、ジャ
ンクション領域13が小面積で済む。なお、R1はP1
領域6による拡散抵抗である。この抵抗R1はなくても
よい。
第1A、18図に示すオープンドレイン出力回路は、入
力端子2に入来した入力電圧がMO8形FETIのゲー
トに入力され、更にそのドレインより出力端子3へ出力
する。この出力電圧は電源電圧Vooが正であるのに対
し、負電圧である。
力端子2に入来した入力電圧がMO8形FETIのゲー
トに入力され、更にそのドレインより出力端子3へ出力
する。この出力電圧は電源電圧Vooが正であるのに対
し、負電圧である。
このようなオープンドレイン出力回路において、静電気
により出力端子3に正の大なる電圧が瞬間的に印加され
た場合、低耐圧のダイオードD2に上記電圧による順方
向電流が流れ、また抵抗R+により電流が制限されるの
で、寄生ダイオードD1には電流が殆ど流れない。従っ
て、静電気による過大なノイズ電圧はダイオードD2に
より吸収され、MOS形FET1の破壊を防止すること
ができる。
により出力端子3に正の大なる電圧が瞬間的に印加され
た場合、低耐圧のダイオードD2に上記電圧による順方
向電流が流れ、また抵抗R+により電流が制限されるの
で、寄生ダイオードD1には電流が殆ど流れない。従っ
て、静電気による過大なノイズ電圧はダイオードD2に
より吸収され、MOS形FET1の破壊を防止すること
ができる。
次に本発明の第2実施例につき説明するに、第2A、2
B図は夫々本発明回路の第2実施例の回路図及び構造断
面図を示す。本実施例はNチャンネルMO8形FET1
5によるオープンドレイン出力回路で、入力端子16に
入来した入力電圧はNチャンネルMO8形FET15の
ゲートに入力され、更にそのドレインより取り出されて
出力端子17へ出力される。この出力電圧は電源電圧V
ss(例えばOV)よりも大なる正の電圧である。
B図は夫々本発明回路の第2実施例の回路図及び構造断
面図を示す。本実施例はNチャンネルMO8形FET1
5によるオープンドレイン出力回路で、入力端子16に
入来した入力電圧はNチャンネルMO8形FET15の
ゲートに入力され、更にそのドレインより取り出されて
出力端子17へ出力される。この出力電圧は電源電圧V
ss(例えばOV)よりも大なる正の電圧である。
上記のオープンドレイン出力回路は第2B図に示す如く
、P形半導体基板18上にN+領域19及び20が夫々
形成され、またそれらに酸化膜21を介して電極22が
形成された構成のNチVンネルMOS形FET15のド
レイン・ソース間に、N3領域2oとP形半導体基板1
8とのPN接合による寄生ダイオード(第2A図にD3
で示す)が接続されてあり、更にN′″領域23がN+
領tli20とP+領域24とに跨がる如くに形成され
である。
、P形半導体基板18上にN+領域19及び20が夫々
形成され、またそれらに酸化膜21を介して電極22が
形成された構成のNチVンネルMOS形FET15のド
レイン・ソース間に、N3領域2oとP形半導体基板1
8とのPN接合による寄生ダイオード(第2A図にD3
で示す)が接続されてあり、更にN′″領域23がN+
領tli20とP+領域24とに跨がる如くに形成され
である。
上記のN′″領域23とP+領v1.24とにより形成
された小面積のジャンクション領!ii!25は、第2
A図にD4で示した低耐圧のダイオードに相当する。こ
のダイオードD4のアノードは電源電圧Vss入力端子
に接続され、ダイオードD4のカソードはMO8形FE
TI 5のドレイン(N+領域20)及び出力端子17
に接続されている。また、MO8形FET15のソース
(N+領域19)はN+領域19による拡散抵抗R2を
介して電源電圧Vss入力端子に接続されている。従っ
て、ダイオードD4のアノードは第2A図に示す如く拡
散抵抗R2を介してMO8形FET15のソースに接続
されたことと笠価である。なお、R2はなくても差し支
えない。
された小面積のジャンクション領!ii!25は、第2
A図にD4で示した低耐圧のダイオードに相当する。こ
のダイオードD4のアノードは電源電圧Vss入力端子
に接続され、ダイオードD4のカソードはMO8形FE
TI 5のドレイン(N+領域20)及び出力端子17
に接続されている。また、MO8形FET15のソース
(N+領域19)はN+領域19による拡散抵抗R2を
介して電源電圧Vss入力端子に接続されている。従っ
て、ダイオードD4のアノードは第2A図に示す如く拡
散抵抗R2を介してMO8形FET15のソースに接続
されたことと笠価である。なお、R2はなくても差し支
えない。
かかる構造のオープンドレイン出力回路において、静電
気により出力端子17に負の大なるノイーズ電圧が瞬間
的に印加された場合、低耐圧のダイオードD4に殆ど順
方向電流が流れるため、MO8形FET15には過大な
ノイズ電圧が印加されることはなく、MO8形FET1
5の破壊を防止することができる。
気により出力端子17に負の大なるノイーズ電圧が瞬間
的に印加された場合、低耐圧のダイオードD4に殆ど順
方向電流が流れるため、MO8形FET15には過大な
ノイズ電圧が印加されることはなく、MO8形FET1
5の破壊を防止することができる。
上述の如く、本発明によれば、静電気による大なるノイ
ズ電圧に対して低耐圧のダイオードにより吸収すること
ができるので、fi?’?Tl1i気によるMO8形F
ETの破壊を防止することができ、また低耐圧のダイオ
ードを小面積で構成することができる等の特長を有する
ものである。
ズ電圧に対して低耐圧のダイオードにより吸収すること
ができるので、fi?’?Tl1i気によるMO8形F
ETの破壊を防止することができ、また低耐圧のダイオ
ードを小面積で構成することができる等の特長を有する
ものである。
第1 A、’1 B図は本発明の第1実施例の回路図及
び構造断面図、 第2A、2B図は本発明の第2実施例の回路図及び構造
断面図、 第3A、3B図は従来のオープンドレイン出力回路の一
例の回路図及び構造断面図である。 図において、 1はPチャンネルMO8形FET(電界効果1〜ランジ
スタ)、 2.16は入力端子、 3.17は出力端子、 10はN形半導体基板、 13.25はジャンクション領域、 15はNチャンネルMoS形FET (=界効果トラン
ジスタ)、 18はP形半導体基板、 D+ 、D3は寄生ダイオード、 D2.Daは保護用ダイオードである。 本発明15茶7更施)1つ回診用 第1A図 4(屓4β11す)マー1寅方を4御jの勲畔!5」第
1B図 ネ冬朗の表情vI1m回路回 第2A図
び構造断面図、 第2A、2B図は本発明の第2実施例の回路図及び構造
断面図、 第3A、3B図は従来のオープンドレイン出力回路の一
例の回路図及び構造断面図である。 図において、 1はPチャンネルMO8形FET(電界効果1〜ランジ
スタ)、 2.16は入力端子、 3.17は出力端子、 10はN形半導体基板、 13.25はジャンクション領域、 15はNチャンネルMoS形FET (=界効果トラン
ジスタ)、 18はP形半導体基板、 D+ 、D3は寄生ダイオード、 D2.Daは保護用ダイオードである。 本発明15茶7更施)1つ回診用 第1A図 4(屓4β11す)マー1寅方を4御jの勲畔!5」第
1B図 ネ冬朗の表情vI1m回路回 第2A図
Claims (1)
- ゲート入力をそのドレインから出力端子(3、17)へ
出力するMOS形FET(1、15)のソース・ドレイ
ン間に、該MOS形FET(1、15)のドレイン・ソ
ース間の寄生ダイオード(D_1、D_3)よりも低耐
圧のダイオード(D_2、D_4)を接続してなること
を特徴とするオープンドレイン出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22241286A JPS6377155A (ja) | 1986-09-19 | 1986-09-19 | オ−プンドレイン出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22241286A JPS6377155A (ja) | 1986-09-19 | 1986-09-19 | オ−プンドレイン出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6377155A true JPS6377155A (ja) | 1988-04-07 |
Family
ID=16781978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22241286A Pending JPS6377155A (ja) | 1986-09-19 | 1986-09-19 | オ−プンドレイン出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6377155A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
JP2001127294A (ja) * | 1999-10-28 | 2001-05-11 | Denso Corp | パワーmosトランジスタ |
JP2005243772A (ja) * | 2004-02-25 | 2005-09-08 | Victor Co Of Japan Ltd | 半導体集積回路 |
JP2006319072A (ja) * | 2005-05-11 | 2006-11-24 | Denso Corp | 半導体装置およびその設計方法 |
WO2008156888A1 (en) * | 2007-06-21 | 2008-12-24 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
-
1986
- 1986-09-19 JP JP22241286A patent/JPS6377155A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
JP2508826B2 (ja) * | 1987-11-24 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
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WO2008156888A1 (en) * | 2007-06-21 | 2008-12-24 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
US7700977B2 (en) | 2007-06-21 | 2010-04-20 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
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