JP2021015880A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】ｐ型半導体基板を用いたバイポーラ型炭化珪素半導体素子において、素子端部のキャリアの再結合を減少させ、順方向電圧増大を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置６０は、活性領域５１と、前記活性領域の外側に配置された終端構造部５２と、を有する。炭化珪素半導体装置６０は、第２導電型の半導体基板１、第２導電型の第１半導体層２と、第１導電型の第２半導体層４と、第２導電型の第１半導体領域６と、第１導電型の第２半導体領域７と、ゲート絶縁膜９と、ゲート電極１０と、第１電極１１と、第２電極１２と、を備える。終端構造部５２における第２半導体層４の端部Ｔの通電時の電子密度または正孔の密度の小さい方の密度は、１×１０15／ｃｍ3以下である。【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
高耐圧、大電流を制御するパワー半導体素子の材料としては、従来シリコン（Ｓｉ）単結晶が用いられている。シリコンパワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えば、ＰｉＮダイオード（Ｐ−ｉｎｔｒｉｎｓｉｃ−Ｎ ｄｉｏｄｅ）やバイポーラトランジスタ、さらに、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、いわゆるバイポーラ型デバイスである。これらの素子は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）は、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、シリコンＩＧＢＴやパワーＭＯＳＦＥＴなどの改良に力が注がれ、現在ではほぼシリコン材料物性限界に近いところまで開発が進んできた。
また、パワー半導体素子の観点からの材料検討も行われ、炭化珪素（ＳｉＣ）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。というのも、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できるためである。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることから、パワー半導体用途で今後の伸長が大きく期待される。特に、耐圧１０ｋＶを超えるような電力ならびにパルスパワーなどの超高耐圧用途では、バイポーラデバイスであるＰｉＮダイオードへの期待も集まっている。
図２０は、ｎ型半導体基板を有する従来のバイポーラ型半導体装置の構造を示す断面図である。図２０は、ｎチャネル型のＰｉＮダイオード１６１を示す。図２０に示すＰｉＮダイオード１６１は、ｎ型炭化珪素基板１０１のおもて面上にエピタキシャル成長により、ｎ型バッファ層１０２、ｎ型ドリフト層１０３、ｐ型アノード層１０４を順に積層してなる炭化珪素基体を用いて構成される。ｐ型アノード層１０４上にアノード電極１０５が設けられ、裏面にカソード電極１０６が設けられている。
ｐ型アノード層１０４は、オン時に電流の流れる活性領域１５１のみに設けられ、エッジ終端領域１５２に設けられていない。エッジ終端領域１５２は、活性領域１５１の周囲を囲み、活性領域１５１の端部での電界集中を緩和して所定の耐圧（耐電圧）を保持する機能を有する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域１５２には、例えば、外側（半導体基板の側面側）に配置されるほど不純物濃度を低くしたｐ型終端領域１０７からなる耐圧構造が配置される。
上述のように、通常、炭化珪素半導体を用いたバイポーラ型パワー半導体素子では、ｎ型炭化珪素基板上に、ｎ型もしくはｐ型半導体層をふたつ以上積層した構造を持っている。これは、ｐ型炭化珪素基板の高品質化と低抵抗化が難しく、ｎ型炭化珪素基板の方が容易に作製（製造）できるためである。また、ＰｉＮダイオードや、ｐチャネルＩＧＢＴ、ｎ−ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）の電極構造やＭＯＳ構造、メサ構造、終端構造などのパターンについては、基板側の半導体層が厚く、基板のパターニングが難しいことから、基板側とは反対側（こちらをおもて面とする）に形成されている。
図２１は、ｎ型半導体基板を有する従来のバイポーラ型半導体装置のドリフト層中のキャリア分布を示すグラフである。図２１において、横軸はｐ型アノード層１０４の表面からの深さを示し、単位はμｍである。縦軸は電子または正孔の密度を示し、単位は、ｃｍ-3である。図２１の細線が電子の密度を示し、太線が正孔の密度を示す。深さ０μｍ〜１００μｍでは、電子と正孔の密度が同程度であるため、太線のみが描かれている。ここで、電子の密度とは、各半導体層の中の自由電子の密度である。
図２１に示すように、ｎ型半導体基板を用いたＰｉＮダイオードなどのバイポーラ型炭化珪素半導体素子において、ｎ型バッファ層１０２、ｎ型ドリフト層１０３およびｐ型アノード層１０４からなるドリフト層の表面のｐ型アノード層１０４では、正孔の密度が高く、後述する図２２の矢印Ｂの方向に正孔電流が支配的に流れ、ｎ型バッファ層１０２では、電子の密度が高く、後述する図２２の矢印Ａの方向に電子電流が支配的に流れる。
図２２は、ｎ型半導体基板を有する従来のバイポーラ型半導体装置のドリフト層中のキャリア分布を示す断面図である。キャリア分布として正孔密度（ｈＤｅｎｓｉｔｙ）を示している。炭化珪素の正孔移動度は、電子移動度の１／１０であるため、ドリフト層中のキャリア（電子と正孔）密度は、表面のｐ型アノード層１０４の方が、基板側のｎ型バッファ層１０２付近より、大きくなる。その結果、表面のｐ型アノード層１０４の下で伝導度変調が起こり、活性領域１５１のｐ型アノード層１０４の下に電流が集中する。
また、メサ壁部またはメサ壁部およびメサ周辺部に、その表面とｐｎ接合界面とを空間的に分離する通電劣化防止層を形成することで、積層欠陥の発生およびその面積拡大を抑制し、順方向電圧の増加を抑制することが知られている（下記、特許文献１参照）。また、ｎ型ＳｉＣ基板とｎ型のドリフト層との間に形成したバッファ層が、ｐ型のアノード層からの正孔のトラップとして働いて、基板へ少数キャリアが到達するのを防いで、順方向電圧の増大を防ぐことが知られている（下記、特許文献２参照）。
特開２００７−１６５６０４号公報 特開２０１２−４３１８号公報
ここで、チャネル領域において、ｎ型半導体とゲート絶縁膜とが接する方が、ｐ型半導体とゲート絶縁膜とが接する方より移動度が大きく、低抵抗なＩＧＢＴの作製が期待できる。このため、ｐ型半導体基板を有するｎチャネルＩＧＢＴの開発が進められている。
図２３は、ｐ型半導体基板を有する従来のバイポーラ型半導体装置の構造を示す断面図である。図２３は、ｎチャネル型のＰｉＮダイオード１６１を示す。図２３に示すＰｉＮダイオード１６１は、ｐ型炭化珪素基板１１１のおもて面上にエピタキシャル成長により、ｐ型バッファ層１１２、ｐ型ドリフト層１１３、ｎ型カソード層１１４を順に積層してなる炭化珪素基体を用いて構成される。ｎ型カソード層１１４は、オン時に電流の流れる活性領域１５１のみに設けられ、エッジ終端領域１５２に設けられていない。
図２４は、ｐ型半導体基板を有する従来のバイポーラ型半導体装置のドリフト層中のキャリア分布を示す断面図である。キャリア分布として正孔密度（ｈＤｅｎｓｉｔｙ）を示している。ｐ型半導体基板を用いたｐチャネルＩＧＢＴなどのバイポーラ型炭化珪素半導体素子のドリフト層において、基板側のｐ型バッファ層１１２付近では図２４の矢印Ｃの方向に電子電流が、表面のｎ型カソード層１１４では図２４の矢印Ｄの方向に正孔電流が、それぞれ支配的に流れる。
炭化珪素の正孔移動度は、電子移動度の１／１０であるため、ドリフト層中のキャリア（電子と正孔）密度は、基板側のｐ型バッファ層１１２付近の方が、表面のｎ型カソード層１１４付近の方より、大きくなる。その結果、表面のｎ型カソード層１１４から素子のエッジ終端領域１５２の端部の間にも伝導度変調が起こり、電流の一部（図２４の矢印Ｄ’）がエッジ終端領域１５２から活性領域１５１に流れる。
炭化珪素半導体を用いたバイポーラ半導体素子には、オン状態の通電で、オン電圧が増加する順方向電圧増大現象が存在する。これは、炭化珪素半導体中の基底面転位という線欠陥が、電子と正孔の再結合エネルギーにより、積層欠陥という面欠陥に拡張し、高抵抗層となることにより起こる。
近年の結晶成長技術向上により、伝導度変調が起こり、電子と正孔の再結合が発生するドリフト層中の基底面転位は、ほとんど見られなくなった。しかし、基板中や素子表面、素子端部には、加工などにより、基底面転位が発生する場合がある。この場合、ｐ型半導体基板を用いたバイポーラ型炭化珪素半導体素子では、表面の素子活性領域と素子端部の間にもキャリアが存在し、素子端部においても、キャリアの再結合が発生し、順方向電圧増大現象が発生し、半導体素子の信頼性が低下するという課題がある。
この発明は、上述した従来技術による問題点を解消するため、ｐ型半導体基板を用いたバイポーラ型炭化珪素半導体素子において、素子端部のキャリアの再結合を減少させ、順方向電圧増大を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する。第２導電型の半導体基板の一方の主面側に第２導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板に対して反対側の表面に第１導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板に対して反対側の表面層に第２導電型の第１半導体領域が設けられる。前記第１半導体領域の、前記半導体基板に対して反対側の表面層に前記第２半導体層より不純物濃度が高い第１導電型の第２半導体領域が設けられる。前記第１半導体領域の、前記第２半導体層と前記第２半導体領域とに挟まれた領域の表面上にゲート絶縁膜が設けられる。前記ゲート絶縁膜上にゲート電極が設けられる。前記第１半導体領域および前記第２半導体領域に接する第１電極が設けられる。前記第１半導体層の他方の主面側に第２電極が設けられる。前記終端構造部における前記第２半導体層の端部の通電時の電子密度または正孔の密度の小さい方の密度は、１×１０15／ｃｍ3以下である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端構造部における前記第２半導体層の端部の通電時の正孔の密度は、１×１０15／ｃｍ3以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域から前記終端構造部の端部までの間の距離は、１．２ｍｍ以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板のオフ角と垂直な方向で、前記活性領域から前記終端構造部の端部までの間の距離は、１．２ｍｍ以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域から前記終端構造部の端部までの間に、低ライフタイム領域が設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板のオフ角と垂直な方向で、前記活性領域から前記終端構造部の端部までの間に、低ライフタイム領域が設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体層と前記第２半導体層との間に、前記第２半導体層よりも不純物濃度の高い第１導電型の第３半導体層を備え、前記終端構造部における前記第３半導体層に、バナジウム、チタン、ホウ素または窒素が添加されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記窒素の密度は１×１０18／ｃｍ3以上であり、前記ホウ素の密度は１×１０17／ｃｍ3以上であり、前記バナジウムまたは前記チタンの密度は１×１０14／ｃｍ3以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３半導体層の厚さは、０．１μｍ以上２μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体層と前記第２半導体層との間に、前記第２半導体層よりも不純物濃度の高い第１導電型の第３半導体層を備え、前記終端構造部における前記第３半導体層は、結晶構造にダメージが設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端構造部における前記第１半導体層に、バナジウム、チタン、ホウ素または窒素が添加されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端構造部における前記第１半導体層は、結晶構造にダメージが設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板および前記第２電極は、前記活性領域のみに設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２電極は、前記活性領域のみに設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端構造部に、前記第２半導体層の、前記半導体基板に対して反対側の表面から、前記第１半導体層に達する溝が設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端構造部の端部から前記活性領域までの所定の領域に基底面転位を有していないことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端構造部の端部から前記活性領域までの所定の領域は、結晶構造にダメージが設けられていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する炭化珪素半導体装置の製造方法である。まず、第２導電型の半導体基板の一方の主面側に第２導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板に対して反対側の表面に第１導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板に対して反対側の表面層に第２導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域の、前記半導体基板に対して反対側の表面層に前記第２半導体層より不純物濃度が高い第１導電型の第２半導体領域を形成する第４工程を行う。次に、前記第１半導体領域の、前記第２半導体層と前記第２半導体領域とに挟まれた領域の表面にゲート絶縁膜を形成する第５工程を行う。次に、前記ゲート絶縁膜上にゲート電極を形成する第６工程を行う。次に、前記第１半導体領域および前記第２半導体領域に接する第１電極を形成する第７工程を行う。次に、前記第１半導体層の他方の主面側に第２電極を形成する第８工程を行う。前記終端構造部における前記第２半導体層の端部の正孔の密度を、１×１０15／ｃｍ3以下に形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第８工程より後に、前記終端構造部の端部から前記活性領域までの所定の領域をドライエッチングにより除去する第９工程をさらに含むことを特徴とする。
上述した発明によれば、チップの端部でのキャリア密度は、積層欠陥（ＳＦ）が拡大する閾値１×１０15／ｃｍ3以下となっている。これにより、半導体チップの通電時に、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ｐ型半導体基板を用いたバイポーラ型炭化珪素半導体素子において、素子端部のキャリアの再結合を減少させ、順方向電圧増大を抑制することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 キャリア密度の活性領域からの距離依存性を示すグラフである。 従来の炭化珪素半導体装置の通電前および通電後の特性を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置の通電前および通電後の特性を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態７にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態８にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態９にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１〜９にかかる炭化珪素半導体装置の他の構造を示す断面図である（その１）。 実施の形態１〜９にかかる炭化珪素半導体装置の他の構造を示す断面図である（その２）。 実施の形態１〜９にかかる炭化珪素半導体装置の他の構造を示す断面図である（その３）。 ｎ型半導体基板を有する従来のバイポーラ型半導体装置の構造を示す断面図である。 ｎ型半導体基板を有する従来のバイポーラ型半導体装置のドリフト層中のキャリア分布を示すグラフである。 ｎ型半導体基板を有する従来のバイポーラ型半導体装置のドリフト層中のキャリア分布を示す断面図である。 ｐ型半導体基板を有する従来のバイポーラ型半導体装置の構造を示す断面図である。 ｐ型半導体基板を有する従来のバイポーラ型半導体装置のドリフト層中のキャリア分布を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる炭化珪素半導体装置として、ｎチャネル炭化珪素ＩＧＢＴ６０を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
図１に示すように、ｎチャネル炭化珪素ＩＧＢＴ６０は、ｐ型炭化珪素基板（第２導電型の半導体基板）１のおもて面に、ｐ型コレクタ層（第２導電型の第１半導体層）２と、ｎ型フィールドストップ層（第１導電型の第３半導体層）３と、ｎ型ドリフト層（第１導電型の第２半導体層）４と、ｎ型キャリア蓄積層５と、を順に積層してなる炭化珪素基体を用いて構成される。ｎ型フィールドストップ層３とｎ型キャリア蓄積層５は設けないことも可能である。ｎ型キャリア蓄積層５（ｎ型キャリア蓄積層５を設けない場合は、ｎ型ドリフト層４、以下（４）と略する）の表面にｐ型ベース領域（第２導電型の第１半導体領域）６が選択的に設けられる。
ｐ型炭化珪素基板１は、例えばアルミニウム（Ａｌ）がドーピングされた炭化珪素単結晶基板である。ｐ型コレクタ層２は、ｐ型炭化珪素基板１より低い不純物濃度で設けられた層である。ｎ型フィールドストップ層３は、ｎ型ドリフト層４よりも高い不純物濃度で設けられた層である。ｎ型フィールドストップ層３により、オフ時に高抵抗のｎ型ドリフト層４からｎ型フィールドストップ層３中に伸びる空乏層が抑えられるため、ｎ型ドリフト層４を薄くしてもｐ型コレクタ層２に空乏層が到達するパンチスルーを防ぐことができる。ｎ型フィールドストップ層３は単層でも良いし多層でも良く、多層の場合は同じ設定膜厚と設定キャリア濃度で多層としても良いし、異なる設定膜厚と設定キャリア濃度で積層しても良い。
ここで、ＩＧＢＴは、伝導度変調効果によりオン抵抗が低いという利点を有する。従来、伝導度変調効果による低オン抵抗化を効率よく図るために、上述のようにｎ型ドリフト層４の内部の基体おもて面側に、ｎ型ドリフト層４と同導電型で、かつｎ型ドリフト層４よりも不純物濃度の高いｎ型キャリア蓄積層５を設けている。ｎ型キャリア蓄積層５が少数キャリアの障壁となり、少数キャリアの蓄積効果が高くなるため、コレクタ−エミッタ間の電流密度が増大され、伝導度変調効果が高くなる。
炭化珪素基体のおもて面側（後述するｐ型ベース領域６側）には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が設けられている。ＭＯＳゲートは、ｐ型ベース領域６、ｎ+型エミッタ領域（第１導電型の第２半導体領域）７、ｐ+型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０からなる。具体的には、ｐ型ベース領域６は、ｎ型キャリア蓄積層５（４）上に設けられ、イオン注入により形成される。ｐ型ベース領域６の内部には、ｐ型ベース領域６を深さ方向に貫通してｎ型キャリア蓄積層５（４）に達するｎ型のＪＦＥＴ領域（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１８が設けられている。ＪＦＥＴ領域１８の不純物濃度は、ｎ型ドリフト層４の不純物濃度よりも高い。ＪＦＥＴ領域１８は、ＪＦＥＴ抵抗を低減させ、オン抵抗を低下させる機能を有する。ｐ型ベース領域６の、ＪＦＥＴ領域１８以外の部分に、ゲート電極９に沿ってチャネルが形成される。
また、ｐ型ベース領域６の内部には、ｎ+型エミッタ領域７が選択的に設けられている。ｐ型ベース領域６の内部に、ｐ+型コンタクト領域８を選択的に設けてもよい。この場合、ｎ+型エミッタ領域７は、ｐ型ベース領域６よりも深く設けられてもよい。ｎ+型エミッタ領域７およびｐ+型コンタクト領域８は、ＪＦＥＴ領域１８と離して配置されている。ｐ+型コンタクト領域８は、ｎ+型エミッタ領域７よりもＪＦＥＴ領域１８から離れた位置に配置され、かつｎ+型エミッタ領域７に接する。ｐ型ベース領域６の、ＪＦＥＴ領域１８とｎ+型エミッタ領域７とに挟まれた部分の表面上には、ＪＦＥＴ領域１８の表面からｎ+型エミッタ領域７の表面にわたってゲート絶縁膜９が設けられている。ゲート絶縁膜９の表面上には、ゲート電極１０が設けられている。ゲート電極１０を覆うように層間絶縁膜（不図示）が設けられている。
層間絶縁膜は、炭化珪素基体のおもて面上に設けられている。層間絶縁膜を深さ方向に貫通するコンタクトホールには、ｎ+型エミッタ領域７およびｐ+型コンタクト領域８が露出されている。エミッタ電極１１は、層間絶縁膜を深さ方向に貫通するコンタクトホールを介してｎ+型エミッタ領域７およびｐ+型コンタクト領域８に接するとともに、ゲート絶縁膜９および層間絶縁膜によってゲート電極１０と電気的に絶縁されている。ｐ+型コンタクト領域８が設けられていない場合、エミッタ電極１１は、ｎ+型エミッタ領域７およびｐ型ベース領域６に接する。炭化珪素基体の裏面（すなわちｐ型炭化珪素基板１の裏面）には、コレクタ電極１２が設けられている。
このような炭化珪素ＩＧＢＴでは、ゲート電極１０に正の電圧を印加した場合には、ゲート絶縁膜９と接するｐ型ベース領域６（ｐ型炭化珪素チャネル層）の界面近傍付近に反転層が形成され、ＩＧＢＴがオン状態になる。チャネルから流れ出た電子はｐ型ベース領域６間のｎ型キャリア蓄積層５から、ｎ型ドリフト層４に到達すると、ｐ型ベース領域６とｎ型ドリフト層４とｐ型コレクタ層２とで形成されるＰＮＰトランジスタがオンされｐ型コレクタ層２からホール（空孔）がｎ型ドリフト層４に注入されて伝導変調により低抵抗化する。
一方、逆方向印加時には、ｐ型ベース領域６からｎ型キャリア蓄積層５を経由してｎ型ドリフト層４に空乏層が広がる。このとき、ｐ型ベース領域６の角部あるいは側部に電界が集中するとアバランシェが発生し耐圧が下がる。
図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図２に示すように、エッジ終端領域５２は活性領域５１を囲むように配置されている。また、図１に示すように、ｐ型ベース領域６およびＪＦＥＴ領域１８は、オン時に電流の流れる活性領域５１のみに設けられ、エッジ終端領域５２に設けられていない。終端構造部５３は、活性領域５１を囲み、活性領域５１からｐ型炭化珪素基板（半導体チップ）１の端部Ｔまでの領域である。
図３は、キャリア密度の活性領域からの距離依存性を示すグラフである。図３において、横軸は、活性領域５１からの位置を示し、単位はｍｍである。縦軸は、キャリア密度として正孔密度を示し、単位はｃｍ-3である。また、図３は、正孔のキャリア寿命を１０μｓとした場合の電流１００Ａ／ｃｍ2、室温（２５℃程度）でのシミュレーション結果である。
ここで、キャリア密度が閾値１×１０15／ｃｍ3を上回ると、ｎ型ドリフト層４の端部Ｔからの積層欠陥（ＳＦ）が拡大してしまう。図３に示すように、チップの端部Ｔからの位置が１．２ｍｍ以下の領域は、通電時キャリア密度が１×１０15／ｃｍ3以上となっている。これは、キャリア密度が電子密度である場合も同様の結果となる。このため、実施の形態１の炭化珪素半導体装置では、活性領域５１からチップの端部Ｔまでの間を１．２ｍｍ以上とすることにより、チップの端部Ｔでの通電時の電子密度または正孔密度の小さい方の密度を、積層欠陥（ＳＦ）が拡大する閾値１×１０15／ｃｍ3以下にしている。このため、半導体チップの通電時に、チップの端部Ｔからの積層欠陥（ＳＦ）の拡大を抑制することができる。また、高温、大電流に対応するため、活性領域５１からチップの端部Ｔまでの間を１．５ｍｍ以上にすることが好ましく、２．０ｍｍ以上とすることがより好ましい。
炭化珪素基板は、基板上に半導体層をエピタキシャル成長させるため、４度のオフ角が設けられている。オフ角が設けられている方向（オフ方向）は、＜１１−２０＞方向である。ここで、積層欠陥の拡張方向は、オフ方向と垂直な＜１−１００＞方向であるため、少なくとも＜１−１００＞方向で、活性領域５１からチップの端部Ｔまでの間が１．２ｍｍ以上であることが必要である。
図４は、従来の炭化珪素半導体装置の通電前および通電後の特性を示すグラフである。図５は、実施の形態１にかかる炭化珪素半導体装置の通電前および通電後の特性を示すグラフである。図４および図５では通電前の特性は実線で示し、通電後の特性は点線で示す。図４および図５において、横軸は順方向電圧を示し、単位はＶであり、縦軸は順方向電流密度を示し、単位はＡ／ｃｍ2である。ここで、従来の炭化珪素半導体装置では、活性領域１５１からチップの端部Ｔまでの間が０．５ｍｍであり、実施の形態１にかかる炭化珪素半導体装置では、活性領域５１からチップの端部Ｔまでの間（活性領域５１から終端構造部５３の端部までの間）は１．２ｍｍ以上である。
図４に示すように、従来の炭化珪素半導体装置では、素子端部において、キャリアの再結合が発生することにより、順方向電圧増大現象が発生している。図４では、通電前と通電後では、順方向電流密度１００Ａ／ｃｍ2で順方向電圧の増加ΔＶｆは５Ｖ以上となり、順方向電圧は大幅に増えている。一方、実施の形態１にかかる炭化珪素半導体装置では、素子端部において、キャリアの密度が１×１０15／ｃｍ3以下であるため、キャリアの再結合が発生することがない。このため、順方向電流密度１００Ａ／ｃｍ2で順方向電圧の増加ΔＶｆは０．０１Ｖ以下となり、順方向電圧にほとんど変化がなく、順方向電圧増大を抑制できている。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
実施の形態１にかかる炭化珪素半導体装置の製造方法について、半導体材料として炭化珪素を用い、ｎチャネル型ＩＧＢＴを作製（製造）する場合を例に説明する。図６〜図８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｐ型の炭化珪素でできた、ｐ型炭化珪素基板１を用意する。次に、ｐ型炭化珪素基板１の第１主面（おもて面）の上に、エピタキシャル成長により、ｐ型コレクタ層２、ｎ型フィールドストップ層３およびｎ型ドリフト層４を堆積させる。ここまでの状態が図６に記載される。
次に、ｎ型ドリフト層４の表面に、エピタキシャル成長により、ｎ型キャリア蓄積層５を堆積させる。次に、ｎ型キャリア蓄積層５の表面にｐ型ベース領域６の形成領域に対応する部分を開口したイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとしてｐ型不純物イオン注入により、ｐ型ベース領域６を形成する。ｎ型キャリア蓄積層５のｐ型ベース領域６に挟まれた領域がＪＦＥＴ領域１８となる。次に、イオン注入用マスクを除去する。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入によりｐ型ベース領域６の表面層に、ｐ+型コンタクト領域８を選択的に形成する。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース領域６の表面層に、ｎ+型エミッタ領域７を選択的に形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ終端領域５２のｐ型ベース領域６の表面層に、ｐ型終端領域１３を選択的に形成する。
上述したｎ+型エミッタ領域７およびｐ+型コンタクト領域８を形成するための各イオン注入の順序は種々変更可能である。次に、各イオン注入によってそれぞれ形成された拡散領域を活性化させるための活性化アニール（熱処理）を行う。ここまでの状態が図７に記載される。
次に、炭化珪素基体のおもて面（ｐ+型ベース領域６側の面）を熱酸化して、ゲート絶縁膜９を形成する。次に、ゲート絶縁膜９上にゲート電極１０として、例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を形成し、パターニングする。
次に、ゲート電極１０を覆うように層間絶縁膜（不図示）を形成し、パターニングしてから熱処理（リフロー）する。層間絶縁膜のパターニング時、コンタクトホールを形成するとともに、コンタクトホールに露出されたゲート絶縁膜９も除去して、ｎ+型エミッタ領域７およびｐ+型コンタクト領域８を露出させる。ここまでの状態が図８に記載される。
次に、例えばスパッタ法により、コンタクトホールを埋め込むようにエミッタ電極１１を形成する。次に、ｐ型炭化珪素基板１の裏面にコレクタ電極１２を形成する。次に、エミッタ電極１１上に、エミッタ配線（不図示）を形成する。次に、炭化珪素基体のおもて面に保護膜（不図示）を形成する。その後、炭化珪素基体をチップ状に切断（ダイシング）することで、図１に示したＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、チップの端部でのキャリア密度は、積層欠陥（ＳＦ）が拡大する閾値１×１０15／ｃｍ3以下となっている、これにより、半導体チップの通電時に、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
（実施の形態２）
図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２では、活性領域５１から端部Ｔまでの領域（活性領域５１から終端構造部５３の端部までの間）に低ライフタイム領域１４をｐ型炭化珪素基板（半導体チップ）１の高さ（厚さ）方向全体に設けたものである。低ライフタイム領域１４は、電子線やプロトン（Ｈ+）を照射することにより、結晶構造にダメージが設けられている。低ライフタイム領域１４を設けることにより、チップの端部Ｔでのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。また、積層欠陥の拡張方向は、オフ方向と垂直な＜１−１００＞方向であるため、少なくとも＜１−１００＞方向で、活性領域５１からチップの端部Ｔまでの領域に低ライフタイム領域１４が設けられていることが必要である。
また、実施の形態２にかかる炭化珪素半導体装置は、例えば、素子構造を形成した後、ｐ型炭化珪素基板１をダイシングする前に、ｐ型炭化珪素基板１の活性領域５１から端部Ｔまでの領域に電子線やプロトン（Ｈ+）を照射することで、低ライフタイム領域１４を形成することができる。
以上、説明したように、実施の形態２によれば、活性領域から端部までに低ライフタイム領域が設けられている。これにより、チップの端部でのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
（実施の形態３）
図１０は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３では、活性領域５１から終端構造部５３の端部までの間のｐ型炭化珪素基板１側のｐ型領域（ｐ型炭化珪素基板１およびｐ型コレクタ層２）に接するｎ型領域（ｎ型フィールドストップ層３またはｎ型ドリフト層４）に不純物添加領域１５を設けたものである。図１０は、ｎ型フィールドストップ層３に不純物添加領域１５を設けた例を示している。不純物添加領域１５は、バナジウム（Ｖ）、チタン（Ｔｉ）、ホウ素（Ｂ）、窒素（Ｎ）などを添加することにより形成される。不純物添加領域１５を設けることにより、チップの端部Ｔでのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。また、窒素の密度は１×１０18／ｃｍ3以上であり、ホウ素の密度は１×１０17／ｃｍ3以上であり、バナジウムまたはチタンの密度は１×１０14／ｃｍ3以上であることが好ましい。
また、実施の形態３にかかる炭化珪素半導体装置は、例えば、ｐ型炭化珪素基板１側のｐ型領域に接するｎ型領域を形成した後に、ｎ型領域にバナジウム（Ｖ）、チタン（Ｔｉ）、ホウ素（Ｂ）、窒素（Ｎ）などをイオン注入により添加することにより形成される。このｎ型領域の厚さは、０．１μｍ以上２μｍ以下であることが好ましい。
以上、説明したように、実施の形態３によれば、活性領域から端部までのｐ型炭化珪素基板側のｐ型領域に接するｎ型領域に不純物添加領域が設けられている。これにより、チップの端部でのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
（実施の形態４）
図１１は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態４では、活性領域５１から終端構造部５３の端部までの間のｐ型炭化珪素基板１側のｎ型領域（ｎ型フィールドストップ層３またはｎ型ドリフト層４）に接するｐ型領域（ｐ型炭化珪素基板１およびｐ型コレクタ層２）にカウンタードープ領域１６を設けたものである。図１１は、ｐ型コレクタ層２にカウンタードープ領域１６を設けた形態を示している。カウンタードープ領域１６は、ｐ型領域のドナーとなる不純物をカウンタードープすることにより形成され、結晶構造にダメージが設けられている領域である。カウンタードープ領域１６を設けることにより、チップの端部Ｔでのキャリアのライフタイムを短くすることができ、チップの端部Ｔにキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。
また、実施の形態４にかかる炭化珪素半導体装置は、例えば、ｐ型炭化珪素基板１側のｎ型領域に接するｐ型領域を形成した後に、ｐ型領域のドナーとなる不純物、例えばアルミニウム（Ａｌ）などをイオン注入により添加することにより形成される。
以上、説明したように、実施の形態４によれば、活性領域から端部までのｐ型炭化珪素基板側のｎ型領域に接するｐ型領域にカウンタードープ領域が設けられている。これにより、チップの端部でのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
（実施の形態５）
図１２は、実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態５は、活性領域５１から終端構造部５３の端部までの間の領域Ｓにおいて、ｐ型炭化珪素基板１およびコレクタ電極１２が除去されたものである。これにより、除去された領域Ｓはオン時に電流が流れなくなるため、ｐ型炭化珪素基板１からチップの端部Ｔにキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。
また、実施の形態５にかかる炭化珪素半導体装置は、例えば、素子構造を形成した後のｐ型炭化珪素基板１をダイシングする前に、活性領域５１から端部Ｔまでの領域Ｓのｐ型炭化珪素基板１およびコレクタ電極１２を除去することにより形成することができる。
以上、説明したように、実施の形態５によれば、活性領域から端部までの領域において、ｐ型炭化珪素基板およびコレクタ電極が除去される。これにより、当該領域では、ｐ型炭化珪素基板からチップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
（実施の形態６）
図１３は、実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態６では、活性領域５１から終端構造部５３の端部までの間の領域Ｓ’において、コレクタ電極１２が除去されたものである。これにより、当該領域Ｓ’はオン時に電流が流れなくなるため、ｐ型炭化珪素基板１からチップの端部Ｔにキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。
また、実施の形態６にかかる炭化珪素半導体装置は、例えば、ｐ型炭化珪素基板１の裏面にコレクタ電極１２を形成する際、活性領域５１のみにコレクタ電極１２を形成することで形成できる。また、素子構造を形成した後の半導体基板（半導体チップ）１をダイシングする前に、活性領域５１から端部Ｔまでの領域Ｓ’のコレクタ電極１２を除去することにより、形成することもできる。
また、ｐ型炭化珪素基板１をｐ型領域としてエピタキシャル成長で形成する場合、コレクタ電極１２を形成する箇所に、オーミックコンタクトを形成するため、イオン注入を行っている。このイオン注入を活性領域５１のみに行うことで、コレクタ電極１２を全面に形成しても、活性領域５１から端部Ｔまでの領域Ｓ’のコレクタ電極１２を除去した形態と同様の効果が得られる。
以上、説明したように、実施の形態６によれば、活性領域から端部までの領域において、コレクタ電極が除去される。これにより、当該領域では、ｐ型炭化珪素基板からチップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
（実施の形態７）
図１４は、実施の形態７にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態７では、活性領域５１から終端構造部５３の端部までの間に、ｎ型キャリア蓄積層５（４）を貫通して、ｐ型コレクタ層２に達するベベルメサ１７が設けられている。これにより、炭化珪素半導体装置の端部Ｔから、基底面転位という線欠陥が積層欠陥という面欠陥に拡張し、活性領域５１に達することを防ぐことができる。
また、実施の形態７にかかる炭化珪素半導体装置は、例えば、ｎ型キャリア蓄積層５（４）を形成後に、ドライエッチングにより、ベベルメサ１７を形成することにより、形成することもできる。
以上、説明したように、実施の形態７によれば、活性領域から端部までの間に、ベベルメサが設けられている。これにより、炭化珪素半導体装置の端部から、基底面転位という線欠陥が積層欠陥という面欠陥に拡張し、活性領域に達することを防ぐことができる。このため、順方向電圧増大を抑制することができる。
（実施の形態８）
図１５は、実施の形態８にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態８では、活性領域５１から終端構造部５３の端部までの間の所定の領域Ｓ”が、ｐ型炭化珪素基板１の高さ（厚さ）方向全体に、例えば１０〜３０μｍ除去されている。これにより、端部Ｔに存在していた基底面転位が除去され、基底面転位という線欠陥が積層欠陥という面欠陥に拡張し、活性領域５１に達することを防ぐことができる。
また、実施の形態８にかかる炭化珪素半導体装置は、例えば、素子構造を形成した後の半導体基板（半導体チップ）１をダイシングした後に、ｐ型炭化珪素基板１の活性領域５１から終端構造部５３の端部までの間の所定の領域Ｓ”をドライエッチングにより除去することで形成することができる。
以上、説明したように、実施の形態８によれば、端部から活性領域までの所定の領域が、ｐ型炭化珪素基板の高さ（厚さ）方向全体に除去されている。これにより、端部に存在していた基底面転位が除去され、基底面転位という線欠陥が積層欠陥という面欠陥に拡張し、活性領域に達することを防ぐことができる。このため、順方向電圧増大を抑制することができる。
（実施の形態９）
図１６は、実施の形態９にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態９では、活性領域５１から終端構造部５３の端部までの間のｐ型炭化珪素基板１の高さ（厚さ）方向全体に低ライフタイム領域１４が設けられている。低ライフタイム領域１４は、電子線やプロトン（Ｈ+）を照射することにより、結晶構造にダメージが設けられている。低ライフタイム領域１４を設けることにより、チップの端部Ｔでのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。
また、実施の形態９にかかる炭化珪素半導体装置は、例えば、素子構造を形成した後のｐ型炭化珪素基板１をダイシングした後に、ｐ型炭化珪素基板１の活性領域５１から端部Ｔまでの領域に側面側（図１６の矢印Ｖ’側）から電子線やプロトン（Ｈ+）を照射することで、低ライフタイム領域１４を形成することができる。
以上、説明したように、実施の形態９によれば、活性領域から端部までに低ライフタイム領域が設けられている。これにより、チップの端部でのキャリアのライフタイムを短くすることができ、チップの端部にキャリア（正孔）が注入されることを抑制でき、チップの端部からの積層欠陥（ＳＦ）の拡大を抑制することができる。このため、順方向電圧増大を抑制することができる。
以上、実施の形態１〜９では、ｎチャネル炭化珪素ＩＧＢＴ６０を例に説明したが、実施の形態１〜９は他の構造の炭化珪素半導体装置にも適用可能である。図１７〜１９は、実施の形態１〜９にかかる炭化珪素半導体装置の他の構造を示す断面図である。
図１７は、Ｐｉｎダイオード６１の例を示す。Ｐｉｎダイオード６１は、図１７に示すように、ｐ型炭化珪素基板１のおもて面上にエピタキシャル成長により、ｐ型バッファ層２０、ｐ型ドリフト層２１、ｎ型カソード層２２を順に積層してなる炭化珪素基体を用いて構成される。ｎ型カソード層２２上にカソード電極２３が設けられ、裏面にアノード２４が設けられている。
ｎ型カソード層２２は、オン時に電流の流れる活性領域のみに設けられ、終端構造部５３に設けられていない。終端構造部５３には、例えば、外側（半導体基板の側面側）に配置されるほど不純物濃度を低くしたｎ型終端領域２５からなる耐圧構造が配置される。
図１８は、ＭＯＳＦＥＴ６２の例を示す。図１８に示すように、ＭＯＳＦＥＴ６２は、ｐ型半導体基板１のおもて面上にエピタキシャル成長により、ｐ型フィールドストップ層２６、ｐ型ドリフト層２１、ｐ型キャリア蓄積層２７を順に積層してなる炭化珪素基体を用いて構成される。ｎ型キャリア蓄積層２７の内部にｎ型ベース領域２８が設けられる。また、ｎ型ベース領域２８の内部に、ｐ+型ソース領域２９およびｎ+型コンタクト領域３０が設けられている。ｎ型ベース領域２８の内部には、ｎ型ベース領域２８を深さ方向に貫通してｐ型キャリア蓄積層２７に達するｐ型のＪＦＥＴ領域１８が設けられている。
また、ｎ型ベース領域２８およびｐ+型ソース領域２９の表面にわたってゲート絶縁膜９が設けられている。ゲート絶縁膜９の表面上には、ゲート電極１０が設けられており、ゲート電極１０を覆うように層間絶縁膜（不図示）が設けられている。炭化珪素基体のおもて面側に、ｐ+型ソース領域２９およびｎ+型コンタクト領域３０に接するソース電極３１が設けられ、ソース電極３１上にソース配線（不図示）が設けられ、ソース配線上に保護膜（不図示）が設けられている。また、裏面にドレイン電極３２が設けられている。
ｎ型ベース領域２８およびＪＦＥＴ領域１８は、オン時に電流の流れる活性領域のみに設けられ、終端構造部５３に設けられていない。終端構造部５３には、例えば、外側（半導体基板の側面側）に配置されるほど不純物濃度を低くしたｎ型終端領域２５からなる耐圧構造が配置される。
図１９は、サイリスタ６３の例を示す。また、ＧＴＯやＧＣＴ（Ｇａｔｅ Ｃｏｍｍｕｔａｔｅｄ Ｔｕｒｎ−ｏｆｆ ｔｈｙｒｉｓｔｏｒ）でも同様である。図１９に示すように、サイリスタ６３は、ｐ型半導体基板１のおもて面上にエピタキシャル成長により、ｐ型バッファ層２０、ｎ型バッファ層３４、ｎ型ドリフト層４、ｐ型ゲート層３５、ｎ型カソード層２２を順に積層してなる炭化珪素基体を用いて構成される。ｐ型ゲート層３５の内部にｐ+型コンタクト領域８が設けられ、ｎ型カソード層２２を深さ方向に貫通するコンタクトホールには、ｐ+型コンタクト領域８が露出されている。
また、ｐ+型コンタクト領域８の表面上には、ゲート電極１０が設けられており、ゲート電極１０を覆うように層間絶縁膜（不図示）が設けられている。炭化珪素基体のおもて面側に、ｎ型カソード層に接するカソード電極２３が設けられている。また、裏面にアノード電極２４が設けられている。
ｐ型ゲート層３５は、オン時に電流の流れる活性領域のみに設けられ、終端構造部５３に設けられていない。終端構造部５３には、例えば、外側（半導体基板の側面側）に配置されるほど不純物濃度を低くしたｐ型終端領域１３からなる耐圧構造が配置される。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ ｐ型炭化珪素基板
２ ｐ型コレクタ層
３ ｎ型フィールドストップ層
４ ｎ型ドリフト層
５ ｎ型キャリア蓄積層
６ ｐ型ベース領域
７ ｎ+型エミッタ領域
８ ｐ+型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ エミッタ電極
１２ コレクタ電極
１３ ｐ型終端領域
１４ 低ライフタイム領域
１５ 不純物添加領域
１６ カウンタードープ領域
１７ ベベルメサ
１８ ＪＦＥＴ領域
２０ ｐ型バッファ層
２１ ｐ型ドリフト層
２２ ｎ型カソード層
２３ カソード電極
２４ アノード電極
２５ ｎ型終端領域
２６ ｐ型フィールドストップ層
２７ ｐ型キャリア蓄積層
２８ ｎ型ベース領域
２９ ｐ+型ソース領域
３０ ｎ+型コンタクト領域
３１ ソース電極
３２ ドレイン電極
３４、１３４ ｎ型バッファ層
３５ ｐ型ゲート層
５１、１５１ 活性領域
５２、１５２ エッジ終端領域
５３ 終端構造部
６０ ｎチャネル型ＩＧＢＴ
６１、１６１ ＰｉＮダイオード
６２ ＭＯＳＦＥＴ
６３ サイリスタ
１０１ ｎ型炭化珪素基板
１０２ ｎ型バッファ層
１０３ ｎ型ドリフト層
１０４ ｐ型アノード層
１０５ アノード電極
１０６ カソード電極
１０７ ｐ型終端領域
１１１ ｐ型炭化珪素基板
１１２ ｐ型バッファ層
１１３ ｐ型ドリフト層
１１４ ｎ型カソード層
１１５ カソード電極
１１６ アノード電極
１１７ ｎ型終端領域

Claims (19)

  1. 電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する炭化珪素半導体装置であって、
    第２導電型の半導体基板と、
    前記半導体基板の一方の主面側に設けられた第２導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板に対して反対側の表面に設けられた第１導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板に対して反対側の表面層に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の、前記半導体基板に対して反対側の表面層に設けられた前記第２半導体層より不純物濃度が高い第１導電型の第２半導体領域と、
    前記第１半導体領域の、前記第２半導体層と前記第２半導体領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記第１半導体領域および前記第２半導体領域に接する第１電極と、
    前記第１半導体層の他方の主面側に設けられた第２電極と、
    を備え、
    前記終端構造部における前記第２半導体層の端部の通電時の電子密度または正孔の密度の小さい方の密度は、１×１０15／ｃｍ3以下であることを特徴とする炭化珪素半導体装置。
  2. 前記終端構造部における前記第２半導体層の端部の通電時の正孔の密度は、１×１０15／ｃｍ3以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記活性領域から前記終端構造部の端部までの間の距離は、１．２ｍｍ以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記半導体基板のオフ角と垂直な方向で、前記活性領域から前記終端構造部の端部までの間の距離は、１．２ｍｍ以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  5. 前記活性領域から前記終端構造部の端部までの間に、低ライフタイム領域が設けられていることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記半導体基板のオフ角と垂直な方向で、前記活性領域から前記終端構造部の端部までの間に、低ライフタイム領域が設けられていることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
  7. 前記第１半導体層と前記第２半導体層との間に、前記第２半導体層よりも不純物濃度の高い第１導電型の第３半導体層を備え、
    前記終端構造部における前記第３半導体層に、バナジウム、チタン、ホウ素または窒素が添加されていることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
  8. 前記窒素の密度は１×１０18／ｃｍ3以上であり、前記ホウ素の密度は１×１０17／ｃｍ3以上であり、前記バナジウムまたは前記チタンの密度は１×１０14／ｃｍ3以上であることを特徴とする請求項７に記載の炭化珪素半導体装置。
  9. 前記第３半導体層の厚さは、０．１μｍ以上２μｍ以下であることを特徴とする請求項８に記載の炭化珪素半導体装置。
  10. 前記第１半導体層と前記第２半導体層との間に、前記第２半導体層よりも不純物濃度の高い第１導電型の第３半導体層を備え、
    前記終端構造部における前記第３半導体層は、結晶構造にダメージが設けられていることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
  11. 前記終端構造部における前記第１半導体層に、バナジウム、チタン、ホウ素または窒素が添加されていることを特徴とする請求項１〜１０のいずれか一つに記載の炭化珪素半導体装置。
  12. 前記終端構造部における前記第１半導体層は、結晶構造にダメージが設けられていることを特徴とする請求項１〜１０のいずれか一つに記載の炭化珪素半導体装置。
  13. 前記半導体基板および前記第２電極は、前記活性領域のみに設けられていることを特徴とする請求項１〜１２のいずれか一つに記載の炭化珪素半導体装置。
  14. 前記第２電極は、前記活性領域のみに設けられていることを特徴とする請求項１〜１２のいずれか一つに記載の炭化珪素半導体装置。
  15. 前記終端構造部に、前記第２半導体層の、前記半導体基板に対して反対側の表面から、前記第１半導体層に達する溝が設けられていることを特徴とする請求項１〜１４のいずれか一つに記載の炭化珪素半導体装置。
  16. 前記終端構造部の端部から前記活性領域までの所定の領域に基底面転位を有していないことを特徴とする請求項１〜１５のいずれか一つに記載の炭化珪素半導体装置。
  17. 前記終端構造部の端部から前記活性領域までの所定の領域は、結晶構造にダメージが設けられていることを特徴とする請求項１〜１５のいずれか一つに記載の炭化珪素半導体装置。
  18. 電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する炭化珪素半導体装置の製造方法であって、
    第２導電型の半導体基板の一方の主面側に第２導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板に対して反対側の表面に第１導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記半導体基板に対して反対側の表面層に第２導電型の第１半導体領域を形成する第３工程と、
    前記第１半導体領域の、前記半導体基板に対して反対側の表面層に前記第２半導体層より不純物濃度が高い第１導電型の第２半導体領域を形成する第４工程と、
    前記第１半導体領域の、前記第２半導体層と前記第２半導体領域とに挟まれた領域の表面にゲート絶縁膜を形成する第５工程と、
    前記ゲート絶縁膜上にゲート電極を形成する第６工程と、
    前記第１半導体領域および前記第２半導体領域に接する第１電極を形成する第７工程と、
    前記第１半導体層の他方の主面側に第２電極を形成する第８工程と、
    を含み、
    前記終端構造部における前記第２半導体層の端部の正孔の密度を、１×１０15／ｃｍ3以下に形成することを特徴とする炭化珪素半導体装置の製造方法。
  19. 前記第８工程より後に、前記終端構造部の端部から前記活性領域までの所定の領域をドライエッチングにより除去する第９工程をさらに含むことを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
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