JP5147244B2 - バイポーラ型半導体素子 - Google Patents
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Description
この発明は、炭化珪素単結晶基板の表面から成長させた炭化珪素エピタキシャル部の内部で電流通電時に電子と正孔が再結合するバイポーラ型半導体素子に関する。一例として、この発明は、特に、電流通電に伴い順方向電圧が経時増加する要因である積層欠陥の核となる欠陥を低減させることが可能なバイポーラ型半導体素子に関する。
従来、炭化珪素(ＳｉＣ)などのワイドギャップ半導体材料は、シリコン(Ｓｉ)に比べて絶縁破壊電界強度が約１０倍高い等の優れた特性を有しており、高い耐逆電圧特性を有する高耐圧バイポーラパワー半導体素子に好適な材料として注目されている。
ｐｉｎダイオードやバイポーラトランジスタ、ＧＴＯ(ゲートターンオフトランジスタ)、ＧＣＴ(ゲート転流型ターンオフトランジスタ)などのバイポーラ半導体素子は、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ半導体素子に比べてビルトイン電圧が高いが、少数キャリアの注入によるドリフト層の伝導度変調によりオン抵抗が大幅に小さくなる。
したがって、電力用途などの高電圧大電流領域では、損失を小さくするために、バイポーラ半導体素子が用いられている。ＳｉＣでこれらのバイポーラ半導体素子を構成すると、Ｓｉの素子に比べて格段に優れた性能を実現できる。
例えば、ＳｉＣで構成した１０ｋＶの高耐圧ｐｉｎダイオード素子は、順方向電圧がＳｉのｐｉｎダイオードの約１/３であり、オフ時の速度に該当する逆回復時間が約１/２０以下と高速である。
また、ＳｉＣで構成した１０ｋＶの高耐圧ｐｉｎダイオード素子は、電力損失をＳｉのｐｉｎダイオードの約１／５以下に低減でき、省エネルギー化に大きく貢献できる。また、ＳｉＣのｐｉｎダイオード以外にもＳｉＣのｎｐｎトランジスタやＳｉＣのＳＩＡＦＥＴ、ＳｉＣのＳＩＪＦＥＴなどが開発され、同様の電力損失低減効果が報告されている(例えば、非特許文献１を参照)。
この他には、ドリフト層として反対極性のｐ型半導体層を用いたＳｉＣのＧＴＯなども開発されている(例えば、非特許文献２を参照)。
ＳｉＣを用いて半導体素子を作製する場合、ＳｉＣ単結晶の拡散係数が極めて小さいために不純物を深く拡散させることが困難である。このことから、ＳｉＣバルク単結晶基板上に、基板と同一の結晶型で、所定の膜厚および不純物濃度を有する単結晶膜をエピタキシャル成長させることが多い。
図６に示すように、ドリフト層の不純物濃度は、素子が要求する耐電圧値によって決まる。例えば、耐電圧値２０ｋＶの半導体素子を作製する場合、不純物濃度が５×１０１４ｃｍ−３以下のドリフト層が必要である。なお、図６において、縦軸の「１Ｅ＋１４」,「１Ｅ＋１５」,「１Ｅ＋１６」は、それぞれ、１×１０１４,１×１０１５,１×１０１６を表している。
ところで、このようにして得られた従来のバイポーラ半導体素子には、マテリアルズ サイエンス フォーラム ボリューム３８９−３９３(２００２)第１２５９−１２６４頁［Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ.３８９−３９３(２０００) ｐｐ.１２５９−１２６４］で報告されているように、新品のバイポーラ半導体素子に通電を開始してから通電時間(使用時間)が増えるに従い経時変化により順方向電圧が増大する現象がある。
この現象を「順方向電圧劣化」と呼ぶ。新品のバイポーラ半導体素子に順方向に、電流密度１００Ａ／ｃｍ２で１時間通電したとき、通電開始直後と１時間通電後の電流密度１００Ａ／ｃｍ２での「順方向電圧差ΔＶｆ」で順方向電圧劣化の度合いを表す。
ＳｉＣ基板中には、貫通らせん転位(ＴＳＤ)、貫通刃状転位(ＴＥＤ)といったｃ軸方向に平行な貫通タイプの線欠陥とｃ軸に垂直な基底面転位(ＢＰＤ)といった線欠陥が含まれている。線欠陥のほとんどは、エピタキシャル成長の成長方向(ｃ軸方向)と平行なＴＳＤとＴＥＤである。これは、成長界面付近の転位には、界面と垂直になるような力が働くため、ｃ軸と垂直なＢＰＤはＴＥＤに変換されるためと考えられる。
しかし、ＢＰＤの一部は、ＴＥＤに変換されず、ＢＰＤのまま存在する。更にエピタキシャル成長時に、基板とエピタキシャル層の界面から発生するＢＰＤが存在することも報告されている(例えば、非特許文献３を参照)。
上述のＴＳＤやＴＥＤといった線欠陥、およびフランクタイプの積層欠陥は安定であることが知られている。しかし、ＢＰＤは安定ではなく、積層欠陥に拡張してしまうことが報告されている。
ＢＰＤは、ｃ面内に存在する完全転位とよばれる線欠陥で、これは、簡単に二つのショックレーの部分転位に分解する。二つの部分転位は反発し合う力が働くので、ＢＰＤの分解が容易に起こる。この二つの部分転位の間には、面欠陥が存在し、積層欠陥となる。
この部分転位と積層欠陥を含めたものは拡張転位と呼ばれている。積層欠陥は面積に比例するエネルギーを持つので、部分転位の反発力と釣り合うところで、積層欠陥の拡張は一旦止まり、エピタキシャル膜の結晶中に拡張転位として存在する。
ＳｉＣ中で、この二つの部分転位の一方はＳｉをコアとして持ち、もう片方はＣをコアとして持っている。Ｓｉコアを持つ部分転位はＳｉＣ中の再結合発光程度の比較的低いエネルギーで積層欠陥を広げる方に動くことが報告されている。この時、Ｃコアを持つ部分転位は動かない。この結果、バイポーラデバイス中での電子と正孔の再結合発光により、積層欠陥が広がっていく。
この広がった積層欠陥は、キャリアのライフタイムキラーとして働き、積層欠陥の存在するエリアでは、十分な伝導度変調が起こらない。このため、電流は、積層欠陥の存在しないエリアに集中し、電流の流れる面積が小さくなる。
その結果、オン電圧が上昇する現象が発生する。その結果、素子内部での電力損失が著しく増大し、素子内部での発熱により素子が破壊されてしまう場合が生じる。
以上のように、ＳｉＣバイポーラ素子は、Ｓｉ素子に比べて大変優れた初期特性を有しているにもかかわらず、この順方向電圧劣化のため信頼性が低い。そのため、長時間運転可能で電力損失が少なくかつ信頼性の高いインバーター等の電力変換装置を実現することが困難であった。このため、ＳｉＣバイポーラ素子では、順方向電圧劣化を低減させるという課題があった。
松波弘之編著、「半導体ＳｉＣ技術と応用」、日刊工業新聞社刊、(２００３年 ３月３１日初版発行)、２１８−２２１頁、 Ａ.Ｋ.Ａｇａｒｗａｌ ｅｔ.ａｌ、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｕｍｅ ３８９−３９３、２０００年、１３４９−１３５２頁 H.Tsuchida ｅｔ.ａｌ、Japanese Journal of Applied Physics， Ｖol.４４，No.２５， ２００５年、L８０６−L８０８頁
松波弘之編著、「半導体ＳｉＣ技術と応用」、日刊工業新聞社刊、(２００３年 ３月３１日初版発行)、２１８−２２１頁、 Ａ.Ｋ.Ａｇａｒｗａｌ ｅｔ.ａｌ、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｕｍｅ ３８９−３９３、２０００年、１３４９−１３５２頁 H.Tsuchida ｅｔ.ａｌ、Japanese Journal of Applied Physics， Ｖol.４４，No.２５， ２００５年、L８０６−L８０８頁
そこで、この発明の課題は、順方向電圧の増加を抑制できるバイポーラ型半導体素子を提供することにある。
上記課題を解決するため、この発明のバイポーラ型半導体素子は、炭化珪素単結晶基板と、
上記炭化珪素単結晶基板上に形成されると共に通電時に電子と正孔が再結合する炭化珪素エピタキシャル部とを備え、
上記炭化珪素エピタキシャル部は、ショックレーの部分転位を含み、不純物濃度が１×１０１３ｃｍ−３以下であるドリフト層を有し、上記ドリフト層のフェルミレベルを積層欠陥の準位よりも下げて、積層欠陥の準位が電子で占有されないようにして、積層欠陥をライフタイムキラーとして働き難くしていることを特徴としている。
上記炭化珪素単結晶基板上に形成されると共に通電時に電子と正孔が再結合する炭化珪素エピタキシャル部とを備え、
上記炭化珪素エピタキシャル部は、ショックレーの部分転位を含み、不純物濃度が１×１０１３ｃｍ−３以下であるドリフト層を有し、上記ドリフト層のフェルミレベルを積層欠陥の準位よりも下げて、積層欠陥の準位が電子で占有されないようにして、積層欠陥をライフタイムキラーとして働き難くしていることを特徴としている。
この発明のバイポーラ型半導体素子によれば、ドリフト層の不純物濃度を１×１０１３ｃｍ−３以下としたことによって、順方向電圧劣化を抑制することが可能となる。
半導体デバイス中のバンド構造は、例えば、ｉ層として５×１０１４ｃｍ−３のドナー不純物濃度をもつ耐電圧２０ｋＶのｐｉｎダイオードの場合、図７に示すようになる。積層欠陥が形成される準位ＥＳＦは、導電帯のレベルＥｃよりも０.２２ｅＶだけ下に位置する。このとき、室温でのフェルミレベルＥｆは、導電帯のレベルＥｃよりも、０.２２ｅＶだけ下に形成されている。このとき、ｉ層の濃度は必要以上に高純度化しないのが普通である。
ここで、図８に示すように、ｉ層のフェルミレベルＥｆは不純物濃度が下がることによって低下する。例えば、ｉ層の不純物濃度を１×１０１３ｃｍ−３とすると、図９に示すように、室温でのフェルミレベルＥｆは、導電帯のレベルＥｃよりも０.３３ｅＶだけ下に形成される。この場合、フェルミレベルＥｆよりも上にある積層欠陥の準位ＥＳＦは電子で占有されていない。
したがって、ｉ層を高純度化すると、積層欠陥はライフタイムキラーとして働き難くなり、順方向電圧劣化を抑制することが可能となる。
また、この発明は、上記炭化珪素単結晶基板と炭化珪素エピタキシャル膜が、六方晶である場合に好ましく適用される。より具体的には、この発明は、上記炭化珪素単結晶基板と炭化珪素エピタキシャル膜が、六方晶四回周期型、六方晶六回周期型、六方晶二回周期型のうちのいずれかである場合に好ましく適用される。また、この発明は、上記炭化珪素単結晶基板と炭化珪素エピタキシャル膜が、菱面十五回周期型である場合に好ましく適用される。
通常は、１０ｋＶ程度の耐電圧を満たすためには、不純物濃度を５×１０１４ｃｍ−３〜１×１０１５ｃｍ−３とする最低限の高純度化を行い、製造が難しくなると共にコスト高を招くような必要以上の高純度化は行わない。これに対し、本発明では、耐電圧のために要する最低限の不純物濃度の高純度化を越える高純度化を行ったことで、順方向電圧の増加を抑制できたものである。
なお、一実施形態のバイポーラ型半導体素子では、上記ドリフト層の不純物濃度を、０.８×１０１３ｃｍ−３以上とした。
この実施形態では、高純度化のための製造上の困難さを抑えつつ、順方向電圧の増加を抑制することが可能となる。
この発明の炭化珪素バイポーラ型半導体素子によれば、ドリフト層の不純物濃度を１×１０１３ｃｍ−３以下としたことによって、順方向電圧の増加を抑制できる。
以下、この発明を図示の実施の形態により詳細に説明する。
（第１の実施の形態）
図１は、この発明のバイポーラ半導体素子の第１実施形態としてのｐｎ接合ダイオード(ｐｉｎダイオード)２０の断面図である。この第１実施形態では、第１の導電型としてのｎ型の４Ｈ型ＳｉＣで作製した基板２１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
図１は、この発明のバイポーラ半導体素子の第１実施形態としてのｐｎ接合ダイオード(ｐｉｎダイオード)２０の断面図である。この第１実施形態では、第１の導電型としてのｎ型の４Ｈ型ＳｉＣで作製した基板２１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
上記ｎ型の４Ｈ型ＳｉＣ基板２１上に、順次、不純物濃度が１×１０１３ｃｍ−３のｎ型４Ｈ−ＳｉＣ、ｐ型(第２の導電型)４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、エピタキシャルｐｉｎダイオード２０を作製する。
図１に示すｎ型の４Ｈ型ＳｉＣ基板２１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたＳｉＣ基板２１のキャリヤ密度は５×１０１８ｃｍ−３、厚さは４００μｍである。
カソードとなる基板２１の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)とアルミニウムドープｐ型ＳｉＣ層(ｐ型成長層)を順次エピタキシャル成長で形成する。上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ型のバッファ層２２とｎ型のドリフト層２３となる。バッファ層２２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。このバッファ層２２は必ずしも必要ではなくこれを形成しない場合もある。一方、ドリフト層２３はドナー密度１×１０１３ｃｍ−３、膜厚は２００μｍである。
一方、上記アルミニウムドープｐ型ＳｉＣ層であるｐ型成長層が、アノードとなるｐ型接合層２４とｐ＋型コンタクト層２５となる。このｐ型接合層２４はアクセプタ密度５×１０１７ｃｍ−３、膜厚は１.５μｍである。また、ｐ＋型コンタクト層２５はアクセプタ密度約１×１０１８ｃｍ−３、膜厚は０.５μｍである。
上述の如く、この実施形態のｐｉｎダイオード７０は、上記ＳｉＣ基板２１の上にｎ型バッファ層２２、ｎ型ドリフト層２３、ｐ型接合層２４およびｐ＋型コンタクト層２５を順次形成したものであるが、作製時の処理条件を以下により詳しく説明する。
先ず、この実施形態のｐｉｎダイオード７０は、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３) を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、基板２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。
基板２１にバッファ層２２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(２８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。また、ドリフト層２３の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(０.０００４ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８００分である。また、Ｐ型接合層２４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(１５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６分である。また、ｐ＋型コンタクト層２５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。
上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハを作製できる。
一方、この第１実施形態のエピタキシャルｐｉｎダイオード２０に対する比較例として、比較用のｐｉｎダイオードを次の如く作製した。すなわち、ｎ型の４Ｈ型ＳｉＣを用いた基板上に、不純物濃度が５×１０１４ｃｍ−３のｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣを、順次、エピタキシャル成長させて、比較用ｐｉｎダイオードを製作した。なお、図１に示す第１実施形態のｐｉｎダイオードの接合部のサイズと形状は、上記比較用のｐｉｎダイオードと同じである。
次に、上記比較用のｐｉｎダイオードを作製するときの処理条件を説明する。この比較用ｐｉｎダイオードでは、基板のＳｉ面に形成する各層のサイズと形状は図１に示すこの実施形態と実質的に同じである。このため、ここでは、説明の便宜上、本実施形態と同じ符号を用いて説明する。
まず、基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。
基板のＳｉ面にバッファ層２２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(２８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。また、ドリフト層２３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(０.０２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８００分である。また、Ｐ型接合層２４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(１５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６分である。
また、ｐ＋型コンタクト層２５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。
上記の各工程による処理により、上記比較用のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハができる。
次に、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハと、上記比較用のｐｉｎダイオード用のＳｉＣエピタキシャルウェーハのそれぞれの処理条件を比較する。
この第１実施形態を作製する処理条件では、ｎ型ドリフト層２３を形成する時のドーパントガスの流量が、比較用のもの(従来のもの)の処理条件における流量の５０分の１である。このように、この実施形態では、ｎ型ドリフト層２３作製時のドーパントガスの流量を従来より大幅に少なくして、ｎ型ドリフト層２３の不純物濃度を低くしている。すなわち、この第１実施形態では、一例として、ｎ型ドリフト層２３の不純物濃度を１×１０１３ｃｍ−３としたが、ｎ型ドリフト層２３の不純物濃度を１×１０１３ｃｍ−３以下の値であればよく、例えば、１×１０１３ｃｍ−３乃至０.８×１０１３ｃｍ−３としてもよく、０.５×１０１３ｃｍ−３,０.３×１０１３ｃｍ−３,０.１×１０１３ｃｍ−３等の１×１０１３ｃｍ−３以下の値としてもよい。
次に、この第１実施形態となるＳｉＣエピタキシャルウェーハと、比較用のＳｉＣエピタキシャルウェーハとのそれぞれに、次に説明する加工を施すことによって、図１に示すこの実施形態のｐｉｎダイオード２０および同様の層形状を有する比較用ｐｉｎダイオードを作製できる。
すなわち、まず、反応性イオンエッチング(ＲＩＥ)によりＳｉＣエピタキシャルウエーハの両端部を除去してメサ構造に加工する。このＲＩＥにおけるエッチングガスとしては、ＣＦ４(４弗化炭素)とＯ２を用いて、プラズマ処理装置により、圧力５Ｐａ、高周波電力２６０Ｗの条件で深さ約２.５μｍまでエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
次に、エッチングにより形成したメサ底部での電界集中を緩和するために、メサ底部に幅２５０μｍ、深さ０.７μｍのｐ型ＪＴＥ(ジャンクション・ターミネーション・エクステンション)２６を設けた。このｐ型ＪＴＥ２６は、Ａｌイオン注入により形成した。このＡｌイオン注入のエネルギーは３０〜４５０ｋｅＶの間で６段階に変え、トータルドーズ量は１.２×１０１３ｃｍ−２である。また、このｐ型ＪＴＥ２６の形成時には、ＪＴＥ２６の注入層がボックスプロファイルとなるように設計した。イオン注入は全て室温で行い、イオン注入のマスクには、グラファイト(厚さ５μｍ)を用いた。注入イオンの活性化のための熱処理をアルゴンガス雰囲気中で１７００℃、３分の条件で行った。アニールの後、温度１２００℃、３時間のウェット酸化により保護膜としての熱酸化膜２７を形成した。なお、図１において、３０は、絶縁保護膜(もしくは酸化膜)である。
次に、基板２１の下面に、Ｎｉ(厚さ３５０ｎｍ)を形成しカソード電極２８とする。Ｐ＋型コンタクト層２５上に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれを蒸着し、アノード電極２９とする。アノード電極２９は、Ｔｉ層２９ａとＡｌ層２９ｂから構成されている。最後に、１０００℃で２０分間の熱処理を行って、カソード電極２８およびアノード電極２９をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２.６ｍｍφでありほぼ円形である。なお、この実施形態ではアルミニウムイオン注入によってｐ型ＪＴＥ２６を形成したが、ボロン(Ｂ)のイオン注入を用いた場合でも同様の効果がある。
この第１実施形態のｐｉｎダイオード２０の耐電圧は２０ｋＶであり、オン電圧は５.０Ｖである。上記のｐｉｎダイオード２０に順方向に電流密度１００Ａ／ｃｍ２で１時間通電し、通電開始直後と１時間通電後の室温での電流電圧特性をカーブトレーサで測定した。この測定結果を図２に示す。すなわち、図２は、ドリフト層２３の不純物濃度が１×１０１３ｃｍ−３である上記第１実施形態のｐｉｎダイオード２０の室温での順方向の電流電圧特性を示すグラフである。
図２に示すように、順方向電流密度１００Ａ／ｃｍ２での通電開始直後の順方向電流電圧特性Ｋ１と、１時間通電後の順方向電流電圧特性Ｋ２との順方向電圧差ΔＶｆは、０.１Ｖ以下であり、ほとんど差がなかった。よって、図２のグラフでは、電流電圧特性Ｋ１とＫ２とが重なり合っており１つの曲線で表されている。この測定結果から分るように、この第１実施形態のｐｉｎダイオード２０は１時間の通電後もほとんど劣化していなかった。
図３は、この第１実施形態のｐｉｎダイオード２０に対する比較例である同じサイズの上記比較用ｐｉｎダイオードについて、この第１実施形態に対して行ったのと同じ上述の条件で測定した電流電圧特性を示すグラフである。図３において、実線の曲線Ｋ１０は、比較用ｐｉｎダイオードの使用開始直後(劣化前)の電流電圧特性を示す。一方、点線の曲線Ｋ２０は、１時間使用後(劣化後)の電流電圧特性を示す。図３から分るように、順方向電流密度１００Ａ／ｃｍ２(電流値は５.５Ａ)での順方向電圧差ΔＶｆは１６.０Ｖであった。
以上のように、この第１実施形態のＳｉＣのｐｉｎダイオード２０によれば、順方向電圧劣化がほとんど生じないので、長時間の使用が可能となり寿命が長くなる。また、この第１実施形態では、順方向の電圧劣化によるオン抵抗の増加がないので、内部損失も増加することがなく、安定した特性を長時間維持できる信頼性が高いｐｉｎダイオードが得られる。
（第２の実施の形態）
次に、図４に、この発明のバイポーラ半導体素子の第２実施形態を示す。図４は、第２実施形態としてのｎｐｎバイポーラトランジスタ５０の断面図である。この第２実施形態でも、ｎ型の４Ｈ型ＳｉＣの基板を採用している。このｎ型の４Ｈ型ＳｉＣの基板上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。
次に、図４に、この発明のバイポーラ半導体素子の第２実施形態を示す。図４は、第２実施形態としてのｎｐｎバイポーラトランジスタ５０の断面図である。この第２実施形態でも、ｎ型の４Ｈ型ＳｉＣの基板を採用している。このｎ型の４Ｈ型ＳｉＣの基板上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。
ここで、まず、この第２実施形態に対する比較例を説明する。この比較例のｎｐｎパイポーラトランジスタは、ｎ型の４Ｈ型ＳｉＣを用いた基板上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。なお、ここでは、説明の便宜上、第２実施形態のｎｐｎバイポーラトランジスタと比較例のｎｐｎバイポーラトランジスタとで同じ符号を使用している。
ｎ型の４Ｈ型ＳｉＣの基板５１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板５１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板５１のＣ面の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層５２とドリフト層５３を成膜する。
このドリフト層５３の上にアルミドープｐ型ＳｉＣのｐ型成長層５４、および窒素ドープｎ型ＳｉＣ層のｎ型成長層５５を順番にエピタキシャル成長法で成膜した。バッファ層５２とドリフト層５３がｎ型コレクタ層になる。バッファ層５２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。
ドリフト層５３はドナー密度約５×１０１４ｃｍ−３、膜厚は１５μｍである。また、ｐ型ベース層となるｐ型成長層５４はアクセプタ密度２×１０１７ｃｍ−３、膜厚は１μｍである。ｎ型成長層５５はドナー密度約７×１０１７ｃｍ−３、膜厚は０.７５μｍである。
次に、この比較例のｎｐｎバイポーラトランジスタを作製するときの処理条件を説明する。材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
ＳｉＣ基板５１にバッファ層５２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(２８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。また、ドリフト層５３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(０.０２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６０分である。
また、Ｐ型成長層５４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。また、ｎ型成長層５５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(２８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。上記の各工程の処理により、比較用のＳｉＣエピタキシャルウェーハができる。
次に、この第２実施形態を説明するが、主として、上述の比較例と異なる点を説明する。
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。ＳｉＣ基板５１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。ここまでは、上述の比較例と同様である。
ＳｉＣ基板５１にバッファ層５２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(２８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。また、ドリフト層５３の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(０.０００４ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６０分である。
また、Ｐ型成長層５４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。また、ｎ型成長層５５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(２８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
上記の各工程の処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェーハを作製できる。
この第２実施形態のｎｐｎバイポーラトランジスタ５０では、ドリフト層５３は、アクセプタ密度が１×１０１３ｃｍ−３、膜厚は１５μｍである。なお、この第２実施形態では、一例として、ドリフト層５３の不純物濃度を１×１０１３ ｃｍ−３としたが、ドリフト層５３の不純物濃度は１×１０１３ｃｍ−３以下の値であればよく、例えば、１×１０１３ｃｍ−３乃至０.８×１０１３ｃｍ−３としてもよく、０.５×１０１３ｃｍ−３,０.３×１０１３ｃｍ−３,０.１×１０１３ｃｍ−３等の１×１０１３ｃｍ−３以下の値としてもよい。
そして、上記第２実施形態のＳｉＣエピタキシャルウエーハと、比較用のＳｉＣエピタキシャルウエーハのそれぞれに以下に説明する加工を施すことにより図４に示す第２実施形態のｎｐｎバイポーラトランジスタ５０および同様の形状を有する比較用ｎｐｎバイポーラトランジスタを作製できる。
まず、反応性イオンエッチング(ＲＩＥ)によりｎ型成長層５５を幅１０μｍ、深さ０.７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層５５を残す。このＲＩＥのエッチングガスとしては、ＣＦ４とＯ２を用い、圧力は０.０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)によりメサ構造にする。このＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０.０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
この第２実施形態では、ベース端部での電界集中を緩和するためのガードリング５６と、ベースのコンタクト領域５７を同一プロセスのＡｌ(アルミニウム)イオン注入によって形成した。ベースのコンタクト領域５７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング５６の幅は１５０μｍである。コンタクト領域５７,ｐ型ガードリング５６の深さは共に０.５μｍである。
ｐ型ガードリング５６、ベースのコンタクト領域５７を形成する時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１.０×１０１３ｃｍ−２である。このイオン注入のマスクとしては、ＣＶＤにより形成したＳｉＯ２膜(厚さ５μｍ)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
次に、アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計２μｍの酸化膜５８を形成した。
次に、ＳｉＣ基板５１の下面にコレクタ電極５９Ｃを形成する。また、ベースのコンタクト領域５７にベース電極５９Ｂを形成する。また、エミッタ領域５５にＮｉを蒸着してエミッタ電極６９を形成する。次に、１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。
最後に、ベース電極５９およびエミッタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは３.２ｍｍ×３.２ｍｍである。なお、この第２実施形態では、Ａｌイオン注入によってガードリング５６を形成したが、Ｂ(硼素)イオン注入を用いた場合でも同様の効果がある。
こうして作製したｎｐｎバイポーラトランジスタ５０の耐圧は１４００Ｖである。オン抵抗は８.０ｍΩｃｍ２であり、最大電流増幅率は約１２であった。このｎｐｎバイポーラトランジスタ５０にベース電流０.６Ａ、コレクタ電流７Ａ(コレクタ電流密度１００Ａ／ｃｍ２)を１時間通電し、通電前後の室温でのコレクタ特性をカーブトレーサで測定した。この実施形態のｎｐｎバイポーラトランジスタ５０では、通電開始直後と１時間通電後ともオン抵抗は８.０ｍΩ/ｃｍ２であり、順方向電圧の変化は殆んどなかった。
一方、比較例のｎｐｎバイポーラトランジスタについても同様に、コレクタ電流密度１００Ａ／ｃｍ２で通電して試験した。比較用のｎｐｎバイポーラトランジスタの室温でのオン抵抗は、通電開始直後では８.０ｍΩ/ｃｍ２であったが、１時間の通電後は１５.０ｍΩ/ｃｍ２と非常に大きくなった。また、この比較例のｎｐｎバイポーラトランジスタの室温での最大電流増幅率は、通電初期は約１２であったものが、１時間通電後は約６と小さくなってしまった。
これに対し、この第２実施形態のｎｐｎバイポーラトランジスタ５０の最大電流増幅率は通電開始直後と１時間通電後とで殆んど変化がなく、約１２であった。このように、この第２実施形態のｎｐｎバイポーラトランジスタ５０は１時間の通電試験後でも順方向電圧劣化は殆んど生じていなかった。
（第３の実施の形態）
次に、この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)を説明する。図５に、この第３実施形態のＩＧＢＴ８０の断面を示す。
次に、この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)を説明する。図５に、この第３実施形態のＩＧＢＴ８０の断面を示す。
この第３実施形態では、ｎ型の６Ｈ型ＳｉＣによる基板７１上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、この第３実施形態のＩＧＢＴ６０を作製した。この第３実施形態のＩＧＢＴ８０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。
まず、この第３実施形態の比較例を説明する。
この第３実施形態のＩＧＢＴ８０に対する比較例としての比較用ＩＧＢＴを次のようにして作製した。すなわち、面方位が、(０００１)シリコン面から３.５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層を順次形成する。なお、説明の便宜上、この比較用のＩＧＢＴにおいても、第３実施形態のＩＧＢＴと同じ符号を使用して説明する。
先ず、この比較例では、ＳｉＣ基板７１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３.５度傾いた面でスライスし、鏡面研磨することによって作製した。カソードとなる基板７１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。このＳｉＣ基板７１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。このｐ型ＳｉＣ層は、図５のバッファ層７２とドリフト層７３となる。このバッファ層７２はアクセプタ密度が１×１０１７ｃｍ−３、膜厚は３μｍである。また、ドリフト層７３はアクセプタ密度が約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ドリフト層７３の上に形成されるｎ型成長層７４はドナー密度２×１０１７ｃｍ−３、膜厚は２μｍである。このｎ型成長層７４の上に形成されるｐ型成長層７５はアクセプタ密度が約１×１０１８ｃｍ−３、膜厚は０.７５μｍである。
次に、この比較例のＩＧＢＴを作製するときの処理条件を説明する。
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。
ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。この比較用のＩＧＢＴにおいても、説明の便宜上、基板のＳｉ面に形成する各層を、図５に示す第３実施形態の各層と同じ符号を用いて説明する。
基板７１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。基板７１のＳｉ面にバッファ層７２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２分である。また、ドリフト層７３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(０.１５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６０分である。また、ｎ型成長層７４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。また、ｐ型成長層７５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。上記の各工程での処理により、比較用のＩＧＢＴのＳｉＣエピタキシャルウェーハができる。
次に、この第３実施形態を説明するが、主として、上述の比較例と異なる点を説明する。
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。そして、基板７１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５.６ｋＰａに保たれている。ここまでは、上述の比較例と同様である。
基板７１にバッファ層７２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２分である。また、ドリフト層７３の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(０.０００３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６０分である。また、ｎ型成長層７４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、窒素(８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。また、ｐ型成長層７５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(９ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。上記の各工程での処理により、この第３実施形態のＩＧＢＴ８０用のＳｉＣエピタキシャルウェーハができる。
この第３実施形態のＩＧＢＴ８０では、ドリフト層７３は、アクセプタ密度が１×１０１３ｃｍ−３、膜厚は１５μｍである。なお、この第３実施形態では、一例として、ドリフト層７３の不純物濃度を１×１０１３ｃｍ−３としたが、ドリフト層７３の不純物濃度は１×１０１３ｃｍ−３以下の値であればよく、例えば、１×１０１３ｃｍ−３乃至０.８×１０１３ｃｍ−３としてもよく、０.５×１０１３ｃｍ−３,０.３×１０１３ｃｍ−３,０.１×１０１３ｃｍ−３等の１×１０１３ｃｍ−３以下の値としてもよい。
そして、先述した第３実施形態のＳｉＣエピタキシャルウェーハと、この比較用のＳｉＣエピタキシャルウェーハのそれぞれに、更に、以下に説明する加工を施すことにより、図５に示すこの第３実施形態のＩＧＢＴ８０、および比較用のＩＧＢＴを作製できる。
まず、フォトリソグラフ法を用いて、ｐ＋成長層７５の中央部をＲＩＥでエッチングして、孔７６ａを設け、窒素をイオン注入することにより、コレクタとなるコンタクト領域７６を形成する。次に、ゲート領域を形成するために、ＲＩＥによりｐ＋成長層７５とｎ＋成長層７４をエッチングして孔７８ａ(図５では２つ)をあける。次に、孔７８ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ、絶縁膜７７を形成する。次に、基板７１のコレクタ領域にＮｉを蒸着してコレクタ端子７９Ｃとする。また、コンタクト領域７６にエミッタ電極７９Ｅを蒸着する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、酸化膜７７の上にＭｏ電極を形成しゲート電極７８とする。
こうして完成したこの第３実施形態のＩＧＢＴ８０と、比較用のＩＧＢＴの耐電圧は９００Ｖである。また、オン抵抗は１１ｍΩ/ｃｍ２であり、コレクタエミッタ間電圧は−１４Ｖである。両ＩＧＢＴに−４０Ｖのゲート電圧を印加し、コレクタ電流１.４Ａを１時間通電し、通電開始時と１時間通電後の室温でのコレクタ特性をカーブトレーサで測定した。
この測定の結果、この第３実施形態のＩＧＢＴでは、通電直後と１時間通電後のコレクタ−エミッタ間電圧は共に、−１４Ｖであり、殆んど変化がなく、したがって、殆んど劣化していないことが分った。一方、Ｓｉ面基板を用いた比較用ＩＧＢＴでは、通電直後のコレクタ−エミッタ電圧は−１４Ｖだったのに対し、１時間通電後のコレクタ−エミッタ電圧は−２９Ｖと大きくなった。
上記１時間通電後の劣化の状態を調べるために、通電後のＩＧＢＴの電極７８、７９を除去し、ＳｉＣのフォトルミネッセンス発光を調べた。その結果、通電後のＳｉ面基板を用いたＩＧＢＴ(比較例)には、積層欠陥を示す発光が多数見られたが、Ｃ面基板を用いたＩＧＢＴ(第３実施形態)では、積層欠陥の発光は見られなかった。
尚、以上では、この発明のバイポーラ半導体素子を第１,第２,第３の３つの実施形態に基づいて具体的に説明したが、この発明は、上記各実施形態に限定されるものではなく、ＳＩＡＦＥＴ、ＳＩＪＦＥＴ、サイリスタ、ＧＴＯ、ＭＣＴ(Mos Controlled Thyristor)、ＳｉＣＧＴ(ＳｉＣ Commutated Gate Thyristor)、ＥＳＴ(Emitter Switched Thyristor)、ＢＲＴ(Base Resistance Controlled Thyristor)などの各種の４Ｈ−ＳｉＣバイポーラ半導体素子にも応用可能である。当然ながら、反対極性の素子(例えばｎｐｎトランジスタに対するｐｎｐトランジスタ)などの各種の４Ｈ−ＳｉＣバイポーラ素子にも変形応用可能であり、６Ｈ−ＳｉＣなどの多の結晶構造を用いたＳｉＣバイポーラ素子に適用できるものである。
この発明のＳｉＣバイポーラ型半導体素子(ｐｉｎダイオード、ＳｉＣバイポーラトランジスタ半導体素子等)は、長時間使用しても経時変化が少なく、特に経時変化によるオン抵抗、順方向電圧または、コレクタ-エミッタ電圧の増大が極めて小さい。よって、バイポーラ型半導体素子の内部損失が使用中に増大することがなく、バイポーラ型半導体素子の信頼性を高くする上で有用である。
２０ ｐｉｎダイオード
２１ ｎ型の４Ｈ型ＳｉＣ基板
２２ ｎ型のバッファ層
２３ ｎ型のドリフト層
２４ ｐ型接合層
２５ ｐ＋型コンタクト層
２６ ｐ型ＪＴＥ(ジャンクション・ターミネーション・エクステンション)
２７ 熱酸化膜
２８ カソード電極
２９ アノード電極
２９ａ Ｔｉ層
２９ｂ Ａｌ層
３０ 絶縁保護膜(もしくは酸化膜)
５０ ｎｐｎバイポーラトランジスタ
５１ ｎ型の４Ｈ型ＳｉＣの基板
５２ バッファ層
５３ ドリフト層
５４ ｐ型成長層
５５ ｎ型成長層
５６ ガードリング
５７ コンタクト領域
５８ 酸化膜
５９Ｂ ベース電極
５９Ｃ コレクタ電極
６９ エミッタ電極
７０ Ｔｉ／Ａｕ電極
７１ 基板
７２ バッファ層
７３ ドリフト層
７４ ｎ型成長層
７５ ｐ型成長層
７６ コンタクト領域
７６ａ 孔
７７ 絶縁膜
７８ ゲート電極
７８ａ 孔
７９Ｃ コレクタ端子
７９Ｅ エミッタ端子
８０ ＩＧＢＴ
２１ ｎ型の４Ｈ型ＳｉＣ基板
２２ ｎ型のバッファ層
２３ ｎ型のドリフト層
２４ ｐ型接合層
２５ ｐ＋型コンタクト層
２６ ｐ型ＪＴＥ(ジャンクション・ターミネーション・エクステンション)
２７ 熱酸化膜
２８ カソード電極
２９ アノード電極
２９ａ Ｔｉ層
２９ｂ Ａｌ層
３０ 絶縁保護膜(もしくは酸化膜)
５０ ｎｐｎバイポーラトランジスタ
５１ ｎ型の４Ｈ型ＳｉＣの基板
５２ バッファ層
５３ ドリフト層
５４ ｐ型成長層
５５ ｎ型成長層
５６ ガードリング
５７ コンタクト領域
５８ 酸化膜
５９Ｂ ベース電極
５９Ｃ コレクタ電極
６９ エミッタ電極
７０ Ｔｉ／Ａｕ電極
７１ 基板
７２ バッファ層
７３ ドリフト層
７４ ｎ型成長層
７５ ｐ型成長層
７６ コンタクト領域
７６ａ 孔
７７ 絶縁膜
７８ ゲート電極
７８ａ 孔
７９Ｃ コレクタ端子
７９Ｅ エミッタ端子
８０ ＩＧＢＴ
Claims (8)
- 炭化珪素単結晶基板と、
上記炭化珪素単結晶基板上に形成されると共に通電時に電子と正孔が再結合する炭化珪素エピタキシャル部とを備え、
上記炭化珪素エピタキシャル部は、ショックレーの部分転位を含み、不純物濃度が１×１０１３ｃｍ−３以下であるドリフト層を有し、上記ドリフト層のフェルミレベルを積層欠陥の準位よりも下げて、積層欠陥の準位が電子で占有されないようにして、積層欠陥をライフタイムキラーとして働き難くしていることを特徴とするバイポーラ型半導体素子。 - 請求項１に記載のバイポーラ型半導体素子において、
ｐｎ接合ダイオードであることを特徴とするバイポーラ型半導体素子。 - 請求項１に記載のバイポーラ型半導体素子において、
バイポーラトランジスタであることを特徴とするバイポーラ型半導体素子。 - 請求項１に記載のバイポーラ型半導体素子において、
ＩＧＢＴであることを特徴とするバイポーラ型半導体素子。 - 請求項１に記載のバイポーラ型半導体素子において、
ＧＴＯであることを特徴とするバイポーラ型半導体素子。 - 請求項１から５のいずれか１つに記載のバイポーラ型半導体素子において、
耐電圧が１０ｋＶ以上であることを特徴とするバイポーラ型半導体素子。 - 請求項１から５のいずれか１つに記載のバイポーラ型半導体素子において、
耐電圧が１０ｋＶを超えることを特徴とするバイポーラ型半導体素子。 - 請求項１から５のいずれか１つに記載のバイポーラ型半導体素子において、
上記ドリフト層の不純物濃度を、０.８×１０１３ｃｍ−３以上としたことを特徴とするバイポーラ型半導体素子。
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