JP2011061064A - 電力用半導体装置 - Google Patents
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Abstract
【課題】高速にスイッチングする電力用半導体装置において、スイッチング時に変位電流が流れることによってその流路の抵抗とあいまって、高電圧が発生し、その電圧によって、ゲート絶縁膜のような薄い絶縁膜が絶縁破壊し、半導体装置が破壊する場合があった。
【解決手段】この発明に係る半導体装置は、第１導電型の半導体基板の第１の主面に形成された第１導電型のドリフト層の表層の一部に形成された第２導電型の第１ウェル領域の境界の形状が凹形状である箇所に、上部から見て第１ウェル領域の境界の形状が直線状である箇所より、第１ウェル領域の周りの境界の単位長さ当たりにウェルコンタクトホールを多く配置しているので、第１ウェル領域の境界の形状が凹形状である箇所におけるソースパッドと第１ウェル領域との間の抵抗を低減でき、スイッチング時に変位電流が流れることによって発生する電圧を低下させることができる。
【選択図】 図５
【解決手段】この発明に係る半導体装置は、第１導電型の半導体基板の第１の主面に形成された第１導電型のドリフト層の表層の一部に形成された第２導電型の第１ウェル領域の境界の形状が凹形状である箇所に、上部から見て第１ウェル領域の境界の形状が直線状である箇所より、第１ウェル領域の周りの境界の単位長さ当たりにウェルコンタクトホールを多く配置しているので、第１ウェル領域の境界の形状が凹形状である箇所におけるソースパッドと第１ウェル領域との間の抵抗を低減でき、スイッチング時に変位電流が流れることによって発生する電圧を低下させることができる。
【選択図】 図５
Description
この発明は、炭化珪素半導体装置などの電力用半導体装置に関する。
特許文献１に記載の電力用縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）とダイオードで構成される電力用半導体装置は、同文献の図１及び図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部、すなわち、ゲートパッド部と隣接された領域にダイオードが少なくとも一列に配置されている。このようなダイオードの各々は、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、同文献の図２に示されるＰウェル及びＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、同文献の上記の構造は、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、同文献の図３に示される寄生トランジスタがオンするのを防止することができる。
ここで、同文献の上記構造においては、その図２に示されている様に、ＭＯＳＦＥＴのＰウェルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
特許文献１に記載の電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとＰウェルとＮ-ドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、ＰウェルまたはＰウェルと同様にＰ型の領域がＮ-ドレイン層中に設けられている箇所であれば、ＭＯＳＦＥＴのＰウェルにだけでなくダイオードにも発生する。
このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、ＰウェルまたはＰ型の領域を経由してソース電極にまで流れる。
特許文献１に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のＰウェルに内に流れ込んだ変位電流は、ゲートパッド下のＰウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
特許文献１に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のＰウェルに内に流れ込んだ変位電流は、ゲートパッド下のＰウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
ここで、ＭＯＳＦＥＴセルのＰウェルとダイオードセルのＰウェルの面積に対してゲートパッド下のＰウェルの面積は非常に大きいので、ゲートパッド下のＰウェルに変位電流が流れると、面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Ｐウェル内に無視し得ない値の電圧が発生する。その結果、Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位が発生することになる。
この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
ここで、あらためて、炭化珪素ＭＯＳＦＥＴを高速駆動、すなわち、高ｄＶ／ｄｔで駆動することについて説明しておく。
従来のＳｉ（シリコン）を用いたユニポーラ素子であるＳｉ−ＭＯＳＦＥＴにおいては、動作速度としては２０Ｖ／ｎｓｅｃ以上と比較的高速で動作させているが、１ｋＶ前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなるために、その動作電圧は数１０から数１００Ｖに限られていた。そのため、１ｋＶ前後からそれ以上の高電圧領域では、もっぱらＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が利用されてきた。ところが、ＩＧＢＴはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、ｄＶ／ｄｔを増加させてもスイッチング損失を大きく減らすことができないため、高ｄＶ／ｄｔで駆動する必要はなく、せいぜい数Ｖ／ｎｓｅｃ程度の動作速度で使用されていた。
これに対して、炭化珪素を用いたＭＯＳＦＥＴでは、１ｋＶ以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。
このような、１ｋＶ以上の高電圧領域動作で例えば１０Ｖ／ｎｓｅｃ以上の高速スイッチングという、従来のＳｉ素子では無かった動作環境において、先に説明したようなスイッチング時の変位電流によりＰウェルに発生する電圧は、より顕著になる。
さらに、このようなＭＯＳＦＥＴを炭化珪素を用いて形成した場合、炭化珪素のバンドギャップ内に十分に浅いｐ型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いｐ型炭化珪素が得られず、また、このｐ型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてＭＯＳＦＥＴ電力用半導体装置を構成した場合、特にｐ型炭化珪素で構成されるＰウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。
このようなＭＯＳＦＥＴを備えた電力用半導体装置において、ＭＯＳＦＥＴのゲート絶縁膜がＰウェルとゲート電極とに挟まれている箇所で、ＭＯＳＦＥＴをオン状態からオフ状態へスイッチングした直後にゲート電極の電圧が０Ｖ付近になったときに、前述のようにＰウェルに高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜が破壊される場合があった。高い信頼性の電力用半導体装置を得るためには、ゲート絶縁膜である二酸化珪素膜に印加される電界を３ＭＶ／ｃｍ以下にすることが望ましく、そのためにも、変位電流によりＰウェルに発生する電圧をある一定の値以下にする必要があった。
この発明は、このような問題を解決するためになされたもので、高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる、信頼性の高い電力用半導体装置を提供することを目的とする。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に形成された第２導電型の第１ウェル領域と、前記ドリフト層の表層の一部に前記第１ウェル領域と離間して設けられた前記第１ウェル領域より上面から見た面積の小さな第２導電型の第２ウェル領域と、前記第２ウェル領域の表層の一部に形成された第１導電型のソース領域と、
前記第１ウェル領域および前記第２ウェル領域の表面上に形成されたゲート絶縁膜と、
前記第１ウェル領域の表面上の一部に形成された、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、前記ゲート絶縁膜および前記フィールド酸化膜に接して前記ドリフト層の反対側の上部に形成され、前記第１ウェル領域との間に前記ゲート絶縁膜を挟んだ箇所を有するゲート電極と、前記第２ウェル領域および前記ソース領域の上部に設けられたソースコンタクトホールと、前記第１ウェル領域の周辺部の上部に前記ゲート絶縁膜を貫通して設けられ、前記第１ウェル領域を上部から見てその境界が凹形状である箇所に、上部から見て境界が直線状である箇所より、前記第１ウェル領域の周りの境界の単位長さ当たりに多く配置された、ウェルコンタクトホールと、前記ソースコンタクトホールおよび前記ウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極に電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたものである。
前記第１ウェル領域および前記第２ウェル領域の表面上に形成されたゲート絶縁膜と、
前記第１ウェル領域の表面上の一部に形成された、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、前記ゲート絶縁膜および前記フィールド酸化膜に接して前記ドリフト層の反対側の上部に形成され、前記第１ウェル領域との間に前記ゲート絶縁膜を挟んだ箇所を有するゲート電極と、前記第２ウェル領域および前記ソース領域の上部に設けられたソースコンタクトホールと、前記第１ウェル領域の周辺部の上部に前記ゲート絶縁膜を貫通して設けられ、前記第１ウェル領域を上部から見てその境界が凹形状である箇所に、上部から見て境界が直線状である箇所より、前記第１ウェル領域の周りの境界の単位長さ当たりに多く配置された、ウェルコンタクトホールと、前記ソースコンタクトホールおよび前記ウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極に電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたものである。
本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されずゲート絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。
実施の形態１．
本発明の実施の形態１においては、電力用半導体装置１００の一例として縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また、第１導電型をｎ型、第２導電型をｐ型として説明する。
本発明の実施の形態１においては、電力用半導体装置１００の一例として縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また、第１導電型をｎ型、第２導電型をｐ型として説明する。
図１は、本発明の実施の形態１の電力用半導体装置１００を上面から模式的に見た平面図である。図１において、電力用半導体装置１００の上面の中央部には、ソースパッド１０が設けられている。ソースパッド１０の上面から見た一方の側には、ゲートパッド１１が設けられている。また、ゲートパッド１１から延伸してソースパッド１０を取り囲むように、ゲート配線１２が設けられている。ソースパッド１０と、ゲートパッド１１およびゲート配線１２との間には、隙間が設けられ、互いに短絡しないように構成されている。
ソースパッド１０およびゲートパッド１１、ゲート配線１２の下部には炭化珪素層が設けられており、ゲートパッド１１およびゲート配線１２の外側の炭化珪素層にはｐ型の第１ウェル領域４１が、またその更に外側にはｐ型の接合終端構造（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）領域４０が設けられている。
ここで、ソースパッド１０は、ソースパッド１０の下部に多数設けられたＭＯＳＦＥＴのユニットセルのソース電極に電気的に接続されたものであり、ゲートパッド１１は、ユニットセルのゲート電極に電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加するものである。
図２は、図１に示した電力用半導体装置１００のソースパッド１０、ゲートパッド１１などの層より下部の炭化珪素層を上部から見た平面図である。図２において、図１に示したソースパッド１０の下部の周囲には、ソースパッド１０の下部全面に設けられた図示しない層間絶縁膜にウェルコンタクトホール６０と呼ぶ孔が形成されている。平面図で見てウェルコンタクトホール６０で囲まれた内側には、前述のユニットセルが多数設けられたセル領域１４が設けられている。図２において、ウェルコンタクトホール６０の配置は概要を示すための例示であり、本実施の形態におけるウェルコンタクトホール６０の詳しい配置は、後述するとおり、セル領域１４が上面から見て凸形状、すなわち、第１ウェル領域４１の境界の形状が凹形状であるコーナー部（図２のＣ１〜Ｃ６など）において、特に、ウェルコンタクトホール６０を多く配置している。
図３は、図１のゲートパッド１１とゲート配線１２との接続部付近を説明する平面図で、図１および図２のコーナー部Ｃ１近傍を拡大したものである。また、図４および図５は、図３のソースパッド１０およびゲートパッド１１の下層の部分の構成を模式的に表した平面図である。さらに、図３〜図５に示したＡ−Ａ’部分の断面を模式的に示した断面図を図６に示す。
図３〜図６を用いて、本実施の形態における電力用半導体装置１００について詳細に説明する。
図３〜図６を用いて、本実施の形態における電力用半導体装置１００について詳細に説明する。
図３において、ゲートパッド１１から延伸したゲート配線１２の側に間隔をおいてソースパッド１０が形成されている。また、図４において、図３のゲートパッド１１およびゲート配線１２の下部にあたる部分には、図示しない層間絶縁膜を間に挟んでほぼ全面にゲート電極２１、２２が設けられており、また、層間絶縁膜を除去した部分であるゲートコンタクトホール３１が離散的に設けられている。
図４のソースパッド１０の下部にあたる部分には、ほぼ全面に図示しない層間絶縁膜が形成されており、ソースパッド１０の外周にあたる部分には、層間絶縁膜を除去した部分であるウェルコンタクトホール６０が離散的に設けられている。また、ウェルコンタクトホール６０が離散的に設けられている領域の内側の、図２でセル領域１４と説明した領域には、層間絶縁膜に離散的にソースコンタクトホール６１が設けられている。ソースパッド１０の下部にあたる部分のウェルコンタクトホール６０、ソースコンタクトホール６１がない部分には、層間絶縁膜の下部にゲート電極２３が格子状に形成されており、このゲート電極２３は、ゲートパッド１１およびゲート配線１２の下部のゲート電極２１、２２と接続されている。ゲートパッド１１およびゲート配線１２の下部の大部分の領域にあるゲート電極２１、２２の下層には、図示しないフィールド酸化膜が設けられており、ソースパッド１０の大部分の領域の下部の層間絶縁膜またはゲート電極２３の下層には、フィールド酸化膜より厚さが薄い、図示しないゲート絶縁膜が設けられている。ゲート絶縁膜とフィールド酸化膜との境界（ゲート絶縁膜フィールド酸化膜境界３０）を図４に点線で示す。
図５は、図３および図４に対応する箇所の、主にゲート絶縁膜およびフィールド酸化膜より下層の炭化珪素層で構成される領域を説明した平面図である。ゲートパッド１１の下方のフィールド酸化膜の下層の領域から平面方向にウェルコンタクトホール６０を越える領域にまで、図５に示すように、炭化珪素で構成されるｐ型の第１ウェル領域４１が設けられている。また、ソースコンタクトホール６１には、それぞれのソースコンタクトホール６１に対して、その中心部分にはｐ型の第２ウェル領域４２が、また、その第２ウェル領域４２を平面上で取り囲むようにｎ型のソース領域８０が、さらにその外周には、ｐ型の第２ウェル領域４２が設けられている。中心と外周の第２ウェル領域４２は、ソース領域８０の下部でつながっている。また、隣接するソースコンタクトホール６１に対する第２ウェル領域４２どうしの間は、炭化珪素で構成されるｎ型のドリフト層で構成されている。
ここで、ゲートパッド１１とゲート配線１２の接続部など、セル領域１４が上部から見て凸形状、すなわち、第１ウェル領域４１が上部から見て凹形状になっているコーナー部では、上部から見てセル領域１４と第１ウェル領域４１との境界が直線状である他の箇所と比較して、セル領域１４の外周、すなわち、第１ウェル領域の周りの境界の単位長さ当たりにウェルコンタクトホール６０が多く配置されている。図５において、コーナー部以外ではウェルコンタクトホール６０が一重に配置されているのに対し、コーナー部ではウェルコンタクトホール６０が二重に配置されている。
次に、図３〜図５で説明した構成を、断面方向から図６を用いて説明する。
図６において、ｎ型で低抵抗の炭化珪素で構成される基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層７０が形成されている。ゲートパッド１１（ゲート配線１２）が設けられている領域にほぼ対応する領域のドリフト層７０の表層部には、ｐ型の炭化珪素で構成される第１ウェル領域４１が設けられている。
また、ソースコンタクトホール６１が設けられている領域の下部のドリフト層７０の表層部を中心とする領域には、それぞれのソースコンタクトホール６１に対して、その中心部分には、炭化珪素で構成されるｐ型の第２ウェル領域４２が、また、その第２ウェル領域４２を取り囲むように、炭化珪素で構成される低抵抗でｎ型のソース領域８０が、さらにその外周側には、ｐ型の第２ウェル領域４２が設けられている。
図６において、ｎ型で低抵抗の炭化珪素で構成される基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層７０が形成されている。ゲートパッド１１（ゲート配線１２）が設けられている領域にほぼ対応する領域のドリフト層７０の表層部には、ｐ型の炭化珪素で構成される第１ウェル領域４１が設けられている。
また、ソースコンタクトホール６１が設けられている領域の下部のドリフト層７０の表層部を中心とする領域には、それぞれのソースコンタクトホール６１に対して、その中心部分には、炭化珪素で構成されるｐ型の第２ウェル領域４２が、また、その第２ウェル領域４２を取り囲むように、炭化珪素で構成される低抵抗でｎ型のソース領域８０が、さらにその外周側には、ｐ型の第２ウェル領域４２が設けられている。
ソースパッド１０が設けられている領域にほぼ対応する炭化珪素層の領域の上部には二酸化珪素で構成されるゲート絶縁膜３２が形成されている。また、ゲート絶縁膜３２が形成されている領域以外の、ゲートパッド１１およびゲート配線１２に対応する領域の炭化珪素層の上部には、二酸化珪素で構成されるフィールド酸化膜３３が形成されている。フィールド酸化膜３３の上部の一部にはゲート電極２１が設けられている。
第２ウェル領域４２がゲート絶縁膜３２に接している箇所のゲート絶縁膜３２の上部にはゲート電極２３が設けられており、フィールド酸化膜３３上に設けられたゲート電極２１と電気的に接続されている。
第２ウェル領域４２がゲート絶縁膜３２に接している箇所のゲート絶縁膜３２の上部にはゲート電極２３が設けられており、フィールド酸化膜３３上に設けられたゲート電極２１と電気的に接続されている。
ゲート絶縁膜３２およびフィールド酸化膜３３、ゲート電極２１、２２、２３の上部の大部分には二酸化珪素で構成される層間絶縁膜３５が形成されており、層間絶縁膜３５を貫通して設けられたソースコンタクトホール６１により、第２ウェル領域４２およびソース領域８０とソースパッド１０とがオーミック電極６３を介して電気的に接続されている。また、層間絶縁膜３５などを貫通して設けられたウェルコンタクトホール６０により、第１ウェル領域４１とソースパッド１０とがオーミック電極６４を介して電気的に接続されている。さらに、層間絶縁膜３５を貫通して設けられたゲートコンタクトホール３１により、ゲート電極２１とゲートパッド１１とが電気的に接続されている。
また、基板２０の裏面側には裏面オーミック電極６５を介してドレイン電極１３が形成されている。
また、基板２０の裏面側には裏面オーミック電極６５を介してドレイン電極１３が形成されている。
ここで、ウェルコンタクトホール６０内のオーミック電極６３を介してソースパッド１０に接続されたｐ型の第１ウェル領域４１と、基板２０と裏面オーミック電極６５とを介してドレイン電極１３に接続されたｎ型のドリフト層７０との間にダイオードが形成されている。また、縦型のＭＯＳＦＥＴにおいては、ｎ型のソース領域８０とｎ型のドリフト層７０との間のｐ型の第２ウェル領域４２でゲート絶縁膜３２に接した領域（チャネル領域）の導通をゲート絶縁膜３２上のゲート電極２３の電圧により制御できる。本実施の形態の電力用半導体装置においては、ＭＯＳＦＥＴのソースとドレインとの間にダイオードが並列に接続されている。
次に、本実施の形態の電力用半導体装置１００の製造方法を説明する。
まず、ｎ型で低抵抗の炭化珪素の基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層７０をエピタキシャル成長する。つづいて、ドリフト層７０の表面の所定の位置に、イオン注入により、ｐ型の第１ウェル領域４１、ｐ型の第２ウェル領域４２、ｐ型のＪＴＥ領域４０、ｎ型のソース領域８０を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニューム）またはＢ（硼素）が好適であり、イオン注入するｎ型不純物として、Ｎ（窒素）またはＰ（燐）が好適である。炭化珪素半導体の基板２０は、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよい。
まず、ｎ型で低抵抗の炭化珪素の基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層７０をエピタキシャル成長する。つづいて、ドリフト層７０の表面の所定の位置に、イオン注入により、ｐ型の第１ウェル領域４１、ｐ型の第２ウェル領域４２、ｐ型のＪＴＥ領域４０、ｎ型のソース領域８０を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニューム）またはＢ（硼素）が好適であり、イオン注入するｎ型不純物として、Ｎ（窒素）またはＰ（燐）が好適である。炭化珪素半導体の基板２０は、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよい。
第１ウェル領域４１および第２ウェル領域４２の各々の深さは、エピタキシャル結晶成長層であるドリフト層７０の底面より深くならないように設定する必要があり、例えば、０．５〜２μｍの範囲の値とする。また、第１ウェル領域４１および第２ウェル領域４２の各々のｐ型不純物濃度は、エピタキシャル結晶成長層であるドリフト層７０の不純物濃度より多く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。
ソース領域８０の深さについては、その底面が第２ウェル領域４２の底面を越えないように設定し、そのｎ型不純物濃度は、第２ウェル領域４２のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。
ただし、ドリフト層７０の最表面近傍に限っては、炭化珪素ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、第１ウェル領域４１および第２ウェル領域４２の各々のｐ型不純物濃度がドリフト層７０のｎ型不純物濃度より低くなってもよい。
ソース領域８０の深さについては、その底面が第２ウェル領域４２の底面を越えないように設定し、そのｎ型不純物濃度は、第２ウェル領域４２のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。
ただし、ドリフト層７０の最表面近傍に限っては、炭化珪素ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、第１ウェル領域４１および第２ウェル領域４２の各々のｐ型不純物濃度がドリフト層７０のｎ型不純物濃度より低くなってもよい。
つづいて、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。
次に、上記のようにイオン注入されたドリフト層７０の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層７０の表面変質層を除去して清浄な面を露出させる。つづいて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、セル領域１４を中心とする活性領域を開口して、セル領域１４以外の領域にフィールド酸化膜３３とよばれる膜厚が０．５〜２μｍ程度の二酸化珪素膜を形成する。セル領域１４を中心とする活性領域には、熱酸化法または堆積法を用いてフィールド酸化膜３３より厚さが１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３２を形成する。
ゲート絶縁膜３２の膜厚として３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界として３ＭＶ／ｃｍ以下の大きさであればよい。
ゲート絶縁膜３２の膜厚として３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界として３ＭＶ／ｃｍ以下の大きさであればよい。
つづいて、ゲート絶縁膜３２およびフィールド酸化膜３３の上に、ＣＶＤ法、フォトリソグラフィー技術などを用いて所定の箇所に、多結晶シリコン材料のゲート電極２１〜２３を形成する。このゲート電極２１〜２３に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極２１〜２３は、多結晶シリコンと金属との多層膜、または、多結晶シリコンと金属シリサイドとの多層膜であってもよい。
なお、ゲート電極２１〜２３の最外端面は、フィールド酸化膜３３上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜３２の品質劣化を防ぐことができる。
なお、ゲート電極２１〜２３の最外端面は、フィールド酸化膜３３上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜３２の品質劣化を防ぐことができる。
次に、ゲート電極２１〜２３などの上に、ＣＶＤ法などの堆積法により二酸化珪素膜で構成される層間絶縁膜３５を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ウェルコンタクトホール６０、ソースコンタクトホール６１となる箇所の層間絶縁膜３５を除去する。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成につづいて６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜３５上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにしてウェルコンタクトホール６０、ソースコンタクトホール６１内に形成されたシリサイドは、図６に示すようにオーミック電極６３、６４となり、ソース領域８０などのｎ型の炭化珪素領域と、第１ウェル領域４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成につづいて６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜３５上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにしてウェルコンタクトホール６０、ソースコンタクトホール６１内に形成されたシリサイドは、図６に示すようにオーミック電極６３、６４となり、ソース領域８０などのｎ型の炭化珪素領域と、第１ウェル領域４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール３１となる箇所の層間絶縁膜３５を除去する。つづいて、基板２０の裏面（第２の主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板２０の裏側に裏面オーミック電極６５を形成する。
その後、基板の表面にＡｌ等の配線金属をスパッタ法または蒸着法により形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１、ゲート配線１２を形成する。さらに、基板の裏面の裏面オーミック電極６５の表面上に金属膜を形成することによりドレイン電極１３を形成し、図６にその断面図を示した電力用半導体装置１００が製造できる。
その後、基板の表面にＡｌ等の配線金属をスパッタ法または蒸着法により形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１、ゲート配線１２を形成する。さらに、基板の裏面の裏面オーミック電極６５の表面上に金属膜を形成することによりドレイン電極１３を形成し、図６にその断面図を示した電力用半導体装置１００が製造できる。
次に、主に図７を用いて本実施の形態の電力用半導体装置１００の動作について説明する。図７は、図２に示した上面図に、ＭＯＳＦＥＴをオン状態からオフ状態にスイッチングした際に発生する変位電流の流れを矢印１５で模式的に追記したものである。
本発明の電力用半導体装置１００においては、図７に示すように、ＭＯＳＦＥＴを構成するユニットセルが複数並列に形成されたセル領域１４の周囲に、ｐｎダイオード（図７のウェルコンタクトホール６０の位置に対応）が複数並列に設けられている。ここで、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のソースがｐｎダイオードの第２導電型（本実施の形態ではｐ型）の電極と、また、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のドレインがｐｎダイオードの第１導電型（本実施の形態ではｎ型）の電極と一体になっている。
本発明の電力用半導体装置１００においては、図７に示すように、ＭＯＳＦＥＴを構成するユニットセルが複数並列に形成されたセル領域１４の周囲に、ｐｎダイオード（図７のウェルコンタクトホール６０の位置に対応）が複数並列に設けられている。ここで、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のソースがｐｎダイオードの第２導電型（本実施の形態ではｐ型）の電極と、また、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のドレインがｐｎダイオードの第１導電型（本実施の形態ではｎ型）の電極と一体になっている。
いま、ＭＯＳＦＥＴのゲート（本実施の形態においてはゲートパッド１１）に印加する電圧を、ＭＯＳＦＥＴがオン状態からオフ状態にスイッチングするように変化させたとき、ＭＯＳＦＥＴのドレイン（本実施の形態においてはドレイン電極１３）の電圧が急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、ｐ型の第１ウェル領域４１、第２ウェル領域４２、ＪＴＥ領域４０と、ｎ型のドリフト層７０との間のそれぞれに発生する寄生容量を介して、変位電流がｐ型、ｎ型の両方の領域に流れる。ｐ型の領域では、ｐ型の第１ウェル領域４１、第２ウェル領域４２などから、ソースパッド１０に向けて変位電流が流れる。
この変位電流により、変位電流が流れる領域の抵抗値と変位電流の値で決まる電圧が発生するが、第２ウェル領域４２の面積は大きくないため、その領域の抵抗値も大きくなく、発生する電圧もある程度の値に留まる。一方、第１ウェル領域４１とこれにつながるＪＴＥ領域４０とを合わせたｐ型の領域は面積が大きいため、ソースパッド１０に接続するウェルコンタクトホール６０との距離が大きい箇所で発生した変位電流が、ウェルコンタクトホール６０のオーミック電極６４に流れ込むところで、大きな電位の電圧が発生する。
ＭＯＳＦＥＴをオン状態からオフ状態にスイッチングした際に発生する変位電流は、セル領域１４の周囲に均一に発生するのではなく、図７の矢印１５で示すように、セル領域１４が上面から見て凸形状、すなわち、第１ウェル領域４１の境界の形状が凹形状である箇所、図７では点線で囲ったＣ１〜Ｃ６のコーナー部で変位電流が集中する。
加えて、ゲートパッド１１の下部に対応する位置には面積の大きな第１ウェル領域４１が存在するために、発生する変位電流の値も大きくなる。
加えて、ゲートパッド１１の下部に対応する位置には面積の大きな第１ウェル領域４１が存在するために、発生する変位電流の値も大きくなる。
本実施の形態の電力用半導体装置１００においては、図７のＣ１〜Ｃ６に示されるような第１ウェル領域４１の境界の形状が凹形状である箇所に、図５で説明したように、上部から見て第１ウェル領域４１の境界の形状が直線状である箇所より、第１ウェル領域４１の周りの境界の単位長さ当たりにウェルコンタクトホール６０を多く配置しているので、第１ウェル領域４１の境界の形状が凹形状である箇所におけるソースパッド１０と第１ウェル領域４１との間の抵抗を全体として低減でき、スイッチング時に変位電流が流れることによって発生する電圧を低下させることができる。
したがって、ＭＯＳＦＥＴのゲートパッド１１の電圧のスイッチング速度を１０Ｖ／ｎｓｅｃ以上の速度でスイッチオフした場合においても、変位電流によって発生する電圧を低減することができ、ゲート絶縁膜３２に誘起される電界の大きさを３ＭＶ／ｃｍ以下にすることができる。そして、第１ウェル領域４１に接しその上部にゲート電極２１が設けられているゲート絶縁膜３２が絶縁破壊するのを抑制することができる。
このように、本発明の本実施の形態の電力用半導体装置１００によれば、高速でスイッチングした場合にもゲート絶縁膜３２の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。
このように、本発明の本実施の形態の電力用半導体装置１００によれば、高速でスイッチングした場合にもゲート絶縁膜３２の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。
なお、本実施の形態の電力用半導体装置１００においては、オーミック電極６４と第１ウェル領域４１との間の接触抵抗、オーミック電極６３と第２ウェル領域４２との間の接触抵抗を下げるための特別な構成を設けていなかったが、接触抵抗を下げるための別の構成を設けてもよい。例えば図８に示すように、オーミック電極６３と第２ウェル領域４２との間の接触抵抗を下げるために、ソースコンタクトホール６１の下部の第２ウェル領域４２の表層に、ｐ型不純物濃度が第２ウェル領域４２のそれより多い、例えば、ｐ型不純物濃度が１×１０20ｃｍ-3以上の低抵抗のウェルコンタクト領域４６を設けてもよい。また、ウェルコンタクトホール６０の下部の第１ウェル領域４１の表層に、第１ウェル領域４１のそれより多い、例えば、ｐ型不純物濃度が１×１０20ｃｍ-3以上の低抵抗のウェルコンタクト領域４７を設けてもよい。
このように、低抵抗でｐ型のウェルコンタクト領域４６、４７を設けることにより、第１ウェル領域４１、第２ｐウェル領域４２からオーミック電極６３，６４を経由してソースパッド１０に至る電流経路の抵抗値を下げ、変位電流が流れるときに発生する電圧をより低下させることができる。
また、本実施の形態の電力用半導体装置１００の製造方法の説明において、ウェルコンタクトホール６０、ソースコンタクトホール６１の形成とゲートコンタクトホール３１の形成とは別々に行なうとしたが、ウェルコンタクトホール６０、ソースコンタクトホール６１の形成とゲートコンタクトホール３１の形成とを同時に行なってもよい。ウェルコンタクトホール６０、ソースコンタクトホール６１の形成とゲートコンタクトホール３１形成とを同時に形成することにより、工程を削減でき製造時のコスト削減が可能になる。
さらに、本実施の形態の電力用半導体装置１００の製造方法の説明において、表面側のオーミック電極６３、６４の形成の熱処理と、裏面側の裏面オーミック電極６５の形成の熱処理は、別々に行なうとしたが、表面側と裏面側との両方にＮｉを主成分とする金属を形成した後に熱処理し、表面側のオーミック電極６３、６４と裏面側の裏面オーミック電極６５とを同時に形成してもよい。このようにすることによっても、工程を削減でき製造時のコスト削減が可能になる。
なお、本実施の形態においては、ウェルコンタクトホール６０は、全て同じ面積のものを並べたものを用い、また、ソースコンタクトホール６１の面積とウェルコンタクトホール６０の面積も同じとした。このようにすることにより、ウェルコンタクトホール６０、ソースコンタクトホール６１形成のドライエッチング時の各孔におけるエッチング速度を均一にすることができ、コンタクト不良の発生を抑えることができる。
また、電力用半導体装置１００においては、温度センサー用の電極および電流センサー用の電極が電力用半導体装置１００の一部に形成される場合があるが、本実施の形態における電力用半導体装置１００にこれらの電極が形成されていてもよい。温度センサー用の電極、電流センサー用の電極の有無が、本実施の形態の電力用半導装置１００の効果に何ら影響を及ぼすものではない。
さらに、ゲートパッド１１の位置、個数およびソースパッド１０の形状等も多種多様のケースが有り得るが、これらも、上記の電流センサー用電極等の有無と同様に、本実施の形態の電力用半導装置１００の効果に何ら影響を及ぼすものではない。
さらに、ゲートパッド１１の位置、個数およびソースパッド１０の形状等も多種多様のケースが有り得るが、これらも、上記の電流センサー用電極等の有無と同様に、本実施の形態の電力用半導装置１００の効果に何ら影響を及ぼすものではない。
また、図示して説明はしないが、電力用半導装置１００の上部表面のソースパッド１０、ゲートパッド１１、ゲート配線１２を、外部の制御回路と接続できるような開口を残して、シリコン窒化膜やポリイミドなどの保護膜で覆っても良い。
さらに、本実施の形態の電力用半導体装置１００においては、ゲート電極２１〜２３の材料として不純物添加多結晶シリコンを使用した例を説明したが、不純物添加多結晶シリコンの抵抗は十分に低くないため、ゲートパッド１１との接続位置から離れた箇所のゲート電極２１〜２３の電位は、ゲートパッド１１、ゲート配線１２の電位との間に時間的なずれを生じる場合がある。この時間的なずれは、ゲート電極２１〜２３の抵抗などの抵抗成分およびソースパッド１０などとの間にできる寄生容量で定まる時定数によって決まる。本実施の形態においては、ゲート配線１２下部のゲート電極２２に低抵抗のゲート配線１２を並列に設けることによって、上記のような時間的ずれの発生を抑制している。
実施の形態２．
図９は、本発明の実施の形態２の電力用半導体装置１００の一部の深さ方向の一断面を上面から模式的見た平面図で、主にゲート絶縁膜３２およびフィールド酸化膜３３より下層の炭化珪素層で構成される領域を説明した図である。図９において、セル領域１４が上部から見て凸形状、すなわち、第１ウェル領域４１が上部から見て凹形状になっているコーナー部で、コーナー部の交わる二辺に対してコーナー部に新たな辺である橋渡し境界を設け、もとの辺と交わる角度を小さく、角度を緩やかにしている点が、本実施の形態の電力用半導体装置１００の特徴である。その他の点については実施の形態１と同様であるので、詳しい説明は省略する。
図９は、本発明の実施の形態２の電力用半導体装置１００の一部の深さ方向の一断面を上面から模式的見た平面図で、主にゲート絶縁膜３２およびフィールド酸化膜３３より下層の炭化珪素層で構成される領域を説明した図である。図９において、セル領域１４が上部から見て凸形状、すなわち、第１ウェル領域４１が上部から見て凹形状になっているコーナー部で、コーナー部の交わる二辺に対してコーナー部に新たな辺である橋渡し境界を設け、もとの辺と交わる角度を小さく、角度を緩やかにしている点が、本実施の形態の電力用半導体装置１００の特徴である。その他の点については実施の形態１と同様であるので、詳しい説明は省略する。
図９において、コーナー部以外でウェルコンタクトホール６０が一重に配置されているのに対し、コーナー部ではウェルコンタクトホール６０が三重、四重に配置されており、上部から見てセル領域１４と第１ウェル領域４１との境界が直線状である他の箇所と比較して、セル領域１４の外周、すなわち、第１ウェル領域の周りの境界の単位長さ当たりにウェルコンタクトホール６０が多く配置されている。図９に示したθａはコーナー部の直交する二辺に対してコーナー部に設けた新たな辺（橋渡し境界）が、もとの二辺の内の一辺と交わる角度を示すもので、図９においてθａはｔａｎ−１１．０すなわち４５°である。
本実施の形態の電力用半導体装置１００によれば、スイッチングオフ時にコーナー部に集中して発生する変位電流を実施の形態１の電力用半導体装置よりもさらに分散させることができ、変位電流が流れるときに発生する電圧を低下させることができる。したがって、スイッチング時にゲート絶縁膜３２にかかる電圧を低下させることができ、高い信頼性の電力用半導体装置１００を得ることができる。
なお、セル領域１４内のユニットセルの配置方法は、正方形のユニットセルが格子状に並んだ図９に示したものである必要はなく、例えば、図１０に示すように、隣接する列のユニットセルが互い違いに配置されてもよい。この場合、コーナー部の直交する二辺に対してコーナー部に設けた新たな辺がもとの二辺の内の一辺と交わる角度θｂはおおよそ２６．６°（ｔａｎ-1０．５）となるように配置することで、コーナー部にせり出した第１ウェル４１に対するウェルコンタクトホール６０をより多く配置することができる。
ユニットセルの配置方法が図９のようでも図１０のようでも無い場合は、コーナー部の直交する二辺に対してコーナー部に設けた新たな辺がもとの二辺の内の一辺と交わる角度θは、ｔａｎ-1０．５以上ｔａｎ-1１．０以下とすればよい。
さらに、ユニットセルが長方形である場合は、ユニットセルの短辺の長さをａ、ユニットセルの長辺の長さをｂとして、θは、ｔａｎ-1（ｂ／２ａ）以上ｔａｎ-1１．０以下などとすればよい。
ユニットセルの配置方法が図９のようでも図１０のようでも無い場合は、コーナー部の直交する二辺に対してコーナー部に設けた新たな辺がもとの二辺の内の一辺と交わる角度θは、ｔａｎ-1０．５以上ｔａｎ-1１．０以下とすればよい。
さらに、ユニットセルが長方形である場合は、ユニットセルの短辺の長さをａ、ユニットセルの長辺の長さをｂとして、θは、ｔａｎ-1（ｂ／２ａ）以上ｔａｎ-1１．０以下などとすればよい。
実施の形態３．
図１１は、本発明の実施の形態３の電力用半導体装置１００の一部の深さ方向の一断面を上面から模式的見た平面図である。図１１において、ゲートパッド１１の下方の第１ウェル領域４１の周囲に配置されているウェルコンタクトホール６０の第１ウェル領域４１の周りの境界の単位長さ当たりの数が、ゲートパッド１０の下方以外の第１ウェル領域４１の周囲に配置されているウェルコンタクトホール６０の第１ウェル領域４１の周りの境界の単位長さ当たりの数より多いことを特徴としており、その他の詳細な事項は実施の形態１と同様であるので、詳しい説明は省略する。
図１１は、本発明の実施の形態３の電力用半導体装置１００の一部の深さ方向の一断面を上面から模式的見た平面図である。図１１において、ゲートパッド１１の下方の第１ウェル領域４１の周囲に配置されているウェルコンタクトホール６０の第１ウェル領域４１の周りの境界の単位長さ当たりの数が、ゲートパッド１０の下方以外の第１ウェル領域４１の周囲に配置されているウェルコンタクトホール６０の第１ウェル領域４１の周りの境界の単位長さ当たりの数より多いことを特徴としており、その他の詳細な事項は実施の形態１と同様であるので、詳しい説明は省略する。
図１１に示すように、本実施の形態の電力用半導体装置１００によれば、ゲートパッド１１の下方の第１ウェル領域４１の周囲に配置されているウェルコンタクトホール６０の第１ウェル領域４１の周りの境界の単位長さ当たりの数が、ゲートパッド１０の下方以外の第１ウェル領域４１の周囲に配置されているウェルコンタクトホール６０の第１ウェル領域４１の周りの境界の単位長さ当たりの数より多いので、面積の大きなゲートパッド１１の下方の第１ウェル領域４１の周囲でスイッチング時に発生する電圧を低下させることができる。
なお、図１２の平面図に示すように、ゲートパッド１１の下方の第１ウェル領域４１の周囲のウェルコンタクトホール６０を、一部を１列、一部を２列などと配置しても、同様の効果を奏することができる。
また、図１３の平面図に示すように、ＭＯＳＦＥＴのユニットセルを敷き詰め、第１ウェル領域を４１セル領域１４方向に延長することによって、コーナー部のウェルコンタクトホール６０の数を実効的に増加させてもよい。図１３の上面図を断面方向から見た断面図を図１４に示す。
なお、図１５の平面図および図１６の断面図に示すように、ウェルコンタクトホール６０の下方におけるウェルコンタクト領域４７をユニットセルのウェルコンタクト領域４６よりも面積を大きくしておいてもよい。このようにすることで、ウェルコンタクト領域４７とオーミック電極６４が接触する面積を大きくすることができその結果接触抵抗が下がり、さらに、第１ウェル領域４１のシート抵抗も減るので、変位電流によって発生する電圧を低減することができる。
また、図１７の上面図および図１８の断面図に示すように、ウェルコンタクトホール６０の下方におけるウェルコンタクト領域４７を全てつなげ、広い面積のものとしておいてもよい。このように、ウェルコンタクトホール６０の下方におけるウェルコンタクト領域４７の面積を広げることで、第１ウェル領域４１のシート抵抗がさらに低下することによってウェルコンタクト領域４７からオーミック電極６４を経てソースパッド１０に至る経路の抵抗を低減でき、変位電流による電位上昇を減らすことができる。
さらに、図１７〜１８の例では、フィールド酸化膜３３のエッジ（ゲート絶縁膜フィールド酸化膜境界３０）からの距離を等間隔となるようにウェルコンタクト領域４７を形成することで、変位電流の分布のアンバランスを防ぐことができる。
さらに、図１７〜１８の例では、フィールド酸化膜３３のエッジ（ゲート絶縁膜フィールド酸化膜境界３０）からの距離を等間隔となるようにウェルコンタクト領域４７を形成することで、変位電流の分布のアンバランスを防ぐことができる。
実施の形態４．
図１９は、本発明の実施の形態３の電力用半導体装置１００の一部の深さ方向の一断面を上面から模式的見た平面図である。図１９において、コーナー部のウェルコンタクトホール６０の面積がコーナー部以外のウェルコンタクトホール６０の面積、ソースコンタクトホール６１の面積より大きいことが特徴であり、その他の詳細な事項は実施の形態１と同様であるので、詳しい説明は省略する。
図１９は、本発明の実施の形態３の電力用半導体装置１００の一部の深さ方向の一断面を上面から模式的見た平面図である。図１９において、コーナー部のウェルコンタクトホール６０の面積がコーナー部以外のウェルコンタクトホール６０の面積、ソースコンタクトホール６１の面積より大きいことが特徴であり、その他の詳細な事項は実施の形態１と同様であるので、詳しい説明は省略する。
図１９においては、正方形のユニットセルが格子状に規則的に並んだセル領域１４の周囲で第１ウェル領域４１の境界の形状が凹形状である箇所に、上部から見て第１ウェル領域４１の境界の形状が直線状である箇所より、面積の大きなウェルコンタクトホール６０が形成されている。
本実施の形態の電力用半導体装置１００によっても、実施の形態１〜３の電力用半導体装置１００と同様に、コーナー部に変位電流が流れるときに発生する電圧を低下させることができる。したがって、スイッチング時にゲート絶縁膜にかかる電圧を低下させることができ、高い信頼性の電力用半導体装置１００を得ることができる。
なお、コーナー部のウェルコンタクトホール６０の面積がソースコンタクトホール６１の面積より大きければ、図２０に示すように、コーナー部の凸部の角度が小さくなるように、コーナー部の直交する二辺に対してコーナー部に設けた新たな辺を設けてもよい。また、図２１に示すように、コーナー部のウェルコンタクトホール６０を何重かに増やしてもよい。
本実施の形態の電力用半導体装置１００によれば、同じ面積のウェルコンタクトホール６０の数を簡単に増加させることが困難なレイアウトの場合においても、容易に、変位電流が流れるときに発生する電圧を低下させることができる。したがって、スイッチング時にゲート絶縁膜３２にかかる電圧を低下させることができ、高い信頼性の電力用半導体装置１００を得ることができる。
なお、これまでの実施の形態１〜４では、炭化珪素半導体を用いた電力用半導体装置１００の例を用いて説明したが、これは例示に過ぎず、他の材料で構成される電力用半導体装置１００であっても同様の効果を奏する。
また、上記実施の形態１〜４では、セル領域１４に形成する半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図６に示す炭化珪素半導体基板２０と裏面側の裏面オーミック電極６５との間に第２導電型のコレクタ層を設けることによりＩＧＢＴのセル領域１４を有する半導体素子を構成しても、上述した本発明の効果がＩＧＢＴのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がＩＧＢＴの場合には、ＭＯＳＦＥＴのドレイン（電極）がコレクタ（電極）に相当し、ＭＯＳＦＥＴのソース（電極）がエミッタ（電極）に相当する。
さらに、本発明においては、実施の形態１〜４で記載したＭＯＳＦＥＴ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義するほか、例えば、このＭＯＳＦＥＴ構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で「半導体装置」と定義する。
１０ ソースパッド、１１ ゲートパッド、１２ ゲート配線、１３ ドレイン電極、１４ セル領域、２０ 基板、２１，２２，２３ ゲート電極、３０、ゲート絶縁膜フィールド酸化膜境界、３１ ゲートコンタクトホール、３２ ゲート絶縁膜、３３ フィールド酸化膜、３５ 層間絶縁膜、４０ ＪＴＥ領域、４１ 第１ウェル領域、４２ 第２ウェル領域、４６、４７ ウェルコンタクト領域、６０ ウェルコンタクトホール、６１ ソースコンタクトホール、６３、６４ オーミック電極、６５ 裏面オーミック電極、７０ ドリフト層、８０ ソース領域、１００ 電力用半導体装置。
Claims (9)
- 第１導電型の半導体基板と、
前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
前記ドリフト層の表層の一部に形成された第２導電型の第１ウェル領域と、
前記ドリフト層の表層の一部に前記第１ウェル領域と離間して設けられた前記第１ウェル領域より上面から見た面積の小さな第２導電型の第２ウェル領域と、
前記第２ウェル領域の表層の一部に形成された第１導電型のソース領域と、
前記第１ウェル領域および前記第２ウェル領域の表面上に形成されたゲート絶縁膜と、
前記第１ウェル領域の表面上の一部に形成された、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
前記ゲート絶縁膜および前記フィールド酸化膜に接して前記ドリフト層の反対側の上部に形成され、前記第１ウェル領域との間に前記ゲート絶縁膜を挟んだ箇所を有するゲート電極と、
前記第２ウェル領域および前記ソース領域の上部に設けられたソースコンタクトホールと、
前記第１ウェル領域の周辺部の上部に前記ゲート絶縁膜を貫通して設けられ、前記第１ウェル領域を上部から見てその境界が凹形状である箇所に、上部から見て境界が直線状である箇所より、前記第１ウェル領域の周りの境界の単位長さ当たりに多く配置された、ウェルコンタクトホールと、
前記ソースコンタクトホールおよび前記ウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記半導体基板の第２の主面に設けられたドレイン電極と
を備えたことを特徴とする電力用半導体装置。 - 第１ウェル領域を上部から見てその境界が凹形状である箇所は、凹形状が緩やかになるように橋渡し境界を設けた形状であることを特徴とする請求項１に記載の電力用半導体装置。
- ゲートパッドの下部の第１ウェル領域の境界の単位長さ当たりのウェルコンタクトホールが前記ゲートパッドの下部以外の前記第１ウェル領域の境界の単位長さ当たりのウェルコンタクトホールより多いことを特徴とする請求項１または２に記載の電力用半導体装置。
- ゲートパッドの電圧を１０Ｖ／ｎｓｅｃ以上のスイッチング速度でスイッチオフするときに、第１ウェル領域とゲート電極との間に挟まれたゲート絶縁膜に誘起される電界が３ＭＶ／ｃｍ以下であることを特徴とする請求項１または２に記載の電力用半導体装置。
- 半導体基板が炭化珪素半導体基板であり、ドリフト層が炭化珪素材料で構成されていることを特徴とする請求項１または２に記載の電力用半導体装置。
- 橋渡し境界と境界とが成す角度は、ｔａｎ−１０．５以上、ｔａｎ−１１．０以下であることを特徴とする請求項２に記載の電力用半導体装置。
- ウェルコンタクトホールの下部の第１ウェル領域の表層に前記第１ウェル領域より抵抗率の低いウェルコンタクト領域を設けたことを特徴とする請求項１に記載の電力用半導体装置。
- ウェルコンタクト領域を上面から見た面積がウェルコンタクトホールを上面から見た面積より大きいことを特徴とする請求項７に記載の電力用半導体装置。
- 第１導電型の半導体基板と、
前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
前記ドリフト層の表層の一部に形成された第２導電型の第１ウェル領域と、
前記ドリフト層の表層の一部に前記第１ウェル領域と離間して設けられた前記第１ウェル領域より上面から見た面積の小さな第２導電型の第２ウェル領域と、
前記第２ウェル領域の表層の一部に形成された第１導電型のソース領域と、
前記第１ウェル領域および前記第２ウェル領域の表面上に形成されたゲート絶縁膜と、
前記第１ウェル領域の表面上の一部に形成された、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
前記ゲート絶縁膜および前記フィールド酸化膜に接して前記ドリフト層の反対側の上部に形成され、前記第１ウェル領域との間に前記ゲート絶縁膜を挟んだ箇所を有するゲート電極と、
前記第２ウェル領域および前記ソース領域の上部に設けられたソースコンタクトホールと、
前記第１ウェル領域の周辺部の上部に前記ゲート絶縁膜を貫通して設けられ、前記第１ウェル領域を上部から見てその境界が凹形状である箇所に、上部から見て境界が直線状である箇所より、面積を大きくして配置された、ウェルコンタクトホールと、
前記ソースコンタクトホールおよび前記ウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記半導体基板の第２の主面に設けられたドレイン電極と
を備えたことを特徴とする電力用半導体装置。
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