CN112216601A - 半导体器件的制造方法以及半导体器件 - Google Patents

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Abstract

提出了一种制造半导体器件的方法。提供碳化硅（SiC）半导体本体（102）。通过至少一个离子注入工艺经由SiC半导体本体（102）的第一表面（108）将离子引入到SiC半导体本体（102）中。此后，在SiC半导体本体（102）的第一表面（108）上形成SiC器件层（110）。在SiC器件层（110）中或之上形成半导体器件元件。

Description

半导体器件的制造方法以及半导体器件
技术领域
本公开涉及制造半导体器件的方法，具体地，涉及在碳化硅半导体本体中制造半导体器件的方法。
背景技术
功率半导体器件通常用作在用于变换电能的电路中的开关和整流器，例如，在DC/AC转换器、AC/AC转换器或AC/DC转换器中，以及在驱动重型电感负载的电路中，例如，在电机驱动器电路中。与硅相比，碳化硅（SiC）的介电击穿场强较高。因此，SiC器件可以比具有相同额定阻断电压的等效硅器件更薄。另一方面，碳化硅器件的电参数往往会比等效硅器件的典型情况以更高的速率劣化。
需要改进碳化硅器件参数的长期稳定性。
发明内容
本公开的示例涉及一种制造半导体器件的方法。该方法包括提供碳化硅（SiC）半导体本体。该方法还包括通过至少一个离子注入工艺经由SiC半导体本体的第一表面将离子引入到SiC半导体本体中。此后，该方法还包括在SiC半导体本体的第一表面上形成SiC器件层，以及在SiC器件层中或之上形成半导体器件元件。
本公开的另一示例涉及制造半导体器件的另一方法。该方法包括提供碳化硅（SiC）半导体本体。该方法还包括在SiC半导体本体之上形成SiC器件层。该方法还包括通过至少一个离子注入工艺经由SiC器件层的第一表面将离子引入到SiC器件层中。SiC器件层中的漂移区的竖直延伸的主要部分被布置在离子的范围端峰和SiC器件层的第一表面之间。此后，该方法还包括在SiC器件层中或之上形成半导体器件元件。
本公开的另一示例涉及一种半导体器件。该半导体器件包括在SiC场停止区和/或SiC半导体衬底之上的SiC漂移区。SiC漂移区中的Z1/2缺陷的浓度是SiC场停止区和/或SiC半导体衬底中的至少1/3或比其小至少一个数量级或至少2个数量级或甚至至少3个数量级。
本领域技术人员在阅读以下详细描述并查看附图后将认识到附加特征和优点。
附图说明
附图被包括以提供对实施例的进一步理解，并且被并入本说明书中并构成本说明书的一部分。附图示出了制造碳化硅器件的方法的示例，并且与描述一起用于解释示例的原理。在以下详细描述和权利要求中描述了另外的示例。
图1A至1E示出用于图示制造SiC半导体器件的方法的示意性截面图，该方法包括在SiC半导体本体上形成SiC器件层之前将离子引入到SiC半导体本体中；
图2A至2C示出可以集成在图1A至1E所示的方法中的示例性工艺特征；
图3A至3B示出用于图示制造SiC半导体器件的另一种方法的示意性截面图。
具体实施方式
在以下详细描述中，参考附图，附图形成详细描述的一部分，并且在附图中通过图示的方式示出了其中可以实施制造碳化硅器件的方法的具体示例。应当理解，在不脱离本公开范围的情况下，也可以利用其他示例并且可以进行结构或逻辑上的改变。例如，针对一个示例示出或描述的特征也可以用在其他示例上或与其他示例结合使用，以产生又一示例。本公开意在包括这样的修改和变化。使用了特定语言描述示例，所述语言不应被解释为限制所附权利要求的范围。附图没有按比例绘制，并且仅用于说明的目的。如果没有另外说明，则在不同附图中对应的元素由相同的附图标记来表示。
术语"具有"、"含有"、"包括"、"包含"等是开放式的，并且这些术语指示存在所述结构、元素或特征，但不排除存在附加的元素或特征。冠词"一"、"一个"和"该"旨在包括复数以及单数，除非上下文另有明确指示。
物理尺寸的给定范围包括边界值。例如，参数y从a到b的范围应表示为a≤y≤b。同样适用于具有一个边界值（如"至多"和"至少"）的范围。
来自化合物或合金的层或结构的主要成分是原子形成化合物或合金的这样的元素。例如，硅（Si）和碳（C）是碳化硅（SiC）层的主要成分。
术语"上"不应被解释为仅意味着"直接在其上"。更确切地说，如果一个元素位于另一个元素"上"（例如，一层在另一层"上"或在衬底"上"），则另一组件（例如，另一层）可以位于两个元素之间（例如，如果一层在所述衬底"上"，则另一层可以位于该层和衬底之间）。
制造半导体器件的方法的示例可以包括提供碳化硅（SiC）半导体本体。该方法还可以包括通过至少一个离子注入工艺经由SiC半导体本体的第一表面将离子引入到SiC半导体本体中。此后，该方法还可以包括在SiC半导体本体的第一表面上形成SiC器件层，以及在SiC器件层中或之上形成半导体器件元件。
碳化硅半导体本体可以是晶体半导体衬底。例如，碳化硅晶体可以具有六边形多型体，例如4H或6H。碳化硅半导体本体可以是同质掺杂的，或者可以包括不同掺杂的SiC层部分。碳化硅半导体本体可以包括由熔点接近或高于晶体碳化硅的另一种材料制成的一个或多个层。例如，由另一种材料制成的层可以嵌入在晶体碳化硅衬底中。
碳化硅半导体本体可以具有两个基本上平行的相同形状和尺寸的主表面、以及连接两个主表面的边缘的横向（lateral）表面区域。例如，碳化硅半导体本体可以是具有或不具有圆形边缘的矩形棱柱，或者是具有或不具有沿着外圆周的一个或多个平面或凹口的直圆柱或略微倾斜的圆柱（例如，其中侧面以至多8°或至多5°或至多3°的角度倾斜）。
碳化硅半导体本体可以在由横向方向（也称为"水平方向"）跨越的平面中横向延伸。
垂直于横向方向，在竖直方向上，碳化硅半导体本体可以具有与碳化硅半导体本体在横向方向上的相应延伸相比较小的厚度。横向方向可以平行于主表面延伸，或者可以与主表面中的至少一个围成至多10°或至多8°或至多5°的角度。
在将离子引入到SiC半导体本体中之后，可以通过至少一个层沉积工艺（例如外延层沉积工艺）在SiC半导体本体的第一表面上形成SiC器件层。例如，可以使用化学气相沉积（CVD）技术来形成SiC器件层。可以考虑目标器件参数（例如电压阻断能力和/或区域特定的导通状态电阻）来选择SiC器件层的掺杂浓度分布和/或厚度。例如，SiC器件层的第一部分可以是漂移区。例如，SiC器件层的第二部分可以是场停止区。场停止区可以布置在漂移区和后侧接触部之间。例如，漂移区中的掺杂浓度可以大于漂移区中的掺杂浓度，例如，大一个或两个数量级。
在SiC器件层中或之上形成半导体器件元件可以包括如下中的一个或多个特征：形成例如p和/或n掺杂区的半导体区、例如（一个或多个）栅极和/或场电介质和/或（一个或多个）层间电介质的绝缘层、例如用于电接触和/或布线的（一个或多个）金属层的导电层、例如酰亚胺的（一个或多个）保护和/或钝化层。例如，可以通过离子注入和/或从扩散源扩散来形成半导体区，例如，漏极区、源极区、本体区、本体接触区、电流扩展区、屏蔽区、阳极区、阴极区。包括栅极电介质和栅极电极的平面栅极结构或包括沟槽中的栅极电介质和栅极电极的沟槽栅极结构可以通过热氧化和/或栅极电介质的层沉积以及高掺杂半导体（例如多晶硅和/或（一个或多个）金属层）的层沉积来形成。因此，可以在将离子引入到SiC半导体本体中之后在SiC器件层中形成半导体器件元件。
在半导体器件的至少一种操作模式（例如反向传导模式）中，由空穴和电子组成的双极电流流过碳化硅半导体本体。双极电流至少通过半导体器件的pn结。特别是在pn结附近，并且此外如果适用的话在单极结附近，空穴和电子可以以不可忽略的速率复合。复合可设置自由能（例如热能）和/或动量，这可促进双极退化。双极退化表示先前存在的晶体缺陷的生长。例如，相邻晶面之间的BPD（基面位错）可以转变为SSF（肖克莱堆垛层错），SSF沿着晶面在主要横向于流过碳化硅本体的竖直负载电流的方向上生长。晶格缺陷可能越来越多地阻碍流经碳化硅本体的竖直负载电流，例如使器件可靠性劣化。至少一个离子注入工艺可以适于在其中电子和空穴复合比其他位置对器件可靠性的损害较小的半导体器件中的位置处产生复合位点，例如由至少一个离子注入工艺引入的缺陷。例如，复合位点可以布置在后侧接触之间，例如功率半导体二极管的阴极接触或功率FET的漏极接触或IGBT的集电极接触。例如，注入到SiC半导体本体中的离子的范围端深度可以在例如200nm至10μm或300nm至60μm的范围内。考虑到SiC中的复合位点（例如由至少一个离子注入工艺引入的缺陷）的温度稳定性，复合位点可以承受当例如在SiC半导体本体中或之上形成半导体器件元件时可能出现的高温。由于复合位点产生先于在SiC半导体本体中或之上形成半导体器件元件，例如栅极电介质形成，所以可以提高SiC半导体本体中或之上的半导体器件元件的可靠性，这是因为例如与复合位点相关联的离子注入工艺不会使半导体器件元件的可靠性劣化。
例如，提供SiC半导体本体可以包括提供SiC半导体衬底。SiC半导体衬底可以是4H-SiC半导体衬底。例如，在SiC半导体衬底之上形成SiC器件层之后，可以通过分割工艺重新使用SiC半导体衬底或其主要部分。
例如，提供SiC半导体本体可以包括在SiC半导体衬底上形成SiC缓冲层。缓冲层可以用于在其中产生复合位点，例如通过将离子引入到半导体本体的缓冲层中而产生的缺陷。在缓冲层中产生复合位点之后，可以形成SiC器件层。例如，层沉积工艺可以被中断以用于将离子引入到缓冲层中。层沉积工艺的第一部分例如在将离子引入到半导体本体之前可以用于形成缓冲层。例如，通过在其中引入掺杂剂，缓冲层可以用作场停止区。例如，层沉积工艺的第二部分例如在将离子引入到半导体本体中之后可以用于形成漂移区。
例如，SiC缓冲层的厚度可以在0.5μm至30μm或1至10μm的范围内。例如，在设置SiC缓冲层的原始厚度时，可以考虑在SiC层的层沉积之前的清洁工艺（例如氢刻蚀工艺）以及每个注入离子和照射深度范围产生的缺陷的数量。这可以允许考虑到例如通过清洁工艺的缓冲层厚度的减小。
例如，沿SiC器件层的竖直延伸平均的掺杂浓度可以小于沿SiC缓冲层的竖直延伸平均的掺杂浓度。例如，SiC缓冲层可以包括或对应于具有比形成在SiC器件层中的漂移区更大的掺杂浓度的场停止区。例如，沿着SiC缓冲层的竖直延伸的平均掺杂浓度可以在例如5×1016 cm-3至1×1019 cm-3或者1017 cm-3至5×1018 cm-3的范围内。
例如，沿着SiC缓冲层的竖直延伸的主要部分的掺杂浓度可以沿着从半导体衬底到SiC器件层的方向逐渐地和/或连续地减小。主要部分可以是大于SiC缓冲层的竖直延伸的50%（例如一半）的SiC器件层的竖直延伸的一部分。例如，通过在SiC缓冲层的层沉积期间改变原位掺杂和/或掺杂剂的一个或多个重叠的离子注入分布，可以实现逐渐和/或连续的减小。在一些其他实施例中，沿着SiC缓冲层的竖直延伸的主要部分的掺杂浓度可以沿着从半导体衬底到SiC器件层的方向而恒定。
例如，方法还可以包括在SiC半导体本体的第一表面之上形成注入掩模，其中通过注入掩模中的开口引入用于产生复合位点的离子。这可以在预先将高离子注入剂量引入到SiC半导体本体的情况下促进SiC器件层的外延层生长。例如，通过在半导体本体的表面部分处发起的横向外延过生长工艺可以确保SiC器件层的期望晶体质量，在所述表面部分处注入掩模阻碍离子进入并损坏SiC半导体本体的晶格。
例如，至少一些开口的最小横向延伸可以在0.5μm至50μm、或2μm至30μm的范围内，并且相邻两个开口之间的横向距离可以在2μm至20μm的范围内。这可以允许通过在半导体本体的表面部分处发起的横向外延过生长工艺来实现SiC器件层的期望晶体质量，在所述表面部分处，注入掩模阻碍离子进入并损坏SiC半导体本体的晶格。
例如，离子包括质子、He离子、Ar离子、Si离子和C离子中的至少一种。
例如，形成半导体器件元件包括形成pn二极管或pin二极管、双极结晶体管、场效应晶体管、绝缘栅双极晶体管和晶闸管的器件元件中的至少一个。
参考上述方法描述的示例性细节（例如关于诸如半导体区的结构元件的材料、功能、工艺、布置或尺寸的细节）对应地适用于下面进一步描述的方法，反之亦然。
制造半导体器件的方法的另一示例可以包括提供碳化硅（SiC）半导体本体。该方法还可以包括在SiC半导体本体之上形成SiC器件层。该方法还可以包括通过至少一个离子注入工艺经由SiC器件层的第一表面将离子引入到SiC器件层中。SiC器件层中的漂移区的竖直延伸的主要部分可以被布置在离子的范围端峰与SiC器件层的第一表面之间。此后，该方法还可以包括在SiC器件层中或之上形成半导体器件元件。主要部分可以是漂移区的竖直延伸的一部分，其大于漂移区的竖直延伸的50%。例如，漂移区的竖直延伸可以在从例如i）FET或IGBT的漂移区和本体区之间、或者二极管的漂移区和阳极区之间的pn结到ii）FET（或IGBT）的后侧处的高掺杂接触或漏极区（或发射极区）、或者到二极管的后侧处的阴极接触的范围内。漂移区可以包括缓冲层或场停止区，其中可以实现注入的范围端区的至少一部分或甚至大部分。
例如，根据SiC器件的目标击穿电压，范围端峰与第一表面之间的竖直距离可以在5μm至100μm、或6μm至60μm、或8μm至20μm的范围内。
例如，可以在引入离子之后形成栅极电介质和栅极电极。因此，例如，可以避免或减少引入离子以产生复合位点（例如缺陷）的工艺对栅极电介质的器件可靠性的负面影响。这是因为复合位点产生先于可靠性敏感结构器件元件的形成，例如栅极电介质的形成。
例如，至少一个离子注入工艺可以包括具有范围从5×1010cm-2到5×1013cm-2或从1011cm-2到5×1012cm-2的离子注入剂量的质子注入。至少一个离子注入工艺还可以包括具有范围从1×1010cm-2到1×1013cm-2或从2×1010cm-2到1×1012cm-2的离子注入剂量的氦离子的注入。至少一个离子注入工艺还可以包括具有范围从1×109cm-2到1×1012cm-2或从2×109cm-2到1×1011cm-2的离子注入剂量的氩离子的注入。
半导体器件的示例可以包括SiC半导体衬底和/或SiC场停止区之上的SiC漂移区。半导体器件还可以包括比SiC场停止区和/或SiC半导体衬底中小至少一个数量级的SiC漂移区中的Z1/2缺陷的浓度。Z1/2缺陷可在例如深层瞬态光谱（DLTS）中观察到。基于文献中报告的实验和理论计算的支持，Z1/2缺陷最可能是碳空位的负U受体态和双受体态。由于通过至少一个离子注入工艺产生的缺陷，SiC场停止区和/或SiC半导体衬底中的Z1/2缺陷的浓度大于SiC漂移区中的，所述离子注入工艺用于在其中电子和空穴复合比其他位置对器件可靠性的损害小的半导体器件中的位置处产生复合位点。
例如，SiC漂移区可以由4H-SiC形成。
上述示例可以是功率半导体器件的示例或者用于制造功率半导体器件的示例，例如碳化硅功率半导体器件。功率半导体器件或功率半导体器件的电学结构（例如，碳化硅器件的晶体管）可以具有例如大于100V（例如，200V、300V、400V或500V的击穿电压）或大于500V（例如，600V、700V、800V或1000V的击穿电压）或大于1000V（例如，1200V、1500V、1700V、2000V、3300V或6500V的击穿电压）的击穿电压或阻断电压。
可以组合以上和以下描述的示例和特征。
结合碳化硅衬底描述了一些以上和以下的示例。或者，可以处理宽带隙半导体衬底，例如宽带隙晶片，例如包括不同于碳化硅的宽带隙半导体材料。宽带隙半导体晶片可以具有比硅的带隙（1.1eV）大的带隙。例如，宽带隙半导体晶片可以是碳化硅（SiC）晶片、或砷化镓（GaAs）晶片、或氮化镓（GaN）晶片。
更多细节和方面结合上述或下述示例来提及。处理宽带隙半导体晶片可以包括与结合所提出的概念或以上或以下描述的一个或多个示例提及的一个或多个方面对应的一个或多个可选的附加特征。
连同先前描述的示例和附图中的一个或多个一起提及和描述的方面和特征也可以与其他示例中的一个或多个组合，以便替换其他示例的类似特征或者以便向其他示例附加地引入该特征。
描述和附图仅仅示出了本公开的原理。此外，本文中记载的所有示例主要明确地旨在仅用于说明性目的，以帮助读者理解本公开的原理和由（一个或多个）发明人对促进本领域所贡献的概念。这里记载本公开的原理、方面和示例的所有陈述及其具体示例旨在涵盖其等同物。
应当理解，除非明确地或隐含地另外声明，例如通过类似"此后"的表达，例如出于技术原因，否则在说明书或权利要求书中公开的多个动作、工艺、操作、步骤或功能的公开不应被解释为在特定的顺序内。因此，多个动作或功能的公开将不会将这些限制于特定的顺序，除非这样的动作或功能出于技术原因不可互换。此外，在一些示例中，单个动作、功能、工艺、操作或步骤也可以分别包括或可以被分成多个子动作、子功能、子工艺、子操作或子步骤。除非明确排除，否则这样的子动作可被包括在此单个动作的公开内容中并且是其一部分。
图1A至1E示出了用于制造半导体器件的方法。
参考图1A，提供碳化硅（SiC）半导体本体102。SiC半导体本体102包括SiC半导体衬底104，例如4H-SiC半导体衬底。可选地，可以在SiC半导体衬底104上形成缓冲层106。该方法还包括通过至少一个离子注入工艺经由SiC半导体本体102的第一表面108将离子引入到SiC半导体本体中。缺陷产生离子的范围端可在缓冲层中或在SiC衬底中。例如，可以在缓冲实现之前或之后执行到衬底中的注入。
在上述示例中例如关于SiC半导体本体或SiC半导体衬底或可选的缓冲层或引入到SiC半导体本体中的离子所描述的细节同样适用于所示的示例。至少一个离子注入工艺在图1A中通过指示撞击在第一表面108上的离子的一个示例性方向（例如，非倾斜离子注入）的箭头来示意性地图示。也可以使用其他注入方向，例如倾斜的注入方向。
参考图1B，在SiC半导体本体102的第一表面上形成SiC器件层110。在上述示例中例如关于SiC器件层所描述的细节同样适用于所示的示例。
参考图1C，在SiC器件层110中或之上形成半导体器件元件。在以上示例中例如关于半导体器件元件所描述的细节同样适用于所示的示例。考虑到形成在SiC半导体器件层110中或之上的半导体器件元件的各种可能性，例如，通过指示包括SiC半导体器件元件的SiC器件层110的部分的虚线框112以简化的方式示出了形成在SiC器件层110中的半导体器件元件。作为形成在SiC器件层110之上的半导体器件元件的示例，图1D中示意性地示出了第一负载电极L1和可选的控制电极C。第一负载电极L1（例如二极管或晶闸管的阳极电极或FET或IGBT的源极电极）可以是在SiC器件层110之上形成的布线区域的一部分。可选的控制电极C（例如FET或IGBT的栅极电极）也可以是在SiC器件层110之上形成的布线区域的一部分。布线区域可以包括一个、两个、三个或甚至更多的布线层，其可以包括图案化金属层和布置在图案化金属层之间的层间电介质。例如，通孔可以电互连不同的布线层。
参考图1D，第二负载电极L2（例如二极管或晶闸管的阴极电极或FET的漏极电极或IGBT的集电极电极）可以形成在半导体本体102的第二表面上，例如在背侧处。如作为图1D的替选的图1E的示意图所示，可以去除SiC半导体衬底104的全部或部分。例如，可以通过机械研磨和/或蚀刻去除SiC半导体衬底104的全部或部分。也可以通过晶片分割工艺去除SiC半导体衬底104的全部或部分。这可以允许重新使用SiC半导体衬底104的该部分（例如处理衬底），其例如与SiC衬底的剩余部分或与SiC器件层110分开。
例如，图2A至2C中所示的工艺特征可集成到参照图1A至1E所述的方法中。
参考图2A，在SiC半导体本体102的第一表面108（例如衬底表面、缓冲表面或漂移区沉积之后的表面之一）之上形成注入掩模114。注入掩模114包括掩模开口116，在该掩模开口中，离子可以在离子注入期间进入半导体本体102而不会被掩模阻挡。在上述示例中例如关于注入掩模或开口所描述的细节同样适用于所示的示例。图2B和2C示出了注入掩模114的示例性平面图。注入掩模114可以是条形的，如图2B中示意性地示出的。作为替选或另外，注入掩模114可以包括彼此横向间隔开并且以规则图案布置的多个掩模部分。例如，掩模部分可以是圆形（由实线例示）、椭圆形、多边形（例如，正方形（由虚线指示））。例如，当通过横向外延过生长形成SiC器件层时，可以适当地选择掩模图案的形状和尺寸以实现期望的晶体质量。
图3A至3B示出了用于制造半导体器件的方法的另一示例。
参考图3A，提供碳化硅（SiC）半导体本体102。SiC半导体本体102包括SiC半导体衬底104，例如4H-SiC半导体衬底。在SiC半导体本体102之上形成SiC器件层110，其可以包括漂移区和SiC衬底之间的缓冲层。在上述示例中例如关于SiC半导体本体或SiC半导体衬底或SiC器件层所描述的细节同样适用于所示的示例。
参考图3B，通过至少一个离子注入工艺经由SiC器件层110的第一表面108将离子引入到SiC器件层110中。SiC器件层110中的漂移区118的竖直延伸的主要部分被布置在离子的范围端峰P和SiC器件层110的第一表面108之间。在上述示例中例如关于引入到SiC器件层中的离子所描述的细节同样适用于所示的示例。
该方法继续在SiC器件层中或之上形成半导体器件元件，如参考图1C的示例所描述的。类似于图1D和1E中所示的示例，例如，可以形成第一负载电极、可选的控制电极C和第二负载电极L2。
上面参考附图描述的示例性方法可以用于制造包括SiC半导体衬底104和/或SiC场停止区之上的SiC漂移区118的半导体器件。SiC漂移区104中的Z1/2缺陷的浓度比SiC场停止区和/或SiC半导体衬底104中的小至少1个数量级。例如，SiC场停止区可以形成在图1A至1E所示的缓冲层106中。
尽管在此已经示出和描述了特定的实施例，但是本领域普通技术人员应当理解，在不偏离本发明范围的情况下，可以用各种替代和/或等同实现来替代所示出和描述的特定实施例。本申请旨在覆盖这里讨论的具体实施例的任何修改或变化。因此，本发明旨在仅由权利要求及其等同物来限制。

Claims (17)

1.一种制造半导体器件的方法，所述方法包括：
提供碳化硅SiC半导体本体（102）；
通过至少一个离子注入工艺经由SiC半导体本体（102）的第一表面（108）将离子引入到SiC半导体本体（102）中；此后
在SiC半导体本体（102）的第一表面（108）上形成SiC器件层（110）；以及
在SiC器件层（110）中或之上形成半导体器件元件。
2.根据权利要求1所述的方法，其中，提供SiC半导体本体（102）包括提供SiC半导体衬底（104）。
3.根据权利要求2所述的方法，其中，SiC半导体衬底（104）是4H-SiC半导体衬底。
4.根据权利要求2或3所述的方法，其中，提供SiC半导体本体（102）还包括在SiC半导体衬底（104）上形成SiC缓冲层（106）。
5.根据权利要求4所述的方法，其中，SiC缓冲层（106）的厚度在0.5μm至30μm的范围内。
6.根据权利要求4至5中任一项所述的方法，其中，沿着SiC器件层（110）的竖直延伸而平均的掺杂浓度小于沿着SiC缓冲层（106）的竖直延伸而平均的掺杂浓度。
7.根据权利要求4至6中任一项所述的方法，其中，沿着SiC缓冲层（106）的竖直延伸的主要部分的掺杂浓度沿着从半导体衬底（104）到SiC器件层（110）的方向逐渐地和/或连续地减小。
8.根据前述权利要求中任一项所述的方法，还包括：
在SiC半导体本体（102）的第一表面（108）之上形成注入掩模（114），其中通过注入掩模（114）中的开口（116）引入所述离子。
9.根据权利要求8所述的方法，其中，至少一些所述开口（116）的最小横向延伸在0.5μm至50μm的范围内，并且相邻两个所述开口（116）之间的横向距离在2μm至20μm的范围内。
10.根据前述权利要求中任一项所述的方法，其中，所述离子包括质子、He离子、Ar离子、Si离子和C离子中的至少一种。
11.根据前述权利要求中任一项所述的方法，其中，形成所述半导体器件元件包括形成pn二极管或pin二极管、双极结晶体管、场效应晶体管、绝缘栅双极晶体管和晶闸管的器件元件中的至少一个。
12.一种制造半导体器件的方法，所述方法包括：
提供碳化硅SiC半导体本体（102）；
在SiC半导体本体（102）之上形成SiC器件层（110）；
通过至少一个离子注入工艺经由所述SiC器件层（110）的第一表面（108）将离子引入到所述SiC器件层（110）中，其中，所述SiC器件层（110）中的漂移区（118）的竖直延伸的主要部分被布置在所述离子的范围端峰（P）与所述SiC器件层（110）的所述第一表面（108）之间；并且此后
在所述SiC器件层（110）中或之上形成半导体器件元件。
13.根据权利要求12所述的方法，其中，所述范围端峰（P）与所述第一表面（108）之间的竖直距离在5μm到100μm的范围内。
14.根据权利要求13所述的方法，其中，在引入所述离子之后形成栅极电介质和栅极电极。
15.根据前述权利要求中任一项所述的方法，其中，至少一个离子注入工艺包括具有范围为从5×1010cm-2至5×1013cm-2的离子注入剂量的质子注入。
16.一种半导体器件，包括：
SiC半导体衬底（104）和/或SiC场停止区之上的SiC漂移区（118），其中
所述SiC漂移区（118）中的Z1/2缺陷的浓度比所述SiC场停止区和/或所述SiC半导体衬底（114）中的小至少1个数量级。
17.根据权利要求16所述的半导体器件，其中，所述SiC漂移区（118）由4H-SiC形成。
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