JP7333509B2 - 炭化珪素半導体装置 - Google Patents
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Description
図1は、本発明の第一実施形態に係る炭化珪素半導体装置100が、トレンチゲート型MOSFETである場合について、その構成を模式的に示す断面図である。炭化珪素半導体装置100は、主に、半導体基板1と、ドリフト層2と、ベース層3と、ソース層4と、第一トレンチ8と、第二トレンチ9と、制御電極層7と、金属層500と、第一主電極層10と、第二主電極層11と、を有する。
図2は、本発明の第二実施形態として、炭化珪素半導体装置200がプレーナ型MOSFETである場合について、その構成を模式的に示す断面図である。本実施形態の炭化珪素半導体装置200は、制御電極層7を半導体層内に埋め込んでいない点で、第一実施形態の炭化珪素半導体装置100と異なる。すなわち、本実施形態では、一体の制御電極7が、ドリフト層2の上面のうち、少なくとも、2つのベース層3の露出部分にそれぞれ形成された第一導電型のソース層4を、ゲート絶縁膜を間に挟んで、覆うよう形成されている。それ以外の構成については、第一実施形態の炭化珪素半導体装置100の構成と同様であり、炭化珪素半導体装置100と対応する箇所については、形状の違いによらず、同じ符号で示している。
縦型トレンチゲートMOSパワー半導体デバイスとして、耐圧1200VのトレンチMOSFETを作製した。なお、第1導電型をn型、第2導電型をp型として記述するが、その逆でもよい。
実施例1で作製したSBD内蔵トレンチMOSFETに対し、デバイスシミュレーションを行い、負荷短絡耐量のΦB依存性を調査した。その結果を図8に示す。ΦBが1.76eV以上では9μsecという実用に耐え得る破壊耐量が得られ、かつSBDを内蔵しないトレンチMOSFETと同等以上の負荷短絡耐量を示した。また、ΦBを1.76eV以上増加させると、負荷短絡耐量の向上はさらに向上するがΦBを1.95eV以上にすると10~10.5μsecで飽和することが分かる。一方、ΦBが3.1eVを超えると、内蔵したSBDの順方向電流特性において、SBDが動作する前に寄生のPiNダイオードが動作することが判明した。
実施例1と同様、ゲート電極部ならびにソース電極部のトレンチにおいて、n+ソース層、p型SiC層3、およびn型SiC層2A、2B、2Cの表面、ならびにゲート絶縁膜が接するチャネル層の結晶面、ならびにショットキー接合を形成する結晶面も(11-20)面(a面)とした素子を試作し、シミュレーションを行い、同様の評価を行った。その結果、実施例1の(1-100)面(m面)の場合と同様の結果を得ることができた。その結果、SBD内蔵トレンチMOSFETの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦBは1.76eV以上3.10eV以下、さらに好ましくは1.95eV以上3.10eV以下に設定することが必要であることが判明した。
縦型プレーナゲートMOSパワー半導体デバイスとして、耐圧1200VのMOSFETを作製した。なお、第1導電型をn型、第2導電型をp型として記述するが、その逆でもよい。
実施例4で作製したプレーナMOSFETについて、デバイスシミュレーションを行い、負荷短絡耐量のΦB依存性を調査した。その結果を図10に示す。ΦBが1.95eV以上ではおよそ11μsecという実用に耐え得る破壊耐量が得られ、かつSBDを内蔵しないプレーナMOSFETと同等以上の負荷短絡耐量を示した。また、ΦBを1.95eV以上増加させても、負荷短絡耐量はほとんど向上しないことが分かる。一方、ΦBが3.1eVを超えると、内蔵したSBDの順方向電流特性において、SBDが動作する前に寄生のPiNダイオードが動作することが判明した。これは、図10中に記載の、電流25A導通時のダイオードの順方向電圧降下が、ΦBが3.1eVを超えた領域からSBD内蔵プレーナMOSFETの方が大きな値を示していることからも分かる。つまり、ΦBが3.1eVを超えると本発明素子のダイオード順方向電圧降下の方がSiC-PiNダイオードの順方向電圧降下の3.3Vよりも大きくなってしまう。このことから、SBD内蔵プレーナMOSFETの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦBは1.95eV以上3.10eV以下に設定することが必要であることが判明した。
1・・・半導体基板
2、2A、2B、2C、2D・・・ドリフト層
3・・・ベース層
4・・・ソース層
5・・・コンタクト層
6・・・ゲート絶縁膜
7・・・ゲート電極(制御電極)
8・・・第一トレンチ
9・・・第二トレンチ
10・・・ソース電極(第一主電極)
11・・・ドレイン電極(第二主電極)
500・・・金属層
T・・・厚み方向
Claims (7)
- 第一導電型の半導体基板と、
前記半導体基板の一方の主面に形成され、前記半導体基板より低い不純物濃度を有する第一導電型のドリフト層と、
前記ドリフト層の上に形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、
前記ベース層の上に形成された第一導電型のソース層と、
前記ソース層の上面から前記ドリフト層に達する位置まで、各層の厚み方向に貫通するように、前記厚み方向からの平面視において、中央に形成された第一トレンチ、およびその周囲に形成された第二トレンチと、
前記第一トレンチの内部を、ゲート絶縁膜を介して充填する制御電極層と、
前記第二トレンチの内壁面を構成する前記ドリフト層とショットキー接合する金属層と、
前記第二トレンチの内部を充填し、かつ前記半導体基板の一方の主面上の露出面を覆う第一主電極層と、
前記半導体基板の他方の主面に形成された第二主電極層と、を有し、
前記金属層のショットキー接合面が、(11-20)面もしくは(1-100)面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、1.95eV以上3.10eV以下であり、
前記金属層の材料が、チタン、ニッケル、金のいずれか一つであることを特徴とする炭化珪素半導体装置。 - 前記ドリフト層のうち、前記第一トレンチの底面を構成する部分が第二導電型であることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記ドリフト層のうち、前記第二トレンチの底面を構成する部分が第二導電型であることを特徴とする請求項1または2のいずれかに記載の炭化珪素半導体装置。
- 前記第一導電型がn型であり、前記第二導電型がp型であることを特徴とする請求項1~3のいずれか一項に記載の炭化珪素半導体装置。
- n型の半導体基板と、
前記半導体基板の一方の主面に並んで形成され、前記半導体基板より低い不純物濃度を有するn型のドリフト層およびp型層と、
前記n型のドリフト層の上に形成され、前記n型のドリフト層より高い不純物濃度を有するp型のベース層と、
前記ベース層の上に形成されたn型のソース層と、
前記ソース層の上面から前記p型層に達する位置まで、各層の厚み方向に貫通するように、前記厚み方向からの平面視において、中央に形成された第一トレンチ、およびその周囲に形成された第二トレンチと、
前記第一トレンチの内部を、ゲート絶縁膜を介して充填する制御電極層と、
前記第二トレンチの内壁面を構成する前記n型のドリフト層とショットキー接合する金属層と、
前記第二トレンチの内部を充填し、かつ前記半導体基板の一方の主面上の露出面を覆う第一主電極層と、
前記半導体基板の他方の主面に形成された第二主電極層と、を有し、
前記金属層のショットキー接合面が、(11-20)面もしくは(1-100)面であり、かつ前記金属層と前記n型のドリフト層との間のショットキーバリアエネルギーが、1.76eV以上3.10eV以下であることを特徴とする炭化珪素半導体装置。 - 第一導電型の半導体基板と、
前記半導体基板の一方の主面に形成され、前記半導体基板よりも低い不純物濃度を有する第一導電型のドリフト層と、
前記ドリフト層の上面から深さ方向広がるように形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、
前記ドリフト層の上面のうち、前記ベース層の露出部分に形成された第一導電型のソース層と、
ゲート絶縁膜を挟んで、少なくとも前記ソース層を覆うように形成された一体の制御電極と、
前記半導体基板の一方の主面上の露出面を覆う第一主電極と、
前記ドリフト層の上面において露出する前記ベース層の周囲とショットキー接合する金属層と、
前記半導体基板の他方の主面に形成されたドレイン電極層と、を有し、
前記金属層のショットキー接合面が(0001)面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、1.95eV以上3.10eV以下であることを特徴とする炭化珪素半導体装置。 - 前記第一導電型がn型であり、前記第二導電型がp型であることを特徴とする請求項6に記載の炭化珪素半導体装置。
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