JP4821394B2 - 半導体素子駆動回路 - Google Patents

Description

本発明は、入力信号に応じて、電圧駆動型の半導体素子に駆動信号を出力する駆動回路に関する。

図５は、大電力用パワーＭＯＳＦＥＴを駆動する回路の従来構成例を示すものである。ソースがグランドに接続される２つのＮチャネルＭＯＳＦＥＴ１，２は、両者のゲートが共通に接続されており、そのゲートには、外部より駆動制御信号ＶINが与えられるようになっている。ＦＥＴ１のドレインは、ＮＰＮトランジスタ３のエミッタ，及び抵抗４を介してグランドに接続されていると共に、ＮＰＮトランジスタ５のベースに接続されている。一方、ＦＥＴ２のドレインは、抵抗６を介して電源ＶＢに接続されていると共に、トランジスタ３のベースに接続されている。

トランジスタ３のコレクタは、抵抗７を介して電源ＶＢに接続されていると共に、トランジスタ８のベースに接続されている。トランジスタ８のコレクタは電源ＶＢに接続されており、エミッタは、抵抗素子９を介してトランジスタ５のコレクタに接続されている。そして、トランジスタ８のエミッタは出力端子１０となっており、その出力端子１０は、ツェナーダイオード１１を介して電源に接続されていると共に、ＰチャネルのパワーＭＯＳＦＥＴ１２のゲートに接続されている。ＦＥＴ１２のソースは電源ＶＢに接続されており、ドレインは負荷１３を介してグランドに接続されている（ハイサイド駆動）。尚、負荷１３は、例えばＤＣモータ，ソレノイド，ランプなどである。

上記のように構成されるゲート駆動回路１４においては、駆動制御信号ＶINがロウレベルの場合、ＦＥＴ１及び２はＯＦＦするのでトランジスタ３及び５がＯＮする。そして、トランジスタ８はＯＦＦするのでＦＥＴ１２のゲートはロウレベルとなり、ＦＥＴ１２はＯＮして負荷１３が通電される。一方、駆動制御信号ＶINがハイレベルの場合は各素子のＯＮ，ＯＦＦが逆になり、ＦＥＴ１２はＯＦＦして負荷１３に対する通電は停止される。

また、図６は、ＦＥＴ１２に替えてＮチャネルのパワーＭＯＳＦＥＴ１５を駆動するゲート駆動回路１６を示す。この場合、電源ＶＢとグランドとの間には負荷１３及びＦＥＴ１５の直列回路が接続されており、ＦＥＴ１５のゲートはトランジスタ５のコレクタ側に接続されている（ロウサイド駆動）。また、ツェナーダイオード１１は、ＦＥＴ１５のゲートとグランドとの間に接続されている。そして、ゲート駆動回路１６においては、駆動制御信号ＶINがロウレベルの場合にＦＥＴ１５はＯＦＦし、駆動制御信号ＶINがハイレベルの場合にＦＥＴ１５はＯＮする。
尚、特許文献１には図５又は図６と類似した構成のゲート駆動装置が開示されている。
特開平７−１１１４４６号公報

ここで、ゲート駆動回路１４，１６の出力段に配置されているツェナーダイオード１１は、ＦＥＴ１２，１５のゲートに過大な電圧が印加されることを防止するものである。そのため、出力段には電流制限用の抵抗素子９も挿入しており、ツェナーダイオード１１を介して流れる電流を制限している。従って、ＦＥＴ１２，１５を駆動するスイッチング周波数が高くなると、抵抗素子９によりＦＥＴ１２，１５のゲート−ソース間電圧波形に鈍りが生じるようになり、高速で駆動することができなくなるという問題があった。

即ち、図７，図８には、図５に示すゲート駆動回路１４について、抵抗素子９（Ｒ２）の抵抗値を１８０Ωに設定した場合と、２ｋΩに設定した場合との電流，電圧波形を示す。図７に示す抵抗値が１８０Ωの場合、トランジスタ５（Ｑ２）を介して流れる電流は３０ｍＡ程度であるのに対して、図８に示す抵抗値が２ｋΩの場合、電流は４ｍＡ程度まで抑えることができる（（ａ）参照）。しかしこの場合、ＦＥＴ１２のゲート電圧の立下りに鈍りが生じていることが判る（（ｂ）参照）。

また、特許文献１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を駆動する装置において、ＩＧＢＴのゲートとゲート駆動装置の電源との間にダイオード又はコンデンサを挿入することで、ＩＧＢＴをスイッチングする場合、帰還容量の充放電電流を電源側にバイパスさせるようにしたものである。
しかしながら、特許文献１の構成は、バイパスダイオードによりＩＧＢＴの誤動作（発振）を防止すると共に、ゲート電圧をクランプして電流の増大を抑制することが目的である。従って、上述した用に出力電流の抑制と高速スイッチングとの両立を課題とするものに対して適用を試みたとしても、その解決を図ることはできない。

本発明は上記事情に鑑みてなされたものであり、その目的は、出力電流の増加を抑制すると共に、大電力用の半導体素子をより高速にスイッチングできる駆動回路を提供することにある。

請求項１記載の半導体素子駆動回路によれば、出力段が２つの半導体素子を直列接続して構成され、両者の共通接続点に駆動対象となる半導体素子が接続される場合に、電流抑制手段は、出力端子が、２つの半導体素子の何れか一方の入力端子に接続されており、駆動対象素子に対する印加電圧が当該素子の導通レベルを超えて制限レベルまで変化すると、出力段を構成する半導体素子を直接制御することで、当該素子を介して流れる出力電流を抑制するように動作する。
従って、出力段に電流制限用の抵抗素子を配置せずとも出力電流を制限することができる。尚、ここでの「出力電流」は、半導体素子駆動回路から見てソース，シンクとなる何れの電流も含むものとする。また、電流抑制手段は、駆動対象素子への印加電圧が導通レベルを超えてから制限レベルに達するまでの間は電流抑制動作を行なわないので、その印加電圧範囲内では駆動対象素子を高速にスイッチングすることができる。

請求項２記載の半導体素子駆動回路によれば、駆動対象素子がＮチャネルＭＯＳＦＥＴである場合、電流抑制手段は、ＦＥＴに対する印加電圧が制限レベルまで変化すると、バイアス回路が、出力段を構成する電源側半導体素子の入力端子とグランドとの間に接続される電流抑制用トランジスタを導通させる。すると、電源側半導体素子に入力される電流は電流抑制用トランジスタを介してグランドにバイパスされて減少するので、駆動回路の出力電流が増加することを抑制できる。

請求項３記載の半導体素子駆動回路によれば、上記電流抑制手段は、２つの半導体素子の共通接続点，即ち、駆動回路の出力端子とグランドとの間に接続され、ＦＥＴに対する印加電圧を制限レベルにクランプするクランプ回路としても機能する。従って、駆動対象のＦＥＴを介して流れる駆動電流を抑制するため印加電圧をクランプする必要がある場合には、回路構成をより簡単にすることができる。

請求項４記載の半導体素子駆動回路によれば、クランプ回路は、電流抑制用トランジスタが導通状態となった場合に、当該素子の入出力端子間に発生する定電圧を利用してクランプ動作を行うので、電流抑制機能と電圧クランプ機能との双方をなす回路をより効率的に構成することができる。

請求項５記載の半導体素子駆動回路によれば、駆動対象素子に対する印加電圧レベルが上昇するのに応じて、出力端子より抵抗素子を介して流れる電流量は増加する。そして、抵抗素子の端子電圧がある程度上昇すると、電流抑制用トランジスタが導通して出力電流は抑制される。また、この時トランジスタの入出力端子間には定電圧が発生するので、電圧クランプ機能に寄与することになる。

請求項６記載の半導体素子駆動回路によれば、電流抑制用トランジスタの入力端子とグランドとの間に、上記定電圧よりも高く設定されるツェナー電圧のツェナーダイオードを接続するので、当該ツェナーダイオードによって電流抑制用トランジスタを過電圧より保護することができる。

請求項７記載の半導体素子駆動回路によれば、ＦＥＴとグランドとの間に、制限レベルよりも高く設定されるツェナー電圧のツェナーダイオードを接続するので、当該ツェナーダイオードによってＦＥＴを過電圧より保護することができる。

請求項８記載の半導体素子駆動回路によれば、駆動対象素子がＰチャネルＭＯＳＦＥＴである場合、電流抑制手段は、ＦＥＴに対する印加電圧が制限レベルまで変化すると、バイアス回路が、電源と出力段を構成するグランド側半導体素子の入力端子との間に接続される電流抑制用トランジスタを導通させる。すると、グランド側半導体素子に入力される電流は電流抑制用トランジスタを介してグランドにバイパスされて減少するので、駆動回路の出力電流が増加することを抑制できる。

請求項９記載の半導体素子駆動回路によれば、印加電圧が制限レベルまで変化すると、バイアス回路を構成するトリガトランジスタが導通して、電流制御用トランジスタを含んで構成されるカレントミラー回路にベース電流を供給する。それにより、電流制御用トランジスタを導通させてグランド側半導体素子に入力される電流を減少させることができる。
請求項１０〜１４記載の半導体素子駆動回路によれば、駆動対象素子がＰチャネルＭＯＳＦＥＴである場合について請求項３〜７記載の発明と同様の効果を得ることができる。

（第１実施例）
以下、本発明の半導体素子駆動回路を、駆動対象素子としてＰチャネルＭＯＳＦＥＴに適用した場合の第１実施例について図１及び図２を参照して説明する。尚、図５と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のゲート駆動回路２１は、図５に示すゲート駆動回路１４より抵抗素子９を削除している。そして、電源ＶＢと出力端子１０との間には、抵抗素子２２，ダイオード２３，ツェナーダイオード２４の直列回路が接続されており、抵抗素子２２にはツェナーダイオード２５が並列に接続されている。

また、電源ＶＢとグランドとの間には、ＰチャネルＭＯＳＦＥＴ２６（トリガトランジスタ）及びＮチャネルＭＯＳＦＥＴ２７の直列回路が接続されており、ＦＥＴ２６のゲートは、ダイオード２３のアノードに接続されている。ＮチャネルＭＯＳＦＥＴ２８（電流抑制用トランジスタ）は、ＦＥＴ２７とミラー対，即ち、カレントミラー回路２９を構成しており、両者のゲートはＦＥＴ２７のドレインに共通に接続されている。そして、ＦＥＴ２８のドレインは、トランジスタ５のベースに接続されている。また、ＦＥＴ２７及び２８のゲートとグランドとの間には、ツェナーダイオード３０が接続されている。尚、ツェナーダイオード２５，３０は、夫々ＦＥＴ２６，ＦＥＴ２７及び２８の保護用として配置されている。

また、以上の構成において、抵抗素子２２，ダイオード２３，ツェナーダイオード２４及びＦＥＴ２６を加えたものがクランプ回路４５を構成しており、そのクランプ回路４５にＦＥＴ２７を加えたものがバイアス回路４６を構成している。更に、バイアス回路４６にＦＥＴ２８を加えたものが電流抑制手段４７を構成している。

次に、本実施例の作用について説明する。先ず、駆動制御信号ＶINがロウレベルでＦＥＴ１２（駆動対象素子）をＯＮさせる際に、ＦＥＴ２６がＯＮとなるゲート駆動回路２１の出力電圧Ｖoutの条件を考える。抵抗素子２２の抵抗値をＲ１，ダイオード２３の順方向電圧をＶＤ１，ツェナーダイオード２４のツェナー電圧をＶＺ１，ＦＥＴ２６のしきい値電圧をＶＴ１とし、抵抗素子２２を介して流れる電流をＩとする。
この時、ＦＥＴ２６がＯＮする条件は、Ｒ１・Ｉ＞ＶＴ１であり、
ＶＢ−Ｒ１・Ｉ＝Ｖout＋ＶＺ１＋ＶＤ１ ・・・（１）
の関係が成り立つ。従って、
Ｒ・Ｉ＝ＶＢ−（Ｖout＋ＶＺ１＋ＶＤ１） ・・・（２）
であるから、
ＶＢ−（Ｖout＋ＶＺ１＋ＶＤ１）＞ＶＴ１ ・・・（３）
を満たす出力電圧Ｖoutは、
Ｖout＜ＶＢ−（ＶＺ１＋ＶＤ１＋ＶＴ１） ・・・（４）
となる。具体数値例として、ＶＢ＝１５Ｖ，ＶＤ１＝０．７（Ｖ），ＶＺ１＝５（Ｖ），ＶＴ＝１．８（Ｖ）を与えると、
Ｖout＜１５−（５＋０．７＋１．８）＝７．５（Ｖ）
となる。従って、出力電圧Ｖoutが７．５Ｖ（制限レベル）を下回ると、ＦＥＴ２６がＯＮするようになる。尚、ダイオード２３は、ＦＥＴ１２のゲート−ソース間電圧Ｖgsを調整するために配置されている。

ＦＥＴ２６がＯＮすると、カレントミラー回路２９にベース電流が供給されて動作するので、ＦＥＴ２８がトランジスタ５のベース電流を減少させる。即ち、ツェナーダイオード１１のツェナー電圧ＶＺ２＝８（Ｖ）程度に設定しておけば、ＦＥＴ１２のゲート−ソース間電圧Ｖgsを７．５Ｖにクランプした状態で、ゲート駆動回路２１の出力電流の増加が抑制されることになる。また、ツェナーダイオード２５のツェナー電圧は、ＦＥＴ２６のしきい値電圧ＶＴ１を若干上回るように、例えば２．５Ｖ程度に設定すれば良い。

ここで、図２には、（ａ）ゲート駆動回路２１の出力電流（トランジスタ５のコレクタ電流）と、（ｂ）ＦＥＴ１２のゲート信号波形とを示す。出力電流は３ｍＡ程度に抑制されていると共に、ゲート信号波形の立下りには図８（ｂ）に示したような鈍りが発生していない。従って、電流消費を抑制しつつ、ＦＥＴ１２を高速でスイッチングすることが可能となっているのは明らかである。

以上のように本実施例によれば、ゲート駆動回路２１において、電流抑制手段４７は、ＦＥＴ１２に対する印加電圧が当該素子の導通レベルを超えて制限レベルまで変化すると、出力段を構成するトランジスタ５（グランド側半導体素子）のベース電流を減少させるように制御することで、トランジスタ５を介して流れる出力電流（シンク電流）を抑制するようにした。具体的には、ＦＥＴ１２に印加するゲート電圧が制限レベルまで変化するとバイアス回路４６がＦＥＴ２８を導通させて、トランジスタ５のベース電流を減少させる。
従って、出力段に電流制限用の抵抗素子９を配置せずとも、ゲート駆動回路２１の出力電流を制限することができる。そして、電流抑制手段４７は、ＦＥＴ１２に印加するゲート電圧が導通レベルを超えてから制限レベルに達するまでの間は電流抑制動作を行なわないので、その印加電圧範囲内ではＦＥＴ１２を高速にスイッチングさせることができる。

また、電流抑制手段４７は、ＦＥＴ１２に印加するゲート電圧を制限レベルにクランプするクランプ回路４５としても機能するので、ＦＥＴ１２を介して流れる駆動電流を抑制するため印加電圧をクランプする必要がある場合には、回路構成をより簡単にすることができる。そして、クランプ回路４５は、出力電圧（ゲート電圧）レベルが低下するのに応じて、抵抗素子２２を介して流れる電流量を増加させ、その端子電圧が上昇する過程でＦＥＴ２６を導通させて、当該素子のゲート−ソース間（入出力端子間）に発生する定電圧ＶＴ１を利用してクランプ動作を行うので、電流抑制機能と電圧クランプ機能との双方をなす回路をより効率的に構成することができる。
更に、本実施例によれば、ＦＥＴ２６のソース−ゲート間，ＦＥＴ２７のゲート−ソース間に、ツェナーダイオード２５，３０を接続したので、ＦＥＴ２６，２７を過電圧より保護することができる。

（第２実施例）
図３は本実施例の第２実施例を示すものであり、図６と異なる部分について説明する。第２実施例のゲート駆動回路３１は、図６に示すゲート駆動回路１６よりやはり抵抗素子９を削除している。そして、出力端子１０とグランドとの間には、ダイオード３２，ツェナーダイオード３３，抵抗素子３４の直列回路が接続されており、抵抗素子３４にはツェナーダイオード３５が並列に接続されている。また、ツェナーダイオード３３のアノードには、ＮチャネルＭＯＳＦＥＴ３６（電流抑制用トランジスタ）のゲートが接続されており、ＦＥＴ３６のドレインはトランジスタ８のベースに、ソースはグランドに接続されている。
尚、以上の構成において、ダイオード３２，ツェナーダイオード３３及び抵抗素子３４はバイアス回路３７を構成しており、そのバイアス回路３７にＦＥＴ３６を加えたものがクランプ回路（電流抑制手段）３８を構成している。

次に、第２実施例の作用について説明する。ＦＥＴ３６がＯＮする場合の、ゲート駆動回路３１の出力電圧Ｖoutの条件を考える。ダイオード３２の順方向電圧をＶＤ２，ツェナーダイオード３３のツェナー電圧をＶＺ３，抵抗素子３４の抵抗値をＲ２，ＦＥＴ３６のしきい値電圧をＶＴ２とし、抵抗素子３４を介して流れる電流をＩとする。
この時、ＦＥＴ３６がＯＮする条件は、Ｒ２・Ｉ＞ＶＴ２であり、
Ｒ２・Ｉ＝Ｖout−ＶＤ２−ＶＺ３ ・・・（５）
であるから、
Ｖout−ＶＤ２−ＶＺ３＞ＶＴ２ ・・・（６）
を満たす出力電圧Ｖoutは、
Ｖout＞ＶＤ２＋ＶＺ３＋ＶＴ２ ・・・（７）
となる。具体数値例として、ＶＤ２＝０．７（Ｖ），ＶＺ３＝５（Ｖ），ＶＴ２＝１．８（Ｖ）を与えると、
Ｖout＞０．７＋５＋１．８＝７．５（Ｖ）
となる。従って、この場合もツェナーダイオード１１のツェナー電圧ＶＺ２＝８（Ｖ）程度に設定しておけば、出力電圧Ｖoutが７．５Ｖを超えるとＦＥＴ３６がＯＮするようになる。ＦＥＴ３６がＯＮすると、トランジスタ８（電源側半導体素子）に流れるベース電流が減少するので、ゲート駆動回路３１の出力電流（ソース電流）の増加が抑制されることになる。

以上のように第２実施例によれば、駆動対象素子をＰチャネルＭＯＳＦＥＴ１５とした場合、ゲート駆動回路３１において、電流抑制手段としてのクランプ回路３８は、ＦＥＴ１５に対する印加電圧が当該素子の導通レベルを超えて制限レベルまで変化すると、出力段を構成するトランジスタ８のベース電流を減少させるように制御することで、トランジスタ８を介して流れる出力電流を抑制するようにした。具体的には、ＦＥＴ１５に印加するゲート電圧が制限レベルまで変化するとバイアス回路３７がＦＥＴ３６を導通させて、トランジスタ８のベース電流を減少させる。従って、第１実施例と同様の効果を得ることができる。

この場合、クランプ回路３８は、出力電圧（ゲート電圧）レベルが上昇するのに応じて、抵抗素子３４を介して流れる電流量を増加させ、その端子電圧が上昇する過程でＦＥＴ３６を導通させて、当該素子のゲート−ソース間（入出力端子間）に発生する定電圧ＶＴ２を利用してクランプ動作を行うので、電流抑制機能と電圧クランプ機能との双方をなす回路をより効率的に構成することができる。

（第３実施例）
図４は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例のゲート駆動回路４１は、第１実施例のゲート駆動回路２１におけるトランジスタ５をＮチャネルＭＯＳＦＥＴ４２（グランド側半導体素子）に置き換えたもので、その他の構成は第１実施例と同様である。

次に、第３実施例の作用について説明する。基本的な動作は第１実施例と同様であり、
駆動制御信号ＶINがロウレベルでＦＥＴ１２をＯＮさせる際に、出力電圧Ｖoutが（４）式の条件を満たすとＦＥＴ２６がＯＮとなる。すると、カレントミラー回路２９が動作して、抵抗素子４に流入しようとする電流の一部をＦＥＴ２８が引くため、ＦＥＴ４２のゲート電位は低下する。従って、ゲート駆動回路２１の出力電流は低下するように作用する。以上のように構成される第３実施例による場合も、第１実施例と同様の作用効果を得ることができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
ダイオード２３，３２は必要に応じて挿入すれば良い。また、駆動対象素子の入力端子に印加する電圧を適宜調整するため、２個以上挿入しても良い。更に、ツェナーダイオード２４，３３のツェナー電圧も適宜変更すれば良い。
保護用のツェナーダイオード１１，２５，３０，３５についても、必要に応じて接続すれば良い。
バイアス回路とクランプ回路とを、夫々独立に構成しても良い。
駆動対象素子を、ＩＧＢＴとしても良い。
その他、駆動回路を構成する素子を、適宜ＭＯＳＦＥＴ，バイポーラトランジスタに置き換えて構成しても良い。

本発明の半導体素子駆動回路を、ＰチャネルＭＯＳＦＥＴに適用した場合の第１実施例であり、ゲート駆動回路の構成を示す図 （ａ）はゲート駆動回路の出力電流、（ｂ）は駆動対象ＦＥＴのゲート信号波形を示す図 本発明をＮチャネルＭＯＳＦＥＴに適用した場合の第２実施例を示す図１相当図 本発明の第３実施例を示す図１相当図 従来技術を示す図１相当図 図３相当図 図２相当図（Ｒ２＝１８０Ωの場合） 図２相当図（Ｒ２＝２ｋΩの場合）

符号の説明

図面中、５，８はＮＰＮトランジスタ（グランド側，電源側半導体素子）、１２はＰチャネルＭＯＳＦＥＴ（駆動対象素子）、１５はＮチャネルＭＯＳＦＥＴ（駆動対象素子）、２１はゲート駆動回路（半導体素子駆動回路）、２２は抵抗素子、２５はツェナーダイオード、２６はＰチャネルＭＯＳＦＥＴ（トリガトランジスタ）、２８はＮチャネルＭＯＳＦＥＴ（電流抑制用トランジスタ）、２９はカレントミラー回路、３０はツェナーダイオード、３１はゲート駆動回路（半導体素子駆動回路）、３４は抵抗素子、３５はツェナーダイオード、３６はＮチャネルＭＯＳＦＥＴ（電流抑制用トランジスタ）、３７はバイアス回路、３８はクランプ回路（電流抑制手段）、４５はクランプ回路、４６はバイアス回路、４７は電流抑制手段を示す。

Claims (14)

1. 入力信号に応じて、電圧駆動型の半導体素子に駆動信号を出力する駆動回路において、
   出力段が、２つの半導体素子を直列接続して構成されており、両者の共通接続点に駆動対象となる半導体素子が接続され、
   前記駆動対象素子に印加する電圧が、当該素子を導通させるレベルを所定電圧分超えた制限レベルまで変化すると、前記２つの半導体素子の何れか一方を介して流れる出力電流を抑制するように、前記一方の半導体素子を制御する電流抑制手段を備え、
   前記電流抑制手段の出力端子は、前記２つの半導体素子の何れか一方の入力端子に接続されていることを特徴とする半導体素子駆動回路。
2. 前記駆動対象素子がＮチャネルＭＯＳＦＥＴである場合に、
   前記電流抑制手段は、
   出力端子の一方が、前記２つの半導体素子のうち電源側に接続されている方の入力端子に接続され、出力端子の他方がグランドに接続される電流抑制用トランジスタと、
   前記ＦＥＴに対する印加電圧が前記制限レベルまで変化すると、前記電流抑制用トランジスタを導通させるバイアス回路とで構成されることを特徴とする請求項１記載の半導体素子駆動回路。
3. 前記前記電流抑制手段は、前記２つの半導体素子の共通接続点とグランドとの間に接続され、前記ＦＥＴに対する印加電圧を、前記制限レベルにクランプするクランプ回路としても機能するように構成されていることを特徴とする請求項２記載の半導体素子駆動回路。
4. 前記クランプ回路は、前記電流抑制用トランジスタが導通状態となった場合に当該素子の入出力端子間に発生する定電圧を利用してクランプ動作を行うことを特徴とする請求項３記載の半導体素子駆動回路。
5. 前記クランプ回路は、前記電流抑制用トランジスタの入力端子とグランドとの間に接続される抵抗素子を備えることを特徴とする請求項４記載の半導体素子駆動回路。
6. 前記電流抑制用トランジスタの入力端子とグランドとの間に、当該トランジスタが発生する定電圧よりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項４又は５記載の半導体素子駆動回路。
7. 前記ＦＥＴとグランドとの間に、前記制限レベルよりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項２乃至６の何れかに記載の半導体素子駆動回路。
8. 前記駆動対象素子がＰチャネルＭＯＳＦＥＴである場合に、
   前記電流抑制手段は、
   前記２つの半導体素子のうちグランド側に接続されている方の入力端子とグランドとの間に接続される電流制御用トランジスタと、
   前記ＦＥＴに対する印加電圧が前記制限レベルまで変化すると、前記電流抑制用トランジスタを導通させるバイアス回路とで構成されることを特徴とする請求項１記載の半導体素子駆動回路。
9. 前記バイアス回路は、
   前記電流制御用トランジスタとミラー対を構成するカレントミラー回路と、
   印加電圧が前記制限レベルまで変化すると、前記カレントミラー回路にベース電流を供給するトリガトランジスタとを備えることを特徴とする請求項８記載の半導体素子駆動回路。
10. 前記前記電流抑制手段は、電源と前記２つの半導体素子の共通接続点との間に接続され、前記ＦＥＴに対する印加電圧を、前記制限レベルにクランプするクランプ回路としても機能するように構成されていることを特徴とする請求項９記載の半導体素子駆動回路。
11. 前記クランプ回路は、前記トリガトランジスタが導通状態となった場合に当該素子の入出力端子間に発生する定電圧を利用してクランプ動作を行うことを特徴とする請求項１０記載の半導体素子駆動回路。
12. 前記クランプ回路は、電源と前記トリガトランジスタとの間に接続される抵抗素子を備えることを特徴とする請求項１１記載の半導体素子駆動回路。
13. 電源と前記トリガトランジスタの入力端子とグランドとの間に、当該トランジスタが発生する定電圧よりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項１１又は１２記載の半導体素子駆動回路。
14. 電源と前記ＦＥＴとの間に、前記制限レベルよりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項８乃至１３の何れかに記載の半導体素子駆動回路。

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