JP2010220394A - 過電流保護装置 - Google Patents

Abstract

【課題】過電流検出値が出力電圧によって増大しない保護装置を提供する。
【解決手段】外部入力端子と外部出力端子との間に接続されたドライバトランジスタ３を制御することにより、過電流を制限する過電流保護装置であって、ドライバトランジスタと並列に接続されて所定の比率の電流を流す第１センストランジスタ４と、第１センストランジスタと外部入力端子との間に接続されたセンス抵抗５と、センス抵抗の電圧値を所定の第１バイアス電圧と比較する比較器６とを備え、比較器の出力に基づいてドライバトランジスタのゲート電圧を制御する過電流制限回路１００と、ドライバトランジスタのドレイン−ソース間の電位差と、所定の第２バイアス電圧とを比較することにより、ドライバトランジスタのゲート電圧を制御する過電流検出回路１０１と、を有する。
【選択図】図１

Description

本発明は、電源系統に流れる過電流を制限する過電流保護装置に関する。

従来から電源系統に流れる電流を制限して、電源系統を過電流から保護する過電流保護装置が電源装置に設けられている。図１１に、従来の過電流保護装置を設けた電源装置を示す。従来の過電流保護装置は、図１に示す過電流制限回路１００からなる。過電流制限回路１００は、ドライバトランジスタ３と並列に接続された第１センストランジスタ４に流れる電流にセンス抵抗５の値を乗じて得られた電圧を、電圧源８の電圧（「第１バイアス電圧」と言う。）と比較して、比較した結果に基づいて、出力ＭＯＳトランジスタ７を制御する。これにより、ドライバトランジスタ３のゲート電圧を制御して、過電流制限動作を行っている。

出力端子２から負荷３０に電流が流れるとき、第１センストランジスタ４と直列接続されたセンス抵抗５に電位降下が発生するため、第１センストランジスタ４のドレイン−ソース間電圧はドライバトランジスタ３のドレイン−ソース間電圧に比べて小さくなる。これにより、図１２（ａ）に示すように、第１センストランジスタ４に流れる電流が、ドライバトランジスタ３に流れる電流をドライバトランジスタ３と第１センストランジスタ４の面積比で除した値よりも、小さくなる現象が発生する。逆にいえば、第１センストランジスタ４に流れる電流の面積比倍以上の電流がドライバトランジスタ３に流れる。そのため、ドレイン−ソース間電圧Ｖｄｓの相違による影響で、過電流制限回路１００による過電流検出値が増大する現象が発生する。特に、ドレイン−ソース間電圧Ｖｄｓの小さな線形領域においては、図１２（ａ）に示すように、ドレイン−ソース間電圧Ｖｄｓがドレイン電流Ｉｄに対して与える影響が非常に大きいため、この現象が顕著になる。一方、過電流が検出された後は、比較器６の出力を受けて、出力ＭＯＳトランジスタ７が制御され、ドライバトランジスタ３及び第１センストランジスタ４のゲート端子に供給される電圧が低下する。これにより、図１２（ｂ）に示すように、ドライバトランジスタ３及び第１センストランジスタ４のゲート−ソース間の電圧Ｖｇｓが低下する。その結果、ドライバトランジスタ３及び第１センストランジスタ４のドレイン−ソース間Ｖｄｓが増加し、過電流制限回路１００が正常に動作する領域へと移行する。すなわち、電流Ｉｄは、ドライバトランジスタ３と第１センストランジスタ４の面積比、センス抵抗５の抵抗値、及び電圧源８の第１バイアス電圧により設定された値へと収束する。

上記の動作を行う従来の過電流保護装置を備えた電源装置においては、図１３に示すように、出力電圧ＶＯＵＴが０Ｖ付近での出力電流値に比べ、過電流が検出されていない状態における、出力電圧ＶＯＵＴが入力電圧ＶＩＮに近い領域での出力電流値が突出した形になるという問題があった。すなわち、過電流検出値が増大するという問題があった。

本発明は、上記問題を解決するものであり、過電流検出値が増大しない過電流保護装置を提供することを目的とする。

本発明の過電流保護装置は、外部入力端子と外部出力端子との間に接続されたドライバトランジスタを制御することにより過電流を制限する過電流保護装置であって、ドライバトランジスタと並列に接続されてドライバトランジスタに対して所定の比率の電流を流す第１センストランジスタと、第１センストランジスタと外部入力端子との間に接続されたセンス抵抗と、第１センストランジスタに流れる電流にセンス抵抗の抵抗値を乗じて得られる電圧値を所定の第１バイアス電圧と比較する比較器とを備え、比較器の出力に基づいてドライバトランジスタのゲート電圧を制御する過電流制限回路と、ドライバトランジスタのドレイン−ソース間の電位差と、所定の第２バイアス電圧とを比較することにより、ドライバトランジスタのゲート電圧を制御する過電流検出回路と、を有する。

上記過電流保護装置において、過電流検出回路の検出値は過電流制限回路の制限値以上となるようにしてもよい。

過電流検出回路は、ドライバトランジスタと、入力端子及びゲート端子を共通接続された第２センストランジスタと、第２センストランジスタに直列に接続された電流源と、ドライバトランジスタ及び外部出力端子間の電圧値と、第２センストランジスタ及び電流源間の電圧値とを比較する比較器と、ゲート端子を比較器の出力端子に接続され、入力端子をドライバトランジスタ、第１センストランジスタ、及び第２センストランジスタのゲート端子に接続された出力トランジスタと、を有してもよい。

過電流検出回路は、ドライバトランジスタと、入力端子及びゲート端子を共通接続された第２センストランジスタと、第２センストランジスタに直列に接続された抵抗素子と、ドライバトランジスタ及び外部出力端子間の電圧値と、第２センストランジスタ及び抵抗素子間の電圧値とを比較する比較器と、ゲート端子を比較器の出力端子に接続され、入力端子をドライバトランジスタ、第１センストランジスタ、及び第２センストランジスタのゲート端子に接続された出力トランジスタと、を有してもよい。

過電流検出回路は、ドライバトランジスタと、入力端子及びゲート端子を共通接続された第２センストランジスタと、第２センストランジスタに直列に接続された抵抗素子と、抵抗素子と並列に接続された電流源と、ドライバトランジスタ及び外部出力端子間の電圧値と、第２センストランジスタ及び抵抗素子間の電圧値とを比較する比較器と、ゲート端子を比較器の出力端子に接続され、入力端子をドライバトランジスタ、第１センストランジスタ、及び第２センストランジスタのゲート端子に接続された出力トランジスタと、を有してもよい。

過電流制御回路の比較器及び過電流検出回路の比較器は、一つの差動増幅器により構成されてもよい。

本発明の過電流保護装置は、過電流制限回路と過電流検出回路を併用することにより、過電流検出値が増大することを防ぐことができる。これにより、過電流検出精度を高めると共に広い出力電圧範囲での高い過電流制限精度を実現できる。

本発明の実施形態１の過電流保護装置を備えた電源装置を示す図 （ａ）は本発明の実施形態１において過電流検出回路のみを用いた場合の出力電流−出力電圧の特性を示す図、（ｂ）は本発明の実施形態１において過電流制限回路のみを用いた場合の出力電流−出力電圧の特性を示す図、（ｃ）は本発明の実施形態１の過電流保護装置を用いた場合の出力電流−出力電圧の特性を示す図 本発明の実施形態２の過電流保護装置を備えた電源装置を示す図 （ａ）は本発明の実施形態２において過電流検出回路のみを用いた場合の出力電流−出力電圧の特性を示す図、（ｂ）は本発明の実施形態２において過電流制限回路のみを用いた場合の出力電流−出力電圧の特性を示す図、（ｃ）は本発明の実施形態２における過電流保護装置を用いた場合の出力電流−出力電圧の特性を示す図 本発明の実施形態３の過電流保護装置を備えた電源装置を示す図 （ａ）は本発明の実施形態３において過電流検出回路のみを用いた場合の出力電流−出力電圧の特性を示す図、（ｂ）は本発明の実施形態３において過電流制限回路のみを用いた場合の出力電流−出力電圧の特性を示す図、（ｃ）は本発明の実施形態３における過電流保護装置を用いた場合の出力電流−出力電圧の特性を示す図 本発明の実施形態１に対応した実施形態４の過電流保護装置を備えた電源装置を示す図 本発明の実施形態２に対応した実施形態４の過電流保護装置を備えた電源装置を示す図 本発明の実施形態３に対応した実施形態４の過電流保護装置を備えた電源装置を示す図 （ａ）は実施形態１〜３において用いられる差動増幅器の入力段の構成を示す図、（ｂ）は実施形態４において用いられる差動増幅器の入力段の構成を示す図 従来の過電流保護装置を備えた電源装置を示す図 従来の過電流保護装置の電流−電圧の特性を示す図 従来の過電流保護装置を用いた電源装置の出力電流−出力電圧の特性を示す図

以下、図面を参照して、本発明の実施形態について説明する。

（実施形態１）
本発明の過電流保護装置は、過電流制限回路（第１の過電流制限回路）と過電流検出回路（第２の過電流制限回路）とを併用した構成を有することを特徴とする。本実施形態において、過電流制限回路と過電流検出回路は、いずれも、ドライバトランジスタに流れる過電流を検出し、その過電流を制限するものである。過電流制限回路と過電流検出回路において、過電流を制限する領域は異なる。

１．１ 過電流保護装置の構成
図１に本発明の実施形態１の過電流保護装置を備えた電源装置を示す。電源装置は、入力電圧ＶＩＮを入力する入力端子１と、出力電圧ＶＯＵＴを負荷３０に出力する出力端子２と、入力端子１と出力端子２との間に接続されたドライバトランジスタ３と、ドライバトランジスタ３のゲート端子に昇圧した電圧を出力する昇圧回路９と、ドライバトランジスタ３に流れる過電流を検出する過電流検出回路１０１と、ドライバトランジスタ３に流れる過電流を制限する過電流制限回路１００と、を備える。過電流検出回路１０１及び過電流制限回路１００は、本発明の実施形態１の過電流保護装置を構成する。

過電流制限回路１００（第１の過電流制限回路）は、ドライバトランジスタ３と並列に配置されたセンス抵抗５及び第１センストランジスタ４と、所定の電圧（第１バイアス電圧）を出力する電圧源８と、反転入力端子をセンス抵抗５及び第１センストランジスタ４間に接続され、非反転入力端子を電圧源８に接続された比較器６と、ゲート端子を比較器６の出力端子に接続され、ドレイン端子をドライバトランジスタ３及び第１センストランジスタ４のゲート端子に接続される出力ＭＯＳトランジスタ７と、を有する。第１センストランジスタ４のゲート端子は、ドライバトランジスタ３のゲート端子に共通接続されると共に、昇圧回路９に接続される。第１センストランジスタ４のソース端子は、ドライバトランジスタ３のソース端子に共通接続されると共に、出力端子２に接続される。第１センストランジスタ４は、ドライバトランジスタ３よりも小さな面積を持ち、ドライバトランジスタ３と第１センストランジスタ４の面積比に応じた電流を流す。センス抵抗５は、入力端子１と第１センストランジスタ４のドレイン端子との間に接続される。比較器６は、第１センストランジスタ４に流れる電流にセンス抵抗５の値を乗じて得られた電圧を第１バイアス電圧と比較して、比較した結果を出力する。出力ＭＯＳトランジスタ７は、比較器６の出力に基づいて、ドライバトランジスタ３及び第１センストランジスタ４のゲート電圧を制御する。これにより、過電流制限動作を行う。過電流制限回路１００において、センス抵抗５及び第１センストランジスタ４に流れる電流は出力端子２を介して負荷３０に流れるため、集積回路としての消費電力にはならない。そのため、ドライバトランジスタ３と第１センストランジスタ４の面積比を小さくすることが可能となる。これにより、ドライバトランジスタ３と第１センストランジスタ４の電流比のバラツキを抑えることができる。

過電流検出回路１０１（第２の過電流制限回路）は、定電流源１１と、入力端子１と定電流源１１との間に接続された第２センストランジスタ１０と、反転入力端子をドライバトランジスタ３のソース端子に接続され、非反転入力端子を第２センストランジスタ１０及び定電流源１１間に接続された比較器１２と、ゲート端子を比較器６の出力端子に接続され、ドレイン端子をドライバトランジスタ３及び第１センストランジスタ４のゲート端子に接続される出力ＭＯＳトランジスタ１３と、を有する。第２センストランジスタ１０のゲート端子は、ドライバトランジスタ３及び第１センストランジスタ４のゲート端子と共通に昇圧回路９に接続される。比較器１２は、ドライバトランジスタ３に負荷電流が流れることにより発生するドレイン−ソース間の電位差を第２センストランジスタ１０及び定電流源１１により生成した所定の電圧（「第２バイアス電圧」と言う。）と比較する。出力ＭＯＳトランジスタ１３は、比較器１２の出力に基づいて、ドライバトランジスタ３のゲート電圧を制御する。これにより、過電流検出が行われる。過電流検出回路１０１によれば、ドライバトランジスタ３と第２センストランジスタ１０に同一の種類の素子を用いることにより、温度やプロセス変動に拠らず、正確な過電流検出を行うことができる。さらに、過電流検出値を定める要因が、トランジスタの動作領域によらず、第２センストランジスタ１０のドレイン−ソース間抵抗と定電流源１１の電流値のみによるため、ドライバトランジスタ３及び第２センストランジスタ１０のドレイン−ソース間電圧が非常に小さな領域であっても動作させることが可能となる。

図１において、出力ＭＯＳトランジスタ７、１３、電圧源８、及び定電流源１１は、一端を接地０される。

図１において、過電流検出回路１０１は、出力端子２の電圧が過電流検出電圧以下となり過電流検出回路１０１が動作した場合に、出力端子２の電圧が過電流検出電圧に等しい時よりも大きな電流値で制限する。

１．２ 過電流保護装置の動作
図２（ａ）に過電流保護装置として過電流検出回路１０１のみを用いた場合の出力電流−出力電圧の特性を示し、図２（ｂ）に過電流保護装置として過電流制限回路１００のみを用いた場合の出力電流−出力電圧の特性を示し、図２（ｃ）に、過電流制限回路１００と過電流検出回路１０１を含む、本実施形態の過電流保護装置を用いた電源装置の出力電流−出力電圧の特性を示す。

図２（ａ）において、特性曲線の開始地点、即ち出力電圧が入力電圧に等しいとき（ＶＯＵＴ＝ＶＩＮ）、ドライバトランジスタ３に流れる電流値は０である。出力電圧ＶＯＵＴが低下するに従い、入出力電圧差「ＶＩＮ−ＶＯＵＴ」をドライバトランジスタ３のドレイン−ソース間抵抗で除した値の電流が流れる。ドライバトランジスタ３に流れる電流値が過電流検出回路１０１により定められた設定値に達した時、出力ＭＯＳトランジスタ１３がオンし、ドライバトランジスタ３のゲート−ソース間電圧が減少する。出力電圧ＶＯＵＴがさらに低下した場合、ゲート−ソース間電圧がさらに減少する。これにより、ドライバトランジスタ３のドレイン−ソース間抵抗は上昇する。しかし、同時に、第２センストランジスタ１０のドレイン−ソース間抵抗も上昇し、これにより、第２バイアス電圧が増大するため、ドライバトランジスタ３を流れる電流値がある一定範囲の値に制御される。過電流検出回路１０１は、出力電圧ＶＯＵＴの全電圧範囲において、ドライバトランジスタ３と第２センストランジスタ１０の抵抗比を一定に保つ事が困難なものであり、抵抗比の変化に起因する電流値の増加及び減少が起こる。図２（ａ）の曲線は、抵抗比の変化により電流値の増加が起こった場合について記載している。なお、過電流検出回路１０１においては、第２センストランジスタ１０に直列接続された電流源１１の電流値が集積回路における損失として発生する。しかし、この損失は第２センストランジスタ１０のチャネル幅を極端に狭くしたり、第２センストランジスタ１０としてセンストランジスタを複数個縦列接続したものを用いて、ドライバトランジスタ３と第２センストランジスタ１０の面積比を大きくすることにより、低減することができる。この場合、素子バラツキ、抵抗比の変動、ドレイン−ソース間電圧の不均衡等により、過電流検出値及び過電流制限値の精度は悪化する。このように、過電流検出回路１０１の長所はドレイン−ソース間電圧が小さい場合であっても動作可能なことであり、短所は全出力電圧範囲において一定の電流制限値を保つ事が困難な事である。

図２（ｂ）の過電流制限回路１００の特性は、従来の図１３と同一である。図２（ｂ）に示すように、ＶＯＵＴ＝０Ｖ付近での出力電流値に比べ、過電流検出されていない状態における、ＶＯＵＴがＶＩＮに近い領域での出力電流値が突出した形となる。過電流制限回路１００の長所は、ドレイン−ソース間電圧が比較的大きい場合、一定電流への制限が精確に行えることであり、短所はドレイン−ソース間電圧が小さい場合、非常に大きな電流が流れる事である。

図２（ｃ）は、図２（ａ）及び図２（ｂ）の両方の特性から得られる。出力電圧ＶＯＵＴが入力電圧ＶＩＮに等しい（ＶＯＵＴ＝ＶＩＮ）時点ではドライバトランジスタ３に流れる電流は０である。出力電圧ＶＯＵＴの低下に従い、出力端子２から負荷３０に流れる電流ＩＯＵＴ（「負荷電流」と言う。）が増加する。このとき、領域Ａに示すように、電流ＩＯＵＴの傾きは過電流検出回路１０１及び過電流制限回路１００によるゲート−ソース間電圧の制限を受けない状態でのドライバトランジスタ３のドレイン−ソース間抵抗に従う。領域Ｂにおいては、ドライバトランジスタ３のドレイン−ソース間電圧が小さいため、過電流制限回路１００は動作しない若しくは非常に大きな誤差を有する。一方、過電流検出回路１０１は、領域Ｂにおいて正確に動作可能であるため、ドライバトランジスタ３を流れる電流が過電流検出設定値に達した時点でドライバトランジスタ３及び各センストランジスタのゲート電圧に対し、制御を行う。過電流検出回路１０１により、各トランジスタのゲート−ソース間電圧が減じられると、ドレイン−ソース間電圧が増加し、過電流制限回路１００が正常に動作する領域Ｃへと移行する。

図１の過電流保護装置において、過電流制限回路１００と過電流検出回路１０１の出力形態は共にＮチャネル型ＭＯＳトランジスタによるオープンドレイン型となっており、それらが共通に接続される事でワイヤードＯＲ型の構成となっている。そのため、過電流制限回路１００及び過電流検出回路１０１の動作は互いに干渉すること無く、ある出力電圧に対する出力電流の値は過電流制限回路１００及び過電流検出回路１０１のその出力電圧における電流制限値の低い方が優先されて決定される。本実施形態においては、過電流検出回路１０１の検出値を過電流制限回路の制限値以上となるように設定しているため、図２（ｃ）に示すように出力電圧ＶＯＵＴが入力電圧ＶＩＮに比べ大きく下がった領域Ｃにおいては、過電流制限回路１００の動作が優先され、出力電圧の変化に対し、一定の出力電流を得る事が可能となる。

１．３ まとめ
本実施形態によれば、ドレイン−ソース間電圧が小さい場合であっても正確に動作可能な過電流検出回路１０１を過電流制限回路１００と併用することにより、ドレイン−ソース間電圧が小さい場合であっても、過電流検出値が増大することを防ぐことができる。よって、過電流検出精度を高めると共に広い出力電圧範囲での高い過電流制限精度を実現できる。

（実施形態２）
図３に、本発明の実施形態２の過電流保護装置を示す。本実施形態の過電流保護装置は、実施形態１とは異なる過電流検出回路１０２を備える。それ以外の点において、本実施形態は、実施形態１と同じである。すなわち、本実施形態の過電流保護装置において、過電流制限回路（第１の過電流制限回路）１００と過電流検出回路１０２（第２の過電流制限回路）は、いずれも、ドライバトランジスタ３に流れる過電流を検出し、その過電流を制限するものである。過電流制限回路１００と過電流検出回路１０２において、過電流を制限する領域は異なる。本実施形態の過電流検出回路１０２は、実施形態１における電流源１１を抵抗素子１４に置換した構成を有する。

図４（ａ）に過電流保護装置として過電流検出回路１０２のみを用いた場合の出力電流−出力電圧の特性を示し、図４（ｂ）に過電流保護装置として過電流制限回路１００のみを用いた場合の出力電流−出力電圧の特性を示し、図４（ｃ）に過電流制限回路１００と過電流検出回路１０２を含む、本実施形態の過電流保護装置を用いた電源装置の出力電流−出力電圧の特性を示す。図４（ａ）に示すように、出力電圧ＶＯＵＴが０Ｖに近い領域では、第２センストランジスタ１０及び抵抗１４により発生する第２バイアス電圧が０Ｖに近くなり、抵抗素子１４を流れる電流が無くなるため、第２センストランジスタ１０及びドライバトランジスタ３に流れる電流も０となる。このため、本実施形態の場合、出力電圧ＶＯＵＴが立上る際に上記過電流検出回路１０２による制限がかからないようにする回路が別途必要となる（図示せず）。

（実施形態３）
図５に、本発明の実施形態３の過電流保護装置を示す。本実施形態の過電流保護装置は、実施形態２とは異なる過電流検出回路１０３を備える。それ以外の点において、本実施形態は、実施形態２と同じである。すなわち、本実施形態の過電流保護装置において、過電流制限回路（第１の過電流制限回路）１００と過電流検出回路（第２の過電流制限回路）１０３は、いずれも、ドライバトランジスタ３に流れる過電流を検出し、その過電流を制限するものである。過電流制限回路１００と過電流検出回路１０３において、過電流を制限する領域は異なる。本実施形態の過電流検出回路１０３は、実施形態２の抵抗素子１４と並列に電流源１１を接続した構成を有する。

図６（ａ）に過電流保護装置として過電流検出回路１０３のみを用いた場合の出力電流−出力電圧の特性を示し、図６（ｂ）に過電流保護装置として過電流制限回路１００のみを用いた場合の出力電流−出力電圧の特性を示し、図６（ｃ）に過電流制限回路１００と過電流検出回路１０３を含む、本実施形態の過電流保護装置を用いた電源装置の出力電流−出力電圧の特性を示す。本実施形態によれば、電流源１１を設けているため、出力電圧ＶＯＵＴが０Ｖの状態であっても電流源１１の作用により電流が流れるため、第２センストランジスタ１０及びドライバトランジスタ３に流れる電流が０に制限されることは無い。すなわち、ＶＯＵＴ＝０Ｖでも一定の電流が流れるため、実施形態２において必要であった出力電圧ＶＯＵＴの立上りを考慮した別回路は不要となる。

（実施形態４）
図７〜図９に、本実施形態の過電流保護装置１０４、１０５、１０６を示す。本実施形態の過電流保護装置１０４、１０５、１０６は、実施形態１〜３の過電流制限回路１００及び過電流検出回路１０１、１０２、１０３において比較器６，１２として使用されている差動増幅器を統合して、二つの正入力及び二つの負入力を持つ比較器１５として差動増幅器を構成したものである。本実施形態においても、本発明の所期の目的を実現することが可能である。

図１０（ａ）に、実施形態１〜３の過電流保護装置で用いられる比較器となる差動増幅器６、１２の入力段を示し、図１０（ｂ）に、本実施形態の過電流保護装置で用いられる差動増幅器１５の入力段の構成を示す。図１０（ａ）において差動増幅器６、１２の入力段は、トランジスタ１７，１８と電流源１９とにより構成される。図１０（ｂ）において、差動増幅器１５は、トランジスタ２０、２１、２２、２３と電流源２４とにより構成される。本実施形態の差動増幅器１５は、正入力及び負入力を各々２系統有する。

本実施形態によれば、実施形態１〜３に示す構成と比較して、２つの差動増幅器６、１２を一つの差動増幅器１５に統合したことにより、回路素子の節減及び消費電流の低減が可能となる。

（変形例）
実施形態１〜４において、ドライバトランジスタ３及び第１センストランジスタ４及び第２センストランジスタ１０は、Ｎチャネル型ＭＯＳトランジスタであったが、これらのトランジスタはＰチャネル型ＭＯＳトランジスタであってもいい。この場合、比較器６、１２の極性、出力ＭＯＳトランジスタ７、１３の極性を適切に選択すればよい。これに伴い、昇圧回路９を不要とする回路構成を実現することも可能である。

なお、上記実施形態の過電流保護装置に用いられる出力ＭＯＳトランジスタ７、１３の極性はＮ型であってもＰ型であっても構わない。

また、実施形態１〜４においては、負荷３０が出力端子２に接続され出力端子２から負荷３０に電流が出力される場合について説明したが、電源と入力端子１との間に負荷３０が接続され、負荷に流れた電流が入力端子１に流入する場合であっても、本発明を適用できる。

本発明の過電流保護装置は、高精度な過電流制限機能と過電流検出機能を実現できるという効果を有し、電源装置等に有用である。

０ 接地端子
１ 入力端子
２ 出力端子
３ ドライバトランジスタ
４ 第１センストランジスタ
５ センス抵抗
６ 比較器
７ 出力ＭＯＳトランジスタ
８ 電圧源
９ 昇圧回路
１０ 第２センストランジスタ
１１ 定電流源
１２ 比較器
１３ 出力ＭＯＳトランジスタ
１４ 抵抗素子
３０ 負荷
１００ 過電流制限回路
１０１、１０２、１０３ 過電流検出回路
１０４、１０５、１０６ 過電流保護装置

特開２００５−３３３６９１号公報

Claims (6)

1. 外部入力端子と外部出力端子との間に接続されたドライバトランジスタを制御することにより過電流を制限する過電流保護装置であって、
   前記ドライバトランジスタと並列に接続されて前記ドライバトランジスタに対して所定の比率の電流を流す第１センストランジスタと、前記第１センストランジスタと前記外部入力端子との間に接続されたセンス抵抗と、前記第１センストランジスタに流れる電流に前記センス抵抗の抵抗値を乗じて得られる電圧値を所定の第１バイアス電圧と比較する比較器とを備え、前記比較器の出力に基づいて前記ドライバトランジスタのゲート電圧を制御する過電流制限回路と、
   前記ドライバトランジスタのドレイン−ソース間の電位差と、所定の第２バイアス電圧とを比較することにより、前記ドライバトランジスタのゲート電圧を制御する過電流検出回路と、
   を有する、過電流保護装置。
2. 前記過電流検出回路の検出値を前記過電流制限回路の制限値以上となるようにした、請求項１に記載の過電流保護装置。
3. 前記過電流検出回路は、
   前記ドライバトランジスタと、入力端子及びゲート端子を共通接続された第２センストランジスタと、
   前記第２センストランジスタに直列に接続された電流源と、
   前記ドライバトランジスタ及び前記外部出力端子間の電圧値と、前記第２センストランジスタ及び前記電流源間の電圧値とを比較する比較器と、
   ゲート端子を前記比較器の出力端子に接続され、入力端子を前記ドライバトランジスタ、前記第１センストランジスタ、及び前記第２センストランジスタのゲート端子に接続された出力トランジスタと、
   を有する請求項１に記載の過電流保護装置。
4. 前記過電流検出回路は、
   前記ドライバトランジスタと、入力端子及びゲート端子を共通接続された第２センストランジスタと、
   前記第２センストランジスタに直列に接続された抵抗素子と、
   前記ドライバトランジスタ及び前記外部出力端子間の電圧値と、前記第２センストランジスタ及び前記抵抗素子間の電圧値とを比較する比較器と、
   ゲート端子を前記比較器の出力端子に接続され、入力端子を前記ドライバトランジスタ、前記第１センストランジスタ、及び前記第２センストランジスタのゲート端子に接続された出力トランジスタと、
   を有する請求項１に記載の過電流保護装置。
5. 前記過電流検出回路は、
   前記ドライバトランジスタと、入力端子及びゲート端子を共通接続された第２センストランジスタと、
   前記第２センストランジスタに直列に接続された抵抗素子と、
   前記抵抗素子と並列に接続された電流源と、
   前記ドライバトランジスタ及び前記外部出力端子間の電圧値と、前記第２センストランジスタ及び前記抵抗素子間の電圧値とを比較する比較器と、
   ゲート端子を前記比較器の出力端子に接続され、入力端子を前記ドライバトランジスタ、前記第１センストランジスタ、及び前記第２センストランジスタのゲート端子に接続された出力トランジスタと、
   を有する請求項１に記載の過電流保護装置。
6. 前記過電流制御回路の比較器及び前記過電流検出回路の比較器は、一つの差動増幅器により構成されている、請求項３から請求項５のいずれかの請求項に記載の過電流保護装置。

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