JP6863033B2 - 電圧駆動型半導体素子の並列駆動回路 - Google Patents

Description

本発明は、複数の電圧駆動型半導体素子を並列に駆動する回路に関する。

特許文献１には、ワイドバンドギャップ半導体スイッチング素子であるＳｉＣ（シリコン・カーバイド）−ＭＯＳＦＥＴ１とＳｉ−ＩＧＢＴ２とを並列接続したパワー半導体モジュールにおいて、前者のチップ面積が後者よりも小さくなるように構成したものが開示されている。そして、特許文献１の図１０には、パワー半導体モジュールのゲート駆動回路が開示されている。

特開２０１３−５９１９０号公報

しかしながら、特許文献１では上記のゲート駆動回路について、並列素子のターンオン，ターンオフタイミングをどのように設定するか、のみが説明されている。ＳｉＣ−ＭＯＳＦＥＴ１とＳｉ−ＩＧＢＴ２とでは、最適な駆動電圧が異なる場合があるが、特許文献１ではその点については言及されておらず、両者の駆動電圧は同等に設定されている。

例えば、ＳｉＣ−ＭＯＳＦＥＴについては、オン抵抗が低いという特性を活かすためオン電圧をＳｉ−ＩＧＢＴよりも高く設定することがある。また、ＳｉＣ−ＭＯＳＦＥＴは閾値電圧が低いことから、オフ状態における誤オンを防止するためオフ電圧を負電位に設定することがある。したがって、特許文献１に開示されているゲート駆動回路を用いた場合、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとを並列接続して駆動することで得られる損失低減効果を十分に得ることができない。

また、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとのそれぞれに対応したゲート駆動回路を用意するのであれば、それぞれ専用の駆動ＩＣが必要になり、回路基板への実装面積が大きくなってコストが増加してしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、複数の素子を柔軟な形態で駆動できる汎用性が高い電圧駆動型半導体素子の並列駆動回路を提供することにある。

請求項１記載の電圧駆動型半導体素子の並列駆動回路によれば、ハイレベル駆動部は、高電位側端子とハイ側駆動端子との間に接続されるハイ側スイッチング素子の導通制御端子に、ハイ側プリドライバによってハイレベル駆動電圧を印加する。そして、ハイ側プリドライバを、ハイレベル駆動電圧を変更可能となるように構成する。ローレベル駆動部は、ロー側駆動端子と低電位側端子との間に接続されるロー側スイッチング素子の導通制御端子に、ロー側プリドライバによってローレベル駆動電圧を印加する。前記低電位側端子はグランド端子と別個に設けられている。

このように構成し、ハイ側及びロー側駆動端子を駆動対象とする電圧駆動型半導体素子の導通制御端子に接続すれば、ハイ側スイッチング素子をオンすることで、高電位側端子に供給されている電圧に基づき調整したハイレベル駆動電圧を印加できる。したがって、駆動対象とする半導体素子の種類に応じて適切な電圧を与えることができる。

また、ロー側スイッチング素子をオンすることで、電圧駆動型半導体素子の導通制御端子に、低電位側端子に供給されている電圧をローレベル駆動電圧として印加することができる。この際に、低電位側端子はグランド端子と独立しているので、ローレベル駆動電圧としては、グランド電位のみならず例えば負電圧を供給することも可能である。

そして、ハイレベル駆動部及びローレベル駆動部からなる二値レベル駆動部を複数備えるので、複数種類の電圧駆動型半導体素子を並列駆動するのに際して、それぞれの種類に応じて適切となるハイレベル及びローレベル駆動電圧を印加できる。これにより、複数の電圧駆動型半導体素子を並列に駆動することによるメリットを十分に享受できる。また、前記半導体素子の種類に応じた専用の駆動回路を設ける必要が無いので、汎用性を高めることができる。

第１実施形態であり、ゲート駆動回路にＳｉ−ＩＧＢＴ及びＳｉＣ−ＭＯＳＦＥＴを接続した状態を示す回路図 ゲート駆動回路に対するＳｉ−ＩＧＢＴ及びＳｉＣ−ＭＯＳＦＥＴの接続を入れ替えた状態を示す回路図 第２実施形態であり、ゲート駆動回路にＳｉ−ＩＧＢＴ及びＳｉＣ−ＭＯＳＦＥＴを接続した状態を示す回路図 ゲート駆動回路に対するＳｉ−ＩＧＢＴ及びＳｉＣ−ＭＯＳＦＥＴの接続を入れ替えた状態を示す回路図

（第１実施形態）
図１に示すように、本実施形態のゲート駆動回路１は、第１駆動部２（１）及び第２駆動部２（２）を備えている。各駆動部２は、ＰＣＨ駆動部３及びＮＣＨ駆動部４を有している。ゲート駆動回路１は、信号入力端子ＩＮ，２つの電源端子ＶＢ１及びＶＢ２，グランド端子ＧＮＤを備えている。また、ゲート駆動回路１は、第１駆動部２（１）に接続されるハイ側駆動端子ＰＤ１，ロー側駆動端子ＮＤ１及び低電位側端子ＮＳ１と、第２駆動部２（２）に接続されるハイ側駆動端子ＰＤ２，ロー側駆動端子ＮＤ２及び低電位側端子ＮＳ２とを備えている。低電位側端子ＮＳ１は、ゲート駆動回路１の外部でグランド端子ＧＮＤに接続されている。

さらに、ゲート駆動回路１は、負電圧供給端子ＶＳＳを備えている。電源端子ＶＢ１及びＶＢ２は、外部の直流電源５の正側端子に接続されており、ロー側駆動端子ＮＤ２及び負電圧供給端子ＶＳＳは、直流電源５の負側端子に共通に接続されている。グランド端子ＧＮＤは、グランド電位である０Ｖに設定されている。信号入力端子ＩＮには外部より駆動制御信号が与えられ、その駆動制御信号は駆動信号生成部６に入力される。駆動信号生成部６は、前記駆動制御信号に基づいてＰＣＨ駆動部３及びＮＣＨ駆動部４にそれぞれに対応した駆動制御信号を入力する。

第１駆動部２（１）及び第２駆動部２（２）は対称に構成されており、以下では第１駆動部２（１）について説明する。ＰＣＨ駆動部３は、電源端子ＶＢ２にソースが接続され、ハイ側駆動端子ＰＤ１にドレインが接続されるＰチャネルＭＯＳＦＥＴ７を備えている。ＦＥＴ７のゲートには、ハイ側プリドライバ８の出力端子が接続されている。ゲートは導通制御端子に相当する。プリドライバ８の反転入力端子には、駆動信号生成部６からの駆動制御信号が入力される。前記反転入力端子と同じシンボルで示される基準電圧入力端子には、可変電圧源９の正側端子が接続されている。プリドライバ８の非反転入力端子はＦＥＴ７のドレインに接続されている。プリドライバ８の負側端子及び可変電圧源９の負側端子は、グランド端子ＧＮＤに接続されている。

ＮＣＨ駆動部４は、ドレインがロー側駆動端子ＮＤ１に接続され、ソースが低電位側端子ＮＳ１に接続されるＮチャネルＭＯＳＦＥＴ１０を備えている。ＦＥＴ１０のゲートには、駆動信号生成部６からの駆動制御信号がレベルシフタ１１及びロー側プリドライバ１２を介して与えられている。駆動部用電源１３の正側端子は電源端子ＶＢ１に、負側端子は低電位側端子ＮＳ１にそれぞれ接続されている。電源１３は、ＦＥＴ１０のゲートに印加するハイレベル駆動電圧を生成してレベルシフタ１１及びロー側プリドライバ１２に供給する。レベルシフタ１１の入力負側端子はゲート駆動回路１の内部でグランド端子ＧＮＤに接続されており、レベルシフタ１１の出力負側端子及びプリドライバ１２の負側端子は低電位側端子ＮＳ１に接続されている。

また、ゲート駆動回路１は、負電源回路１４を備えている。負電源回路１４は、電源端子ＶＢ１と負電圧供給端子ＶＳＳとの間に接続されるＮチャネルＭＯＳＦＥＴ１５，抵抗素子１６及び１７の直列回路と、オペアンプ１８とを備えている。オペアンプ１８の非反転入力端子には可変電圧源１９の正側端子が接続され、可変電圧源１９の負側端子は負電圧供給端子ＶＳＳに接続されている。オペアンプ１８の反転入力端子は抵抗素子１６及び１７の共通接続点に接続されており、オペアンプ１８の出力端子はＦＥＴ１５のゲートに接続されている。ＦＥＴ１５のソースはグランド端子ＧＮＤに接続されている。

ゲート駆動回路１のハイ側駆動端子ＰＤ１及びロー側駆動端子ＮＤ１は、それぞれゲート抵抗を介してＳｉ−ＩＧＢＴ２０のゲートに接続されている。また、ハイ側駆動端子ＰＤ２及びロー側駆動端子ＮＤ２は、それぞれゲート抵抗を介してＳｉＣ−ＭＯＳＦＥＴ２１のゲートに接続されている。ＩＧＢＴ２０のコレクタはＦＥＴ２１のドレインに接続されており、これらには図示しない駆動用電源が供給される。また、ＩＧＢＴ２０のエミッタはＦＥＴ２１のソースと共に、ゲート駆動回路１のグランド端子ＧＮＤに接続されている。そして、グランド端子ＧＮＤと負電圧供給端子ＶＳＳとの間には、コンデンサ２２が接続されている。

尚、駆動部２（２）側のレベルシフタ１１の入力負側端子はグランド端子ＧＮＤに接続されており、出力負側端子は低電位側端子ＮＳ２を介して負電圧供給端子ＶＳＳに接続されている。

ここで、ＦＥＴ７はハイ側スイッチング素子に相当し、ＦＥＴ１０はロー側スイッチング素子に相当する。また、駆動部２は二値レベル駆動部に相当し、ＰＣＨ駆動部３はハイレベル駆動部，ＮＣＨ駆動部４はローレベル駆動部に相当する。また、ＩＧＢＴ２０及びＦＥＴ２１は電圧駆動型半導体素子に相当する。ゲート駆動回路１は、並列駆動回路に相当する。

次に、本実施形態の作用について説明する。上述した接続形態において、ＩＧＢＴ２０とＦＥＴ２１とを並列駆動する際の各電位設定の一例を示す。直流電源５より供給される電圧が例えば２５Ｖであるとする。第１駆動部２（１）のＰＣＨ駆動部３では、ＦＥＴ７がオンした際にＩＧＢＴ２０のゲートに印加されるハイレベル駆動電圧が１５Ｖとなるように可変電圧源９の基準電圧を調整する。また、第２駆動部２（２）のＰＣＨ駆動部３では、ＦＥＴ７がオンした際にＦＥＴ２１のゲートに印加されるハイレベル駆動電圧が２０Ｖとなるように可変電圧源９の基準電圧を調整する。負電源回路１４では、負電圧供給端子ＶＳＳの電位が、グランド端子ＧＮＤの電位に対して−５Ｖとなるように可変電圧源１９の基準電圧を調整する。

以上のように設定することで、ＩＧＢＴ２０，ＦＥＴ２１のゲートに印加される二値レベル駆動電圧は以下のようになる。
ハイレベル駆動電圧 ローレベル駆動電圧
ＩＧＢＴ２０ １５Ｖ ０Ｖ
ＦＥＴ２１ ２０Ｖ −５Ｖ

このように、ＦＥＴ２１のハイレベル駆動電圧をＩＧＢＴ２０よりも高く設定することで、低オン抵抗という特性を活かして消費電力を低減できる。また、ＦＥＴ２１のローレベル駆動電圧を負電圧にすることで、オフ状態においてノイズ等の影響をうけることで誤オンが発生することを防止できる。

図２は、第１駆動部２（１）にＦＥＴ２１を接続し、第２駆動部２（２）にＩＧＢＴ２０を接続するように入れ替えた場合を示す。この時、第１駆動部２（１）のＰＣＨ駆動部３により印加するハイレベル駆動電圧を２０Ｖに設定し、第２駆動部２（２）のＰＣＨ駆動部３により印加するハイレベル駆動電圧を１５Ｖに設定する。そして、低電位側端子ＮＳ１を負電圧供給端子ＶＳＳに接続し、低電位側端子ＮＳ２をグランド端子ＧＮＤに接続する。このように、ＩＧＢＴ２０，ＦＥＴ２１の接続関係を入れ替えても、それに応じて各部の電圧設定を調整し、ゲート駆動回路１の外部端子の接続状態を変更することで対応できる。

以上のように本実施形態によれば、ゲート駆動回路１のＰＣＨ駆動部３は、高電位側端子ＶＢ２とハイ側駆動端子ＰＤとの間に接続されるＰチャネルＭＯＳＦＥＴ７のゲートに、ハイ側プリドライバ８によって変更可能なハイレベル駆動電圧を印加する。ＮＣＨ駆動部４は、ロー側駆動端子ＮＤと低電位側端子ＮＳとの間に接続されるＮチャネルＭＯＳＦＥＴ１０のゲートに、ロー側プリドライバ１２によってローレベル駆動電圧を印加する。低電位側端子ＮＳは、グランド端子ＧＮＤと別個に設けた。

そして、第１駆動部２（１）及び第２駆動部２（２）を備え、第１駆動部２（１）のハイ側駆動端子ＰＤ１及びロー側駆動端子ＮＤ１をＩＧＢＴ２０のゲートに接続し、第２駆動部２（２）のハイ側駆動端子ＰＤ２及びロー側駆動端子ＮＤ２をＦＥＴ２１のゲートに接続した。これにより、ＦＥＴ７をオンすることで高電位側端子ＶＢ２に供給されている電圧に基づいて調整したハイレベル駆動電圧をそれぞれのゲートに印加できる。ハイレベル駆動電圧はプリドライバ８により変更可能であるから、駆動対象とする半導体素子の種類に応じて適切な電圧を与えることができる。

また、ＦＥＴ１０をオンすることで、ＩＧＢＴ２０，ＦＥＴ２１のゲートに、低電位側端子ＮＳ１，ＮＳ２に供給されている電圧をローレベル駆動電圧としてそれぞれ印加できる。この際に、低電位側端子ＮＳはグランド端子ＧＮＤと独立であるから、ローレベル駆動電圧として、グランド電位のみならず例えば負電圧を供給することも可能になる。すなわち、並列に接続したＩＧＢＴ２０及びＦＥＴ２１を駆動するに際して、それぞれの種類に応じて適切となるハイレベル及びローレベル駆動電圧を印加できる。これにより、ＩＧＢＴ２０及びＦＥＴ２１を並列に駆動することによるメリットを十分に享受できる。また、駆動対象とする半導体素子の種類に応じた専用の駆動回路を設ける必要が無いので、汎用性を高めることができる。

また、ＮＣＨ駆動部４にレベルシフタ１１を備え、駆動部用電源１３が低電位側端子ＮＳの電位を基準として生成した電源電圧を、レベルシフタ１１及びロー側プリドライバ１２に供給するようにした。これにより、ローレベル駆動電圧として負電圧を供給する際に、駆動信号生成部６より入力される駆動信号のレベルを負電圧にシフトして出力できる。

また、ゲート駆動回路１に負電源回路１４を備えて、負電源回路１４が生成した負電圧を負電圧供給端子ＶＳＳに供給するようにした。これにより、駆動部２（１），２（２）の何れによりＦＥＴ２１を駆動する場合でも、低電位側端子ＮＳ１，ＮＳ２とグランド端子ＧＮＤ，負電圧供給端子ＶＳＳとの接続を、ゲート駆動回路１の外部で入れ替えることで駆動できる。更に、負電源回路１４を、負電圧レベルを変更可能に構成したので、駆動対象とする半導体素子の種類に応じて適切な負電圧を設定できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図３に示すように、第２実施形態のゲート駆動回路３１は、第１実施形態のゲート駆動回路１より負電源回路１４及び負電圧供給端子ＶＳＳを削除したものである。ゲート駆動回路３１の外部では、直流電源５に対して５Ｖの直流電源３２を直列に接続しており、直流電源３２の負側端子を駆動部２（２）の低電位側端子ＮＳ２に接続している。

このように、負電圧を外部の直流電源３２により供給することで、第１実施形態と同様に、ローレベル駆動電圧として−５Ｖをロー側駆動端子ＮＤ２に供給できる。また、図４は、第１実施形態の図２に示したものと同様に、ゲート駆動回路３１に対するＩＧＢＴ２０，ＦＥＴ２１の接続関係を入れ替えた場合を示す。この場合も第１実施形態と同様に、第１駆動部２（１）のＰＣＨ駆動部３により印加するハイレベル駆動電圧を２０Ｖに設定し、第２駆動部２（２）のＰＣＨ駆動部３により印加するハイレベル駆動電圧を１５Ｖに設定する。そして、低電位側端子ＮＳ１を直流電源３２の負側端子に接続し、低電位側端子ＮＳ２をグランド端子ＧＮＤに接続することで対応できる。

（その他の実施形態）
電源端子ＶＢ１，ＶＢ２を共通化しても良い。
二値レベル駆動部を３つ以上備えて、電圧駆動型半導体素子を３並列以上駆動しても良い。
各電圧は、個別の設計に応じて適宜設定すれば良い。
負電源回路は、必ずしも出力電圧を可変に構成する必要はない。また、ローレベル駆動電圧を負電圧にする必要が無ければ、ローレベル駆動部にレベルシフタを設ける必要は無い。
電圧駆動型の半導体素子は、Ｓｉ−ＩＧＢＴ，ＳｉＣ−ＭＯＳＦＥＴに限ることはない。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はゲート駆動回路、２（１）は第１駆動部、２（２）は第２駆動部、３はＰＣＨ駆動部、４はＮＣＨ駆動部、５は直流電源、６は駆動信号生成部、７はＰチャネルＭＯＳＦＥＴ、８はハイ側プリドライバ、１０はＮチャネルＭＯＳＦＥＴ、１１はレベルシフタ、１２はロー側プリドライバ、１４は負電源回路、２０はＳｉ−ＩＧＢＴ、２１はＳｉＣ−ＭＯＳＦＥＴを示す。

Claims (4)

1. 電圧駆動型半導体素子（２０，２１）を駆動対象とするもので、
   高電位側端子（ＶＢ２）とハイ側駆動端子（ＰＤ）との間に接続されるハイ側スイッチング素子（７）と、このハイ側スイッチング素子の導通制御端子に印加するハイレベル駆動電圧が変更可能であるハイ側プリドライバ（８）とを有するハイレベル駆動部（３）と、
   ロー側駆動端子（ＮＤ）と低電位側端子（ＮＳ）との間に接続されるロー側スイッチング素子（１０）と、このロー側スイッチング素子の導通制御端子にローレベル駆動電圧を印加するロー側プリドライバ（１２）とを有するローレベル駆動部（４）とを備え、前記低電位側端子がグランド端子（ＧＮＤ）とは別個に設けられている二値レベル駆動部（２）と、
   入力される駆動制御信号に応じて、前記ハイレベル駆動部及び前記ローレベル駆動部にそれぞれ出力する駆動信号を生成する駆動信号生成部（６）とを備え、
   前記二値レベル駆動部を複数備えてなる電圧駆動型半導体素子の並列駆動回路。
2. 前記ローレベル駆動部は、入力される駆動信号のレベルをシフトするレベルシフタ（１１）と、
   前記低電位側端子の電位を基準として生成した電圧を、前記ロー側プリドライバ及び前記レベルシフタに供給する駆動部用電源（１３）とを備える請求項１記載の電圧駆動型半導体素子の並列駆動回路。
3. 前記ローレベル駆動電圧として与える負電圧を生成する負電源回路（１４）と、
   前記負電圧が供給される負電圧供給端子（ＶＳＳ）とを備える請求項２記載の電圧駆動型半導体素子の並列駆動回路。
4. 前記負電源回路は、前記負電圧のレベルが変更可能である請求項３記載の電圧駆動型半導体素子の並列駆動回路。

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