JP2018164112A - 半導体装置の製造方法および半導体装置の評価方法 - Google Patents
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Abstract
Description
まず、実施の形態1にかかる半導体装置の製造方法により作製(製造)される半導体装置の一例としてトレンチゲート型IGBTの構造について説明する。図1は、実施の形態1にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図1(a)には、製造途中のスクリーニング時の状態を模式的に示す。図1(b)には、組立後の状態を模式的に示す。図1に示すように、実施の形態1にかかる半導体装置は、n-型ドリフト層となるn-型半導体基板(半導体チップ)1上に、トレンチ6側壁をチャネル領域(反転層)とするトレンチMOSセル(第1トレンチゲート構造)と、トレンチ(以下、ダミートレンチとする)16側壁にチャネル領域を形成しないトレンチMOSセル(以下、ダミートレンチMOSセル(第2トレンチゲート構造)とする)と、を備える。
トレンチ6の内部には、トレンチ6の側壁に沿ってゲート絶縁膜7が設けられ、ゲート絶縁膜7の内側にゲート電極8が設けられている。すべてのゲート電極8は、例えば活性領域を囲むように基板おもて面上に設けられた一般的なゲートランナー(不図示)を介してゲートパッドGに電気的に接続されている。ゲート電極8と後述するダミーゲートランナーとは、例えばゲート電極8を覆う層間絶縁膜10によって電気的に絶縁されている。
また、ステップS11においては、ウエハ検査後に、ステップS8のスクリーニングにおいて記憶部に記憶した電子情報、および、ウエハ検査結果に基づいて、良品と判断された半導体チップと、不良と判断された半導体チップとが判別可能なようにマーキングを行う。具体的には、例えば、不良と判断されたすべての半導体チップに模様や文字、バーコードなどの所定マークをマーキング(付加)する。
このとき、ステップS8のスクリーニングおよびステップS11のウエハ検査において不良と判断された半導体チップを取り除く。具体的には、例えば、半導体ウエハのダイシング後、不良と判断され所定マークが付加された半導体チップをステージ(ダイシング時に半導体ウエハを載置したステージ)上にそのまま残し、良品と判断された半導体チップ(すなわち所定マークが付加されていない半導体チップ)のみをピックアップして(取り出して)次の組立工程へと搬送する。
次に、実施の形態2にかかる半導体装置の製造方法によって作製される半導体装置の構造について説明する。図6は、実施の形態2にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。図6の切断線A−A’における断面構造は、実施の形態1(図4)と同様である。図7は、実施の形態2にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。図8は、図6のスクリーニングパッド付近を拡大して示す平面図である。実施の形態2にかかる半導体装置の製造方法によって作製される半導体装置が実施の形態1にかかる半導体装置の製造方法によって作製される半導体装置と異なる点は、スクリーニングパッドDGの周囲2辺以上がエミッタ電極9に対向する点である。
次に、実施の形態3にかかる半導体装置の製造方法について説明する。図9は、実施の形態3にかかる半導体装置の製造方法の概要を示すフローチャートである。図10は、実施の形態3にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。実施の形態3にかかる半導体装置の製造方法が実施の形態1にかかる半導体装置の製造方法と異なる点は、次の2点である。1つ目の相違点は、ゲート絶縁膜7およびダミーゲート絶縁膜17に対するスクリーニングをウエハ検査時に行う点である。2つ目の相違点は、組立工程におけるワイヤーボンディングにより、エミッタ電極9とスクリーニングパッドDGとを短絡させる点である。
次に、実施の形態4にかかる半導体装置の製造方法について説明する。図11は、実施の形態4にかかる半導体装置の製造方法の概要を示すフローチャートである。図12は、実施の形態4にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。
図13は、図12の切断線B−B’における断面構造を示す断面図である。実施の形態4にかかる半導体装置の製造方法が実施の形態3にかかる半導体装置の製造方法と異なる点は、組立工程における銅ブロック19へのチップおもて面の半田付けにより、エミッタ電極9とスクリーニングパッドDGとを短絡させる点である。
。すなわち、実施の形態4においても、実施の形態3と同様に、ステップS50のウエハ検査(スクリーニングを含む)において、良品・不良を判断するための半導体チップへのマーキングを行う。そして、ステップS52のチップ裏面の半田付け工程において、良品と判断された半導体チップのみをピックアップして、DCB基板などの絶縁基板に半導体チップの裏面を半田付けする。次に、図13に示すように銅ブロック19へのチップおもて面の半田付けにより、半田層15を介して、エミッタ電極9とエミッタパッドEとを接続し、かつエミッタパッドEおよびゲートパッドGをそれぞれ所定の電極リード(不図示)に接続する。このとき、さらに、半田層15を介して、エミッタ電極9とスクリーニングパッドDGとを短絡させる(ステップS53)。これによって、図1(b)に示すトレンチゲート型IGBTが完成する。
次に、実施の形態5にかかる半導体装置の製造方法について、図5を参照しながら説明する。実施の形態5にかかる半導体装置の製造方法が実施の形態1にかかる半導体装置の製造方法と異なる点は、一旦、すべてのトレンチゲート構造をトレンチMOSセルとして形成し(すなわち、n-型半導体基板に形成したすべてのトレンチゲート構造をすべてゲート電極8としてゲートランナーに接続し)、すべてのゲート絶縁膜7を一括してスクリーニングした後に、ゲートランナーに接続された一部のゲート電極8を電気的に切り離してダミーゲート電極18にする点である。
。
1a 活性領域
1b エッジ終端領域
2 p型ベース層
3 第1ベース領域
4 第2ベース領域
5 n+型エミッタ領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
9 エミッタ電極
10 層間絶縁膜
11 p+型コレクタ層
12 コレクタ電極
13 めっき膜
14 おもて面保護膜
14a おもて面保護膜の内終端
15 半田層
16 ダミートレンチ
17 ダミーゲート絶縁膜
18 ダミーゲート電極
19 銅ブロック
DG スクリーニングパッド
E エミッタパッド
G ゲートパッド
w エミッタ電極とスクリーニングパッドとの間隔
Claims (11)
- 素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第1トレンチゲート構造と、素子の制御に寄与しない第2トレンチゲート構造とからなる半導体装置の製造方法であって、
半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第1工程と、
前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、1つ以上の前記第1トレンチゲート構造を構成する前記ゲート電極が接続されたゲート電極パッドと、複数の前記トレンチゲート構造のうち、1つ以上の前記第2トレンチゲート構造を構成する前記ゲート電極が接続されたスクリーニング電極パッドと、を形成する第2工程と、
ゲート電位以外の電位をもつ電極部と前記スクリーニング電極パッドとの間に第1所定電圧を印加して、前記スクリーニング電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記第1所定電圧を印加するスクリーニングを行い、前記電極部と前記ゲート電極パッドとの間に第2所定電圧を印加して、前記ゲート電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記第2所定電圧を印加するスクリーニングを行う第3工程と、
前記第3工程の後、前記半導体基板を個片化するダイシング工程と、個片化した前記半導体基板の裏面に半田付けを行う裏面半田付け工程と、を含む第4工程と、
前記第4工程の後、前記電極部と前記スクリーニング電極パッドとを電気的に接続させて、前記スクリーニング電極パッドに接続された前記ゲート電極を備えた前記第2トレンチゲート構造を形成する第5工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記電極部は、前記半導体基板の、前記トレンチゲート構造のトレンチに沿った部分に電気的に接続されたエミッタ電極であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エミッタ電極と前記スクリーニング電極パッドとはボンディングワイヤを介して電気的に接続されていることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記エミッタ電極は、前記エミッタ電極と同電位のエミッタ電極パッドを有し、
前記第5工程では、前記エミッタ電極パッドと前記スクリーニング電極パッドとの間を接続する第1ワイヤーボンディング工程と、絶縁基板の配線層と前記ゲート電極パッドとの間を接続する第2ワイヤーボンディング工程と、を含むことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第3工程と前記第4工程の間に、前記半導体基板のおもて面にめっき膜を形成するめっき工程さらに含むことを特徴とする請求項1〜4いずれか一つに記載の半導体装置の製造方法。
- 前記第4工程と前記第5工程の間に、個片化した前記半導体基板のおもて面の前記エミッタ電極に電極端子を半田付けするおもて面半田付け工程を行うことを特徴とする請求項2〜4のいずれか一つに記載の半導体装置の製造方法。
- 前記第2所定電圧は、前記第1所定電圧と同じ電圧であることを特徴とする請求項1〜6いずれか一つに記載の半導体装置の製造方法。
- 素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第1トレンチゲート構造と、素子の制御に寄与しない第2トレンチゲート構造とからなる半導体装置の製造方法であって、
半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第1工程と、
前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、1つ以上の前記第1トレンチゲート構造を構成する前記ゲート電極が接続されたゲート電極パッドと、複数の前記トレンチゲート構造のうち、1つ以上の前記第2トレンチゲート構造を構成する前記ゲート電極が接続されたスクリーニング電極パッドと、を形成する第2工程と、
ゲート電位以外の電位をもつ電極部と前記スクリーニング電極パッドとの間に所定電圧を印加して、前記スクリーニング電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記所定電圧を印加するスクリーニングを行う第3工程と、
前記第3工程の後、前記半導体基板のおもて面にめっき膜を形成する第4工程と、
前記第4工程の後、前記半導体基板を個片化するダイシング工程と、個片化した前記半導体基板の裏面に半田付けを行う裏面半田付け工程と、を含む第5工程と、
前記第5工程の後、前記電極部と前記スクリーニング電極パッドとを電気的に接続させて、前記スクリーニング電極パッドに接続された前記ゲート電極を備えた前記第2トレンチゲート構造を形成する第6工程と、
を含み、
前記第6工程では、前記電極部と同電位のエミッタ電極パッドと、前記スクリーニング電極パッドと、の間をワイヤーボンディングによって接続することを特徴とする半導体装置の製造方法。 - 前記第6工程は、絶縁基板の配線層と前記ゲート電極パッドとの間を接続するワイヤーボンディング工程を含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第5工程と前記第6工程の間に、個片化した前記半導体基板のおもて面の前記電極部に電極端子を半田付けするおもて面半田付け工程を行うことを特徴とする請求項8に記載の半導体装置の製造方法。
- 素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第1トレンチゲート構造と、素子の制御に寄与しない第2トレンチゲート構造とからなる半導体装置の評価方法であって、
半導体基板のおもて面側に形成されたすべての前記トレンチゲート構造の前記ゲート電極を同一の配線によってゲート電極パッドに接続した後、前記配線から一部の前記ゲート電極を切り離して、前記切り離された前記ゲート電極を前記ゲート電極パッドと異なるスクリーニング電極パッドに接続して前記第2トレンチゲート構造を形成する前に、
ゲート電位以外の電位を持つ電極部とゲート電位の前記ゲート電極パッドとの間に所定電圧を印加して、前記ゲート電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記所定電圧を印加するスクリーニングを行うことを特徴とする半導体装置の評価方法。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135820A (ja) * | 1999-11-09 | 2001-05-18 | Denso Corp | 絶縁ゲート型パワーicの製造方法、絶縁ゲート型パワーicの製造装置及び絶縁ゲート型パワーicモジュール |
JP2002076195A (ja) * | 2000-09-04 | 2002-03-15 | Sanyo Electric Co Ltd | Mosfetの実装構造およびその製造方法 |
JP2005101218A (ja) * | 2003-09-24 | 2005-04-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2010050211A (ja) * | 2008-08-20 | 2010-03-04 | Denso Corp | 半導体装置の製造方法 |
JP2013183143A (ja) * | 2012-03-05 | 2013-09-12 | Toyota Motor Corp | 半導体装置を製造する方法、及び、半導体装置 |
JP2013251466A (ja) * | 2012-06-01 | 2013-12-12 | Fuji Electric Co Ltd | 半導体装置、半導体装置の制御方法および半導体装置の評価方法 |
JP2014053552A (ja) * | 2012-09-10 | 2014-03-20 | Toyota Motor Corp | 半導体装置 |
-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135820A (ja) * | 1999-11-09 | 2001-05-18 | Denso Corp | 絶縁ゲート型パワーicの製造方法、絶縁ゲート型パワーicの製造装置及び絶縁ゲート型パワーicモジュール |
JP2002076195A (ja) * | 2000-09-04 | 2002-03-15 | Sanyo Electric Co Ltd | Mosfetの実装構造およびその製造方法 |
JP2005101218A (ja) * | 2003-09-24 | 2005-04-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2010050211A (ja) * | 2008-08-20 | 2010-03-04 | Denso Corp | 半導体装置の製造方法 |
JP2013183143A (ja) * | 2012-03-05 | 2013-09-12 | Toyota Motor Corp | 半導体装置を製造する方法、及び、半導体装置 |
JP2013251466A (ja) * | 2012-06-01 | 2013-12-12 | Fuji Electric Co Ltd | 半導体装置、半導体装置の制御方法および半導体装置の評価方法 |
JP2014053552A (ja) * | 2012-09-10 | 2014-03-20 | Toyota Motor Corp | 半導体装置 |
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