JP3695314B2 - 絶縁ゲート型パワーｉｃ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣに関する。
【０００２】
【従来の技術】
高耐圧、大電流用のパワーＩＣである例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造（例えばガードリング構造）が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。このため、大型チップ化が望ましく、例えば６００Ａ系のＩＧＢＴモジュールの場合、必要なチップサイズは２０ｍｍ角程度になる。
【０００３】
一方、ＩＧＢＴを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、ＩＧＢＴ等の電界効果型のトランジスタは、ゲート電極に印加する電圧を制御することにより、コレクタ・エミッタ間に流れる電流を制御するが、チップ上に１か所でもゲート・エミッタ間短絡や絶縁を保てていないところがあると、正常な制御ができなくなり、そのチップを使用できない。更に、上記した不良は、チップサイズが大きくなるほど、発生し易くなり、良品率（即ち、歩留まり）が低下するという問題点があった。
【０００４】
このような問題点を解消する技術として、特開平８−１９１１４５号公報に記載されたＩＧＢＴの製造方法がある。この方法では、ＩＧＢＴを複数のセルブロック（ゲートブロック）に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。上記方法の場合、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行う。そして、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下して、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような２層配線を形成するようにしている。
【０００５】
この方法によれば、複数のセルブロックの中に不良ブロックが存在する場合でも、良品のセルブロックだけでＩＧＢＴを構成することができるため、ＩＧＢＴが正常に動作するようになる。従って、良品率が低下することを防止できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、電気特性を計測してセルブロックの良否の判定を行うことは、実際にはかなり困難である（上記公報にも、その具体的方法は全く開示されていない）と共に、製造設備が汚染されるため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【０００７】
これに対して、本出願人は、上記公報の方法の欠点を解消する構成を発明し、先に出願（特願平１１−２８８２５０号）している。この出願は、まだ未公開である。上記出願の構成では、複数のセルブロック毎に互いに独立するゲート電極をそれぞれ設け、これらゲート電極にそれぞれ接続される複数のゲートパッドを設けるように構成した。
【０００８】
この構成によれば、複数のゲートパッドを利用することにより、周知の検査装置を使用して、複数のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に例えばワイヤボンディングにより接続している。このため、複数のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置（絶縁ゲート型パワーＩＣ）を構成することができ、半導体装置が正常に動作するようになることから、良品率（歩留まり）が低下することを防止できる。
【０００９】
そして、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【００１０】
さて、上記出願の構成の例を、図１７及び図１８に示す。図１７に示す例では、ＩＧＢＴのチップ１０１の表面の上辺部に複数のゲートパッド１０２ａ〜１０２ｆが設けられており、これらゲートパッド１０２ａ〜１０２ｆは複数のセルブロック（図示しない）の各ゲート電極（図示しない）に接続されている。また、チップ１０１の表面には、複数のエミッタパッド１０３ａ〜１０３ｆが設けられている。
【００１１】
この構成の場合、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッド１０２ａ、１０２ｃ〜１０２ｆを外部のゲート端子１０４にワイヤボンディングにより接続すると共に、不良品のセルブロックのゲート電極に接続されたゲートパッド１０２ｂを外部のグランド端子１０５にワイヤボンディングにより接続している。尚、エミッタパッド１０３ａ〜１０３ｆは、外部のエミッタ端子１０６にワイヤボンディングにより接続されている。
【００１２】
しかし、上記構成の場合、チップ１０１の外部の電極（即ち、リードフレーム）として、グランド端子１０５をゲート端子１０４にほぼ平行に別途形成しなければならないので、リードフレームの加工が複雑になり、それだけ製造コストが高くなることがある。また、リードフレームが大きくなることから、パッケージサイズが大きくなるという不具合もある。更に、不良品のセルブロックのゲートパッド１０２ｂとグランド端子１０５とを接続するボンディングワイヤが長くなることから、このボンディングワイヤが他のボンディングワイヤと接触するおそれもある。
【００１３】
一方、図１８に示す例では、外部にグランド端子１０５を設けることを止めて、不良品のセルブロックのゲート電極に接続されたゲートパッド１０２ｂをエミッタパッド１０３ｂにワイヤボンディングにより接続するように構成している。この構成の場合、リードフレームにグランド端子１０５を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることもなくなり、ボンディングワイヤが他のボンディングワイヤに接触することもなくなる。
【００１４】
しかし、図１８の構成において、チップ１０１の表面から冷却するように構成しようとした場合、即ち、ヒートシンク用の平板状のエミッタ端子をチップ１０１の表面にエミッタパッド１０３ａ〜１０３ｆに接続するように半田付けする構成の場合、不良品のセルブロックのゲートパッド１０２ｂをエミッタパッド１０ｂにワイヤボンディングしているので、上記平板状のエミッタ端子をチップ１０１の表面に半田付けできない。従って、図１８のチップは、チップ１０１の表面から冷却する構造のデバイスに適用できないという不具合がある。
【００１５】
即ち、上記した出願の構成（図１７及び図１８参照）の場合、上述したようないくつかの不具合が改善すべき課題となっている。
【００１６】
そこで、本発明の目的は、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止でき、しかも、リードフレームの加工を簡単化し、パッケージサイズを小さくでき、ボンディングワイヤが他のボンディングワイヤと接触することを防止し、また、チップの表面から冷却する構造のデバイスにも適用できる絶縁ゲート型パワーＩＣを提供することにある。
【００１７】
【課題を解決するための手段】
請求項１の発明によれば、半導体基板の表面に複数のセルブロックを設け、これらセルブロックに互いに独立するゲート電極をそれぞれ設け、半導体基板の一辺部に各ゲート電極にそれぞれ接続された複数のゲートパッドを設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。そして、請求項１の発明の場合、半導体基板における前記複数のゲートパッドの間の部位にエミッタ電位を有するパッドを複数設けたので、不良品のセルブロックのゲート電極に接続されたゲートパッドをエミッタ電位を有するパッドにワイヤボンディングにより接続することが可能となる。これにより、リードフレームにグランド端子を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることもなくなり、ボンディングワイヤが他のボンディングワイヤに接触することもなくなる。更に、エミッタ電位を有するパッドは、半導体基板の一辺部において複数のゲートパッドの間の部位に配置されているだけであるから、ヒートシンク用のエミッタ端子をチップの表面に半田付けすることが可能となる。従って、チップ１の表面から冷却する構造のデバイスにも適用することができる。
【００１９】
請求項２の発明においては、前記複数のセルブロックのうちの揃ったしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、不揃いのしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続した。この構成によれば、絶縁ゲート型パワーＩＣ内の各セルブロックのしきい値電圧Ｖｔｈが揃うので、電流が各セルブロックに均一に流れるようになり、チップの破壊耐量の低下を防止できる。ちなみに、絶縁ゲート型パワーＩＣ内の１つのセルブロックのしきい値電圧Ｖｔｈが他のものよりも低いと、電流がその１つのセルブロックに集中して流れるようになるから、チップの破壊耐量が低下する。
【００２０】
請求項３の発明においては、前記半導体基板の表面に設けられエミッタ電極に接続されたエミッタパッドを備え、前記半導体基板の裏面に設けられたコレクタ電極を備え、前記半導体基板の裏面に前記コレクタ電極に接続されるように半田付けされたヒートシンク用のコレクタ端子を備え、前記半導体基板の表面に前記エミッタパッドに接続されるように半田付けされたヒートシンク用のエミッタ端子を備え、そして、前記半導体基板、前記ゲート端子、前記コレクタ端子及び前記エミッタ端子をモールドする樹脂を備える構成とした。この構成は、ヒートシンク用のエミッタ端子及びコレクタ端子を介してチップの両面から冷却することが可能なデバイスである。
【００２１】
また、請求項４の発明のように、前記半導体基板の表面に設けられエミッタ電極に接続されたエミッタパッドを備え、このエミッタパッドが接続された外部のエミッタ端子とを備え、前記ゲートパッドと前記ゲート端子との接続をワイヤボンディングにより実行し、前記ゲートパッドと前記エミッタ電位を有するパッドとの接続をワイヤボンディングにより実行し、前記エミッタパッドと前記エミッタ端子との接続をワイヤボンディングにより実行するように構成することが好ましい。
【００２２】
更に、請求項５の発明においては、半導体基板に設けられ複数のゲート電極にそれぞれ接続された複数の第１ゲートパッドを備えると共に、半導体基板に設けられエミッタ電極に接続されたエミッタパッドを備え、このエミッタパッドの配設領域内に設けられ複数のゲート電極にそれぞれ接続された複数の第２ゲートパッドを備え、そして、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続された第２ゲートパッドを覆うように設けられた絶縁層を備えるように構成した。この構成によれば、ヒートシンク用の平板状のエミッタ端子をチップのエミッタパッドに半田付けするときに、不良品のセルブロックのゲート電極に接続された第２ゲートパッドをエミッタパッドに接続できる。従って、請求項１の発明とほぼ同様な作用効果を得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用した第１の実施例について、図１ないし図８を参照しながら説明する。まず、図３は本実施例のＩＧＢＴのチップ１の縦断面構造を概略的に示す縦断面模式図である。この図３に示すように、本実施例のＩＧＢＴはトレンチゲート型ＩＧＢＴである。このＩＧＢＴのチップ１は、半導体基板である例えばｐ＋基板（ｐ＋シリコン基板）２を備えており、このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層４が順にエピタキシャル成長法を用いて形成されている。
【００２４】
そして、ｎ−ドリフト層４の上面には、ｐベース層５が形成されている。このｐベース層５には、多数のトレンチ６が上記ｐベース層５を貫通してｎ−ドリフト層４に達するように形成されている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は例えば酸化シリコン膜或いはＯＮＯ膜で形成されており、ゲート電極８は例えば多結晶シリコンで形成されている。
【００２５】
更に、ｐベース層５の表面におけるトレンチ６の上部に接する部分には、高濃度のｎ＋エミッタ層９が選択的に形成されている。そして、ｐベース層５の上面には、エミッタ電極１０がｐベース層５とｎ＋エミッタ層９に接するように形成されている。また、ｐ＋基板２の裏面（下面）には、コレクタ電極１１が形成されている。
【００２６】
ここで、上記した構成のＩＧＢＴのチップ１、即ち、半導体基板２の表面は、複数（即ち、２個以上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に分割されるように構成されている（図２も参照）。即ち、ＩＧＢＴ１のチップの表面には、複数のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）が設けられている。尚、セルブロック１２の個数については、ＩＧＢＴ１のチップのサイズによって好ましい個数が変化するが、本実施例の場合、図１に示すように、例えば６個設けるように構成したが、これに限られるものではなく、１０〜２０個程度設けることも好ましい。
【００２７】
そして、各セルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に設けられているゲート電極８は、セルブロック毎に互いに独立する（即ち、電気的に分離される）ように構成されている。ここで、隣接する２つのセルブロック１２、１２の境界部分の縦断面模式図を、図４に示す。この図４に示すように、２つのセルブロック１２、１２の境界部分には、分離用の酸化膜（Ｓｉ０２膜）１３が形成されており、この酸化膜１３の上に、電気的に分離されたゲート電極８ａ、８ｂが形成されている。ゲート電極８ａ、８ｂ、８の上には、層間絶縁膜（Ｓｉ０２膜）１４が形成されている。そして、左側のゲート電極８ａは左側のセルブロック１２内の全てのゲート電極８に接続され、右側のゲート電極８ｂは右側のセルブロック１２内の全てのゲート電極８に接続されている。
【００２８】
尚、１個のセルブロック１２に設けられているＭＯＳＦＥＴセルの個数（即ち、ゲート電極８またはトレンチ６の個数）は、セルピッチ及びセルエリアのサイズ（セルブロックのサイズ）により変化するが、例えば数百〜数千個程度である。これは、通常、セルピッチが数μｍ程度であり、セルエリアのサイズが数ｍｍ角程度であるためである。そして、１個のセルブロック１２内のゲート電極８は、図３に示すように、配線層１５により全て互いに接続されている。また、１個のセルブロック１２内のエミッタ電極１０も、図３に示すように、配線層１６により全て互いに接続されている。
【００２９】
さて、図２は、上記ＩＧＢＴのチップ１の平面構造を概略的に示す平面模式図である。この図２に示すように、ＩＧＢＴのチップ１は、ほぼ矩形平板状に構成されており、その表面における複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部位には、セルブロック１２とほぼ同じ形状（または少し小さい形状）の複数個のエミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）が設けられている。
【００３０】
また、ＩＧＢＴ１のチップの表面における一辺部である図２中の上辺部には、ほぼ正方形状の複数のゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）が、上記エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）に対応するように並んで設けられている。
【００３１】
更に、ＩＧＢＴ１のチップの表面における上記ゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）の間の部位には、ほぼ正方形状の複数のパッド１９（１９ａ、１９ｂ、１９ｃ、………）が例えば１個おきに設けられている。これらパッド１９（１９ａ、１９ｂ、１９ｃ、………）は、配線２０により上記エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）に接続されており、エミッタ電位を有している。この構成の場合、エミッタ電位を有するパッド１９（１９ａ、１９ｂ、１９ｃ、………）は、チップ１の表面にゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）に隣接するように設けられている。
【００３２】
また、上記各エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）は、図３において２点鎖線で示すように、各セルブロック１２内の多数のエミッタ電極１０に接続されるように形成されており、前記配線層１６としての機能も有するものである。各エミッタパッド１７は、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたエミッタ端子２１（図１、図５及び図６参照）に例えば半田付けにより接続されている。
【００３３】
上記エミッタ端子２１は、外部電極（例えばリードフレーム）であり、図６に示すように、全体としてほぼＬ字形をなす導体板から構成されている。この場合、エミッタ端子２１は、矩形状部分２１ａと、矩形状の延出部２１ｂとを有している。本実施例の場合、上記エミッタ端子２１は、ヒートシンク（即ち、放熱板）としての機能も有している。即ち、上記エミッタ端子２１は、ヒートシンク用のエミッタ端子であり、チップ１をその表面から冷却するものである。
【００３４】
また、上記各ゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）は、前記配線層１５を介して各セルブロック１２内の多数のゲート電極８に接続されている。この場合、上記配線層１５は、横向きに引き出され、エミッタパッド１７の図２において上下方向の辺部（即ち、２個のエミッタパッド１７の間の部位）に沿うように配置され、各ゲートパッド１８に接続されている。
【００３５】
各ゲートパッド１８は、ＩＢＧＴのチップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたゲート端子２２（図１参照）に例えばワイヤボンディングにより接続されている。ここで、ゲート端子２２に接続するゲートパッド１８は、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（例えばゲートパッド１８ａ、１８ｃ〜１８ｆ）である。これにより、良品のセルブロック１２のゲート電極８（ゲートパッド１８ａ、１８ｃ〜１８ｆ）とゲート端子２２との間は、ボンディングワイヤ２３によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子２２に与えられると、その信号は良品のセルブロック１２のゲート電極８に与えられ、良品のセルブロック１２内の素子が動作するようになっている。
【００３６】
これに対して、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（例えばゲートパッド１８ｂ）は、図１に示すように、チップ１上のエミッタ電位を有するパッド１９ａに例えばワイヤボンディングにより接続されている。これにより、不良品のゲートパッド１８（１８ｂ）とパッド１９ａとの間は、ボンディングワイヤ２３によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１８ｂ）は、エミッタ電位（即ち、ＧＮＤ電位）に固定される構成となる。
【００３７】
これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。尚、上記ゲート端子２２は、外部電極であり、例えばリードフレーム（その一部分）で構成されている。
【００３８】
また、チップ１の裏面のほぼ全面に設けられたコレクタ電極１１は、チップ１の外部と電気的な導通をとるためのパッドとしての機能も有しており、本実施例の場合、チップ１の外部に設けられたコレクタ端子２４（図５及び図６参照）に例えば半田付けにより接続されている。上記コレクタ端子２４は、外部電極（例えばリードフレーム）であり、図６に示すように、全体としてほぼＬ字形をなす導体板から構成されている。この場合、コレクタ端子２４は、矩形状部分２４ａと、矩形状の延出部２４ｂとを有している（図５及び図６参照）。
【００３９】
そして、上記コレクタ端子２４は、ヒートシンク（即ち、放熱板）としての機能も有している。即ち、コレクタ端子２４は、ヒートシンク用のコレクタ端子であり、チップ１をその裏面から冷却するものである。従って、本実施例の場合、チップ１は、その両面からエミッタ端子２１及びコレクタ端子２４を介して冷却（放熱）される構成となっている。
【００４０】
尚、チップ１には、温度センサや電流センサ（いずれも図示しない）等が内蔵されており、これらに接続された複数の制御用パッド（図示しない）が、チップ１の表面に設けられている。上記各制御用パッドは、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられた制御端子２５〜２８（図１参照）に例えばワイヤボンディングにより接続されている。上記制御端子２５〜２８は、外部電極であり、例えばリードフレーム（その一部分）で構成されている。
【００４１】
そして、上述したように、チップ１に各外部端子（リードフレーム）を半田付けすると共に、ワイヤボンディングした後は、図５及び図６に示すように、チップ１及び各外部端子（リードフレーム）を樹脂２９でモールドする。これにより、樹脂モールドされた１個のＩＧＢＴ３０が製造される。上記ＩＧＢＴ３０の場合、エミッタ端子２１及びコレクタ端子２４の矩形状の各延出部２１ｂ、２４ｂが、樹脂２９のモールド体３１の図６中の上端面部から上方へ突出して対向している。
【００４２】
また、ＩＧＢＴ３０のモールド体３１の図６中の右側面には、エミッタ端子２１の矩形状部分２１ａが露出している。同様にして、ＩＧＢＴ３０のモールド体３１の図６中の左側面には、コレクタ端子２４の矩形状部分２４ａ（図５参照）が露出している。尚、上記ＩＧＢＴ３０のモールド体３１の内部には、フリーホイールダイオードのチップ（図示しない）が埋設されている。上記フリーホイールダイオードのチップのアノードパッド（電極）はエミッタ端子２１に例えば半田付けされ、カソードパッド（電極）はコレクタ端子２４に例えば半田付けされている。
【００４３】
さて、本実施例では、図７及び図８に示すように、上記ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造した。尚、上記ＩＧＢＴ３０と外観形状がほぼ同じ構成のＩＧＢＴを６個使用して、６ｉｎ１タイプのＩＧＢＴモジュール（これは、本実施例のＩＧＢＴモジュール３２とほぼ同じ構成のＩＧＢＴモジュールである）を製造した実施例を、本出願人は先に出願している（特願平１１−１３４８０９号）。従って、ここでは、上記ＩＧＢＴモジュール３２について簡単に説明し、詳細な説明は省略する。
【００４４】
図７及び図８に示すように、上記ＩＧＢＴモジュール３２は、冷却ブロック３３と、この冷却ブロック３３の素子収容部３３ａ内に収容されたＩＧＢＴ３０と、このＩＧＢＴ３０を冷却ブロック３３に圧接する放熱ブロック３４、３５とから構成されている。尚、図７及び図８においては、２個のＩＧＢＴ３０だけを示し、残りの４個のＩＧＢＴ３０については図示することを省略した。これら残りの４個のＩＧＢＴ３０を冷却ブロック３３に取り付ける構成は、上記図示する２個のＩＧＢＴ３０を冷却ブロック３３に取り付ける構成と同じである。
【００４５】
上記構成の場合、各ＩＧＢＴ３０は、２枚の絶縁基板３６、３７で挟まれている。これら絶縁基板３６、３７は、高熱伝導性基板であり、例えば窒化アルミニウム等から構成されている。この場合、２枚の絶縁基板３６、３７は、ＩＧＢＴ３０のエミッタ端子２１及びコレクタ端子２４に例えば融着或いは半田付けされている。尚、ＩＧＢＴ３０のゲート端子２２も、図示はしないが、上記絶縁基板３６、３７の一方に例えば融着或いは半田付けされており、外部の端子に接続可能な構成となっている。
【００４６】
そして、上記絶縁基板３６、３７で挟まれたＩＧＢＴ３０は、冷却ブロック３３の素子収容部３３ａの内側面に当接されるように収容され、更に、放熱ブロック３４、３５によって押さえ付けられ、素子収容部３３ａの内側面に圧接されている。この場合、放熱ブロック３５をねじ３８により冷却ブロック３３に締め付け固定することにより、上記圧接状態が保持されるように構成されている。
【００４７】
また、放熱ブロック３４、３５は、例えばアルミニウム等の熱伝導性の良い材料で形成されている。放熱ブロック３４の断面形状は、長方形の一部に斜辺部３４ａを有する形状である。放熱ブロック３５の断面形状は、ほぼ台形状であり、斜辺部３５ａ、３５ａを有している。放熱ブロック３５には、ねじ３８を挿通させる貫通孔が形成されている。
【００４８】
この構成の場合、ねじ３８を締め付けることにより、放熱ブロック３５を図８中下方へ移動させると、放熱ブロック３５の斜辺部３５ａが２個の放熱ブロック３４の斜辺部３４ａに当たって押すことにより、２個の放熱ブロック３４が図８中左右方向へ押される。これにより、２個のＩＧＢＴ３０が冷却ブロック３３の素子収容部３３ａの内側面に押し付けられて圧接される構成となっている。
【００４９】
また、冷却ブロック３３は、例えばアルミニウム等の熱伝導性の良い材料で形成されている。この冷却ブロック３３には、２個のＩＧＢＴ３０を収容する素子収容部３３ａが３個設けられており、計６個のＩＧＢＴ３０を収容固定することが可能になっている。そして、上記冷却ブロック３３の内部には、図８に示すように、例えば水等の冷媒Ｗを流通させる冷媒流路３９が形成されている。この場合、外部から冷媒Ｗを冷媒流路３９内に供給すると共に、冷媒流路３９内を流れた冷媒Ｗを外部へ取り出すことが可能なように構成されている。これにより、冷却ブロック３３ひいてはＩＧＢＴ３０を十分に冷却できる構成となっている。
【００５０】
次に、上記した構成のＩＧＢＴ３０のチップ１を製造する工程について簡単に説明する。まず、ウエハに対して周知の半導体ウエハプロセスを実行することにより、デバイスを形成する工程を行う。この工程の実行により、ウエハの上に図２〜図４に示すような構成のＩＧＢＴのチップ１が多数形成される。
【００５１】
上記デバイス形成工程を行った後は、ウエハ上の各チップ１を検査する工程を実行する。この場合、まず、周知のテストエレメントグループウエハアクセプタンステスト（ＴＥＧＷＡＴ）を実行する。続いて、周知のウエハアクセプタンステスト（ＷＡＴ）を実行する。そして、このＷＡＴの実行時に、各チップ１について、複数のセルブロック１２の各良否の判定を行うように構成されている。上記各セルブロック１２の良否の判定は、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。
【００５２】
具体的には、ＩＧＢＴのチップ１に各セルブロック１２に対応するエミッタパッド１７及びゲートパッド１８が形成されているので、上記検査装置の検査用針を１番目のセルブロック１２ａのエミッタパッド１７ａ及びゲートパッド１８ａに立てて（接続して）、ゲート電極８とエミッタ電極１０との間の耐圧を測定する。このとき、例えば２０Ｖ以上の耐圧があれば、そのセルブロック１２ａは良品であると判定し、そうでなければ（２０Ｖ未満の耐圧であれば）、そのセルブロック１２ａは不良品であると判定するようになっている。続いて、２番目以降のセルブロック１２ｂについても、同様にして、ゲート電極８とエミッタ電極１０との間の耐圧を順に測定していくように構成されている。
【００５３】
そして、全てのセルブロック１２について、ゲート電極８とエミッタ電極１０間の耐圧を測定して、良否の判定を完了したら、その良否の判定データを記憶し、次のチップ１についても、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。以下、ウエハ上の全てのチップ１について、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。
【００５４】
上記ＷＡＴを実行した後は、ウエハを切断するダイシング工程を実行する。この後、上記切断されたチップ１を外部の電極（リードフレーム等）に接続する工程を実行する。
【００５５】
この場合、まず、チップ１のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けすると共に、チップ１のコレクタ電極１１にヒートシンク用のコレクタ端子２４を半田付けする。この後、上述した良否の検査結果に基づいて、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ａ、１８ｃ〜１８ｆ）を、チップ１の外部のリードフレームのゲート端子２２にワイヤボンディングにより接続する。これと共に、上記した良否の検査結果に基づいて、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ｂ）を、チップ１上のエミッタ電位を有するパッド１９ａにワイヤボンディングにより接続する。
【００５６】
そして、半田付け及びワイヤボンディングが完了した後は、図５及び図６に示すように、チップ１及び各外部端子（リードフレーム）を樹脂２９でモールドする工程を実行する。これにより、樹脂２９でモールドされたＩＧＢＴ３０が製造される。
【００５７】
次に、本実施例では、図７及び図８に示すように、上記ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造する。まず、各ＩＧＢＴ３０を２枚の絶縁基板３６、３７で挟む。この場合、２枚の絶縁基板３６、３７をＩＧＢＴ３０の両面に融着或いは半田付けにより取り付ける。続いて、上記絶縁基板３６、３７で挟まれたＩＧＢＴ３０を、冷却ブロック３３の素子収容部３３ａの内側面に当接させるように収容し、更に、放熱ブロック３４、３５によって押さえ付ける。この場合、ねじ３８により放熱ブロック３５を冷却ブロック３３に締め付け固定することにより、ＩＧＢＴ３０を冷却ブロック３３の素子収容部３３ａの内側面に圧接し、その圧接状態を保持する。これにより、ＩＧＢＴモジュール３２の組み付けが完了する。
【００５８】
このような構成の本実施例によれば、１個のＩＧＢＴのチップ１（半導体基板）の表面に複数のセルブロック１２を設け、これらセルブロック１２に互いに独立する複数のゲート電極８をそれぞれ設け、そして、ＩＧＢＴのチップ１に各ゲート電極８にそれぞれ接続されたボンディング用の複数のゲートパッド１８を設けた。これによって、複数のゲートパッド１８を利用することにより、周知の検査装置を使用して、複数のセルブロック１２の各良否の判定を容易に行うことができる。
【００５９】
そして、上記構成の場合、良品のセルブロック１２のゲートパッド１８だけを、外部のゲート端子２２に接続することが可能になる。このため、複数個のセルブロック１２の中に不良品がある場合でも、良品のセルブロック１２だけでＩＧＢＴ（絶縁ゲート型パワーＩＣ）を構成することができ、ＩＧＢＴが正常に動作するようになる。これにより、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【００６０】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のＩＧＢＴの構成と同じで済む。というのは、ゲートパッド１８をセルブロック１２毎に設けることは、フォトマスクのパターン設計の変更で容易に実現することができるためである。従って、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止でき（即ち、歩留りを高くすることができ）、しかも、特開平８−１９１１４５号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【００６１】
また、上記実施例では、チップ１の表面にゲートパッド１８に隣接するようにエミッタ電位を有するパッド１９を複数設けたので、不良品のセルブロック１２のゲート電極８に接続されたゲートパッド１８をエミッタ電位を有するパッド１９にワイヤボンディングにより接続することが可能となる。これにより、リードフレームにグランド端子を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることを防止できると共に、ボンディングワイヤが他のボンディングワイヤに接触することも防止できる。
【００６２】
更に、上記実施例では、エミッタ電位を有するパッド１９を、ゲートパッド１８に隣接するように配置したので、不良品のセルブロック１２のゲートパッド１８をエミッタ電位を有するパッド１９にワイヤボンディングする構成としても、ヒートシンク用のエミッタ端子２１をチップ１の表面に半田付けすることが可能となる。従って、本実施例のＩＧＢＴ３０のチップ１を、チップの表面から冷却する構造のデバイスにも適用することができる。
【００６３】
そして、上記実施例では、チップ１の表面のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けすると共に、チップ１の裏面のコレクタ電極１１にヒートシンク用のコレクタ端子２４を半田付けする構成としたので、ヒートシンク用のエミッタ端子２１及びコレクタ端子２４を介してチップ１の両面からスムーズに冷却することが可能となる。
【００６４】
図９は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一部分には、同一符号を付している。上記第２の実施例では、エミッタ電位を有するパッド１９をエミッタパッド１７に接続するに当たって、複数のエミッタ電位を有するパッド１９ａ〜１９ｃを配線４０により互いに接続し、上記複数のエミッタ電位を有するパッド１９ａ〜１９ｃのうちの図９中左端のパッド１９ａを、配線４１により左端のエミッタパッド１７ａに接続するように構成した。
【００６５】
上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００６６】
図１０は、本発明の第３の実施例を示すものである。この第３の実施例では、複数のセルブロック１２のうちの、揃ったしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８を外部のゲート端子２２に接続すると共に、不揃いのしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８をエミッタ電位を有するパッド１９に接続するように構成した。
【００６７】
具体的には、ＩＧＢＴのチップ１の半導体ウエハプロセスが完了した後、ウエハ上の各チップ１を電気的に検査する工程において、各チップ１内の複数のセルブロック１２毎のしきい値電圧Ｖｔｈをすべて測定する。尚、半導体ウエハプロセスが完了した状態のチップ１の構成は、第１の実施例または第２の実施例のチップ１の構成と同じ構成で良い。
【００６８】
そして、セルブロック１２毎のしきい値電圧Ｖｔｈを測定するに当たっては、例えば、図９中左端のセルブロック１２ａのしきい値電圧Ｖｔｈを測定する場合、ゲートパッド１８ｂ〜１８ｆをエミッタ電位に固定し、ゲートパッド１８ａだけにゲートバイアスを印加して測定する。以下、同様にして、各セルブロック１２毎のしきい値電圧Ｖｔｈを測定していけば良い。
【００６９】
ここで、例えばセルブロック１２ｂのしきい値電圧Ｖｔｈが他のものよりも低かったとする、即ち、セルブロック１２ｂ内に局所的にしきい値電圧Ｖｔｈが低いセル領域が存在したとする。すると、セルブロック１２ｂ以外のセルブロック１２のしきい値電圧Ｖｔｈの測定結果は、図１０（ａ）に示す通りとなり、セルブロック１２ｂのしきい値電圧Ｖｔｈの測定結果は、図１０（ｂ）に示す通りとなる。
【００７０】
上記図１０（ａ）、（ｂ）において、横軸はゲートバイアス（電圧）Ｖｇであり、縦軸はコレクタ電流Ｉｃの対数値である。この場合、図１０（ｂ）の方が、図１０（ａ）よりもしきい値電圧Ｖｔｈが低いことがわかる。
【００７１】
さて、上記チップ１内の全て（６個）のセルブロック１２（即ち、しきい値電圧Ｖｔｈが低いセルブロック１２ｂを含めて）を動作させたとすると、大電流のスイッチング時に、電流がしきい値電圧Ｖｔｈが低いセルブロック１２ｂに集中してしまい、チップ１の破壊耐量が低下するという不具合が発生する。
【００７２】
そこで、第３の実施例においては、しきい値電圧Ｖｔｈが低いセルブロック１２ｂが動作しないように結線する構成とした。即ち、しきい値電圧Ｖｔｈが揃ったセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ａ、１８ｃ〜１８ｆ）を、チップ１の外部のリードフレームのゲート端子２２に例えばワイヤボンディングにより接続する。これと共に、しきい値電圧Ｖｔｈが低い（不揃いの）セルブロック１２ｂのゲート電極８に接続されているゲートパッド１８（１８ｂ）を、チップ１上のエミッタ電位を有するパッド１９ａに例えばワイヤボンディングにより接続する。
【００７３】
このように結線すると、しきい値電圧Ｖｔｈが低いセルブロック１２ｂが動作しなくなり、このセルブロック１２ｂ内の局所的にしきい値電圧Ｖｔｈが低いセル領域がオフ状態に保持される。このため、大電流のスイッチング時に、電流がしきい値電圧Ｖｔｈが低いセルブロック１２ｂに集中することがなくなり、チップ１の破壊耐量が低下することを防止できる。
【００７４】
尚、上述した以外の第３の実施例の構成は、第１の実施例または第２の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例または第２の実施例とほぼ同じ作用効果を得ることができる。
【００７５】
また、第３の実施例と、第１の実施例または第２の実施例とを組み合わせるように構成しても良い。即ち、複数のセルブロック１２のうちの、良品のセルブロック１２のゲート電極に接続されたゲートパッド１８と、揃ったしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８とを外部のゲート端子２２に接続すると共に、不良品のセルブロック１２のゲート電極に接続されたゲートパッド１８と、不揃いのしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８とをエミッタ電位を有するパッド１９に接続するように構成しても良い。
【００７６】
尚、上記各実施例では、チップ１の表面において、エミッタ電位を有するパッド１９ａ〜１９ｃをゲートパッド１８ａ〜１８ｆの各間に１つおきに位置するように設けたが、これに限られるものではなく、ゲートパッド１８ａ〜１８ｆの各間にそれぞれ配設したり、ゲートパッド１８ａ〜１８ｆの各周囲の適当な部位に配設したりするように構成しても良い。また、エミッタ電位を有するパッド１９の大きさや形状も適宜変形することができる。
【００７７】
また、上記各実施例では、チップ１のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けする構成としたが、これに代えて、エミッタパッド１７を通常のリードフレームからなるエミッタ端子にワイヤボンディングするように構成しても良い。
【００７８】
また、図１１ないし図１６は、本発明の第４の実施例を示すものである。尚、第１の実施例と同一部分には、同一符号を付している。上記第４の実施例では、図１３に示すように、第１の実施例と同様にして、ＩＧＢＴのチップ１の表面における一辺部に複数のゲートパッド５１（５１ａ、５１ｂ、５１ｃ、………）を設けているが、これらゲートパッド５１の間にはエミッタパッドを設けていない。この場合、上記複数のゲートパッド５１（５１ａ、５１ｂ、５１ｃ、………）が本発明の第１ゲートパッドを構成している。
【００７９】
また、チップ１の表面に設けられた複数のエミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）の第１ゲートパッド５１側の端部には、図１１に示すように、ほぼ矩形状の切欠部５２が形成されている。この切欠部５２部分には、エミッタパッド１７を構成する導体（例えばアルミ等の金属）パターンが設けられていない構成となっている。この場合、切欠部５２は、エミッタパッド１７の配設領域内に配置される構成となっている。上記切欠部５２は、矩形状部５２ａと、この矩形状部５２ａの内部とエミッタパッド１７の外部との間を連通する連通部５２ｂとから構成されている。
【００８０】
そして、上記複数の矩形状部５２ａの内部には、それぞれ矩形状の第２ゲートパッド５３が設けられている。これにより、複数の第２ゲートパッド５３は、エミッタパッド１７の配設領域内に設けられる構成となっている。この構成の場合、第２ゲートパッド５３とエミッタパッド１７の間は、絶縁されている。そして、上記複数の第２ゲートパッド５３は、それぞれ複数の第１ゲートパッド５１と接続線（導体パターン）５４を介して接続されている。上記接続線５４は、切欠部５２の連通部５２ｂ内を通るように配置されている。これにより、複数の第２ゲートパッド５３は、接続線５４及び第１ゲートパッド５１を介して複数のゲート電極８にそれぞれ接続されている。尚、チップ１の表面は、上記各パッド１７、５１、５３の表面部分を除いてパッシベーション膜で覆われている。
【００８１】
更に、上記複数の第２ゲートパッド５３は、図１２に示すように、それぞれ絶縁層５５により覆われている。このように、各第２ゲートパッド５３を絶縁膜５５で覆った状態まで半導体ウエハプロセスを実行したＩＧＢＴのチップ１を、図１３に示す。
【００８２】
さて、第４の実施例では、上記図１３に示す状態のチップ１を検査し、複数のセルブロック１２の良否の判定を実行する。そして、不良品のセルブロック１２が存在した場合には、その不良品のセルブロック１２のゲート電極に接続された第２ゲートパッド５３を覆う絶縁層５５を例えばレーザートリミング等の方法により剥がす。図１４は、例えば左から４番目のセルブロック１２が不良品であった場合に、そのセルブロック１２に対応する第２ゲートパッド５３を覆う絶縁層５５を剥がした状態を示している。この図１４においては、斜線を付した領域によって、絶縁層５５を剥がした第２ゲートパッド５３を示している。
【００８３】
この後、上記チップ１を外部の電極（リードフレーム等）に接続する工程を実行する。この場合、図１５及び図１６に示すように、まず、チップ１のエミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けする。この放熱板５６の半田付けにより、不良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３がエミッタパッド１７に接続（短絡）される。尚、良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３と放熱板５６の間は絶縁層５５で絶縁されている。
【００８４】
そして、図１６に示すように、上記放熱板５６にヒートシンク兼電極用のエミッタ端子５７を半田付けする。これと共に、チップ１のコレクタ電極１１にヒートシンク兼電極用のコレクタ端子２４を半田付けする。この後、図１６に示すように、良品のセルブロック１２のゲート電極８に接続されている第１ゲートパッド５１を、チップ１の外部のリードフレームのゲート端子２２にワイヤボンディングにより接続する。
【００８５】
続いて、半田付け及びワイヤボンディングが完了した後は、図１６に示すように、チップ１及び各外部端子（ヒートシンク及びリードフレーム）を樹脂２９でモールドする工程を実行する。これにより、樹脂２９でモールドされたＩＧＢＴ３０が製造される。
【００８６】
尚、上述した以外の第４の実施例の構成は、第１の実施例の構成とほぼ同じ構成となっている。従って、第４の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００８７】
特に、第４の実施例においては、チップ１の表面に、複数の第１ゲートパッド５１を設けると共に、エミッタパッ１７の配設領域内に複数の第２ゲートパッド５３を設け、複数のセルブロック１２のうちの良品のセルブロック１２の第２ゲートパッド５３を絶縁層５５で覆うように構成した。即ち、不良品のセルブロック１２のゲート電極に接続された第２ゲートパッド５３を覆う絶縁層５５を剥がしておくように構成した。
【００８８】
この構成によれば、チップ１のエミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けしたときに、不良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３がエミッタパッド１７に接続（短絡）される。従って、不良品のセルブロック１２に対応するゲートパッドをソース電位のパッドや端子等にワイヤボンディングする作業を不要にし得る。
【００８９】
尚、上記第４の実施例において、複数の第２ゲートパッド５３を設ける領域、即ち、エミッタパッ１７の配設領域内とは、エミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けしたときに、放熱板５６により第２ゲートパッド５３とエミッタパッド１７を短絡（接続）できるような位置をすべて含む領域である。
【００９０】
また、上記第４の実施例では、すべての第２ゲートパッド５３を絶縁層５５で覆うように構成した後、不良品のセルブロック１２に対応する第２ゲートパッド５３を覆う絶縁層５５を剥がすように構成したが、これに代えて、第２ゲートパッド５３を絶縁層５５で覆う前に、セルブロック１２の良否の判定を実行し、不良品のセルブロック１２に対応する第２ゲートパッド５３だけを絶縁層５５で覆うように構成しても良い。尚、絶縁層５５としては、半田レジスト等を用いることが好ましい。
【００９１】
また、上記第４の実施例では、複数の第２ゲートパッド５３を、エミッタパッ１７の切欠部５２内に設けるように構成したが、これに限られるものではなく、例えば、エミッタパッ１７の上面に絶縁層を介して第２ゲートパッドを積層するように構成しても良い。このように構成した場合も、ほぼ同様な作用効果を得ることができる。
【００９２】
更に、上記第４の実施例では、第２ゲートパッド５３と第１ゲートパッド５１を接続線５４を介して接続することにより、第２ゲートパッド５３をゲート電極８に接続するように構成したが、これに代えて、第１ゲートパッド５１を間に介することなく第２ゲートパッド５３をゲート電極８に接続するように構成しても良い。
【００９３】
尚、上記各実施例では、ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造したが、これに限られるものではなく、２ｉｎ１タイプＩＧＢＴモジュール、７ｉｎ１タイプＩＧＢＴモジュール、ＩＧＢＴディスクリートパッケージ等を製造するように構成しても良い。
【００９４】
更にまた、上記各実施例では、複数のゲートパッド１８、５１をＩＧＢＴのチップ１の表面の一辺部に並べて配置するように構成したが、これに限られるものではなく、複数のゲートパッド１８の配置位置は、ゲートパッド１８を外部のゲート端子２２に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、ｎチャネルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐチャネルタイプのものに適用しても良い。
【００９５】
また、上記各実施例においては、本発明をＩＧＢＴに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣ、例えばＭＯＳＦＥＴやＭＯＳ型の電界効果素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すものであり、ＩＧＢＴのチップとリードフレームのゲート端子とをワイヤボンディングした状態を示す平面図
【図２】ＩＧＢＴのチップの部分平面図
【図３】ＩＧＢＴのチップの縦断面模式図
【図４】ＩＧＢＴのチップのセルブロックの境界部分の縦断面模式図
【図５】ＩＧＢＴのチップを樹脂モールドした状態の断面図
【図６】ＩＧＢＴのチップを樹脂モールドした状態の斜視図
【図７】ＩＧＢＴモジュールの部分斜視図
【図８】ＩＧＢＴモジュールの部分縦断面図
【図９】本発明の第２の実施例を示す図１相当図
【図１０】本発明の第３の実施例を示すものであり、セルブロックのゲートバイアスＶｇとコレクタ電流Ｉｃとの関係を示す図
【図１１】本発明の第４の実施例を示すＩＧＢＴのチップの部分拡大平面図
【図１２】ＩＧＢＴのチップの部分拡大平面図
【図１３】ＩＧＢＴのチップの平面図
【図１４】ＩＧＢＴのチップの平面図
【図１５】ＩＧＢＴのチップに放熱板を半田付けした状態の平面図
【図１６】図５相当図
【図１７】従来構成を示す図１相当図
【図１８】異なる従来構成を示す図１相当図
【符号の説明】
１はチップ、２はｐ＋基板（半導体基板）、６はトレンチ、７はゲート絶縁膜、８はゲート電極、９はｎ＋エミッタ層、１０はエミッタ電極、１１はコレクタ電極、１２はセルブロック、１３は酸化膜、１４は層間絶縁膜、１７はエミッタパッド、１８はゲートパッド、１９はエミッタ電位を有するパッド、２０は配線、２１はエミッタ端子、２２はゲート端子、２３はボンディングワイヤ、２４はコレクタ端子、２５、２６、２７、２８は制御端子、２９は樹脂、３０はＩＧＢＴ、３１はモールド体、３２はＩＧＢＴモジュール、３３は冷却ブロック、３４は放熱ブロック、３５は放熱ブロック、３６、３７は絶縁基板、５１は第１ゲートパッド、５２は切欠部、５３は第２ゲートパッド、５４は接続線、５５は絶縁層、５６は放熱板、５７はエミッタ端子を示す。
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣに関する。
【０００２】
【従来の技術】
高耐圧、大電流用のパワーＩＣである例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造（例えばガードリング構造）が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。このため、大型チップ化が望ましく、例えば６００Ａ系のＩＧＢＴモジュールの場合、必要なチップサイズは２０ｍｍ角程度になる。
【０００３】
一方、ＩＧＢＴを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、ＩＧＢＴ等の電界効果型のトランジスタは、ゲート電極に印加する電圧を制御することにより、コレクタ・エミッタ間に流れる電流を制御するが、チップ上に１か所でもゲート・エミッタ間短絡や絶縁を保てていないところがあると、正常な制御ができなくなり、そのチップを使用できない。更に、上記した不良は、チップサイズが大きくなるほど、発生し易くなり、良品率（即ち、歩留まり）が低下するという問題点があった。
【０００４】
このような問題点を解消する技術として、特開平８−１９１１４５号公報に記載されたＩＧＢＴの製造方法がある。この方法では、ＩＧＢＴを複数のセルブロック（ゲートブロック）に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。上記方法の場合、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行う。そして、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下して、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような２層配線を形成するようにしている。
【０００５】
この方法によれば、複数のセルブロックの中に不良ブロックが存在する場合でも、良品のセルブロックだけでＩＧＢＴを構成することができるため、ＩＧＢＴが正常に動作するようになる。従って、良品率が低下することを防止できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、電気特性を計測してセルブロックの良否の判定を行うことは、実際にはかなり困難である（上記公報にも、その具体的方法は全く開示されていない）と共に、製造設備が汚染されるため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【０００７】
これに対して、本出願人は、上記公報の方法の欠点を解消する構成を発明し、先に出願（特願平１１−２８８２５０号）している。この出願は、まだ未公開である。上記出願の構成では、複数のセルブロック毎に互いに独立するゲート電極をそれぞれ設け、これらゲート電極にそれぞれ接続される複数のゲートパッドを設けるように構成した。
【０００８】
この構成によれば、複数のゲートパッドを利用することにより、周知の検査装置を使用して、複数のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に例えばワイヤボンディングにより接続している。このため、複数のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置（絶縁ゲート型パワーＩＣ）を構成することができ、半導体装置が正常に動作するようになることから、良品率（歩留まり）が低下することを防止できる。
【０００９】
そして、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【００１０】
さて、上記出願の構成の例を、図１７及び図１８に示す。図１７に示す例では、ＩＧＢＴのチップ１０１の表面の上辺部に複数のゲートパッド１０２ａ〜１０２ｆが設けられており、これらゲートパッド１０２ａ〜１０２ｆは複数のセルブロック（図示しない）の各ゲート電極（図示しない）に接続されている。また、チップ１０１の表面には、複数のエミッタパッド１０３ａ〜１０３ｆが設けられている。
【００１１】
この構成の場合、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッド１０２ａ、１０２ｃ〜１０２ｆを外部のゲート端子１０４にワイヤボンディングにより接続すると共に、不良品のセルブロックのゲート電極に接続されたゲートパッド１０２ｂを外部のグランド端子１０５にワイヤボンディングにより接続している。尚、エミッタパッド１０３ａ〜１０３ｆは、外部のエミッタ端子１０６にワイヤボンディングにより接続されている。
【００１２】
しかし、上記構成の場合、チップ１０１の外部の電極（即ち、リードフレーム）として、グランド端子１０５をゲート端子１０４にほぼ平行に別途形成しなければならないので、リードフレームの加工が複雑になり、それだけ製造コストが高くなることがある。また、リードフレームが大きくなることから、パッケージサイズが大きくなるという不具合もある。更に、不良品のセルブロックのゲートパッド１０２ｂとグランド端子１０５とを接続するボンディングワイヤが長くなることから、このボンディングワイヤが他のボンディングワイヤと接触するおそれもある。
【００１３】
一方、図１８に示す例では、外部にグランド端子１０５を設けることを止めて、不良品のセルブロックのゲート電極に接続されたゲートパッド１０２ｂをエミッタパッド１０３ｂにワイヤボンディングにより接続するように構成している。この構成の場合、リードフレームにグランド端子１０５を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることもなくなり、ボンディングワイヤが他のボンディングワイヤに接触することもなくなる。
【００１４】
しかし、図１８の構成において、チップ１０１の表面から冷却するように構成しようとした場合、即ち、ヒートシンク用の平板状のエミッタ端子をチップ１０１の表面にエミッタパッド１０３ａ〜１０３ｆに接続するように半田付けする構成の場合、不良品のセルブロックのゲートパッド１０２ｂをエミッタパッド１０ｂにワイヤボンディングしているので、上記平板状のエミッタ端子をチップ１０１の表面に半田付けできない。従って、図１８のチップは、チップ１０１の表面から冷却する構造のデバイスに適用できないという不具合がある。
【００１５】
即ち、上記した出願の構成（図１７及び図１８参照）の場合、上述したようないくつかの不具合が改善すべき課題となっている。
【００１６】
そこで、本発明の目的は、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止でき、しかも、リードフレームの加工を簡単化し、パッケージサイズを小さくでき、ボンディングワイヤが他のボンディングワイヤと接触することを防止し、また、チップの表面から冷却する構造のデバイスにも適用できる絶縁ゲート型パワーＩＣを提供することにある。
【００１７】
【課題を解決するための手段】
請求項１の発明によれば、半導体基板の表面に複数のセルブロックを設け、これらセルブロックに互いに独立するゲート電極をそれぞれ設け、半導体基板の一辺部に各ゲート電極にそれぞれ接続された複数のゲートパッドを設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。そして、請求項１の発明の場合、半導体基板における前記複数のゲートパッドの間の部位にエミッタ電位を有するパッドを複数設けたので、不良品のセルブロックのゲート電極に接続されたゲートパッドをエミッタ電位を有するパッドにワイヤボンディングにより接続することが可能となる。これにより、リードフレームにグランド端子を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることもなくなり、ボンディングワイヤが他のボンディングワイヤに接触することもなくなる。更に、エミッタ電位を有するパッドは、半導体基板の一辺部において複数のゲートパッドの間の部位に配置されているだけであるから、ヒートシンク用のエミッタ端子をチップの表面に半田付けすることが可能となる。従って、チップ１の表面から冷却する構造のデバイスにも適用することができる。
【００１９】
請求項２の発明においては、前記複数のセルブロックのうちの揃ったしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、不揃いのしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続した。この構成によれば、絶縁ゲート型パワーＩＣ内の各セルブロックのしきい値電圧Ｖｔｈが揃うので、電流が各セルブロックに均一に流れるようになり、チップの破壊耐量の低下を防止できる。ちなみに、絶縁ゲート型パワーＩＣ内の１つのセルブロックのしきい値電圧Ｖｔｈが他のものよりも低いと、電流がその１つのセルブロックに集中して流れるようになるから、チップの破壊耐量が低下する。
【００２０】
請求項３の発明においては、前記半導体基板の表面に設けられエミッタ電極に接続されたエミッタパッドを備え、前記半導体基板の裏面に設けられたコレクタ電極を備え、前記半導体基板の裏面に前記コレクタ電極に接続されるように半田付けされたヒートシンク用のコレクタ端子を備え、前記半導体基板の表面に前記エミッタパッドに接続されるように半田付けされたヒートシンク用のエミッタ端子を備え、そして、前記半導体基板、前記ゲート端子、前記コレクタ端子及び前記エミッタ端子をモールドする樹脂を備える構成とした。この構成は、ヒートシンク用のエミッタ端子及びコレクタ端子を介してチップの両面から冷却することが可能なデバイスである。
【００２１】
また、請求項４の発明のように、前記半導体基板の表面に設けられエミッタ電極に接続されたエミッタパッドを備え、このエミッタパッドが接続された外部のエミッタ端子とを備え、前記ゲートパッドと前記ゲート端子との接続をワイヤボンディングにより実行し、前記ゲートパッドと前記エミッタ電位を有するパッドとの接続をワイヤボンディングにより実行し、前記エミッタパッドと前記エミッタ端子との接続をワイヤボンディングにより実行するように構成することが好ましい。
【００２２】
更に、請求項５の発明においては、半導体基板に設けられ複数のゲート電極にそれぞれ接続された複数の第１ゲートパッドを備えると共に、半導体基板に設けられエミッタ電極に接続されたエミッタパッドを備え、このエミッタパッドの配設領域内に設けられ複数のゲート電極にそれぞれ接続された複数の第２ゲートパッドを備え、そして、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続された第２ゲートパッドを覆うように設けられた絶縁層を備えるように構成した。この構成によれば、ヒートシンク用の平板状のエミッタ端子をチップのエミッタパッドに半田付けするときに、不良品のセルブロックのゲート電極に接続された第２ゲートパッドをエミッタパッドに接続できる。従って、請求項１の発明とほぼ同様な作用効果を得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用した第１の実施例について、図１ないし図８を参照しながら説明する。まず、図３は本実施例のＩＧＢＴのチップ１の縦断面構造を概略的に示す縦断面模式図である。この図３に示すように、本実施例のＩＧＢＴはトレンチゲート型ＩＧＢＴである。このＩＧＢＴのチップ１は、半導体基板である例えばｐ＋基板（ｐ＋シリコン基板）２を備えており、このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層４が順にエピタキシャル成長法を用いて形成されている。
【００２４】
そして、ｎ−ドリフト層４の上面には、ｐベース層５が形成されている。このｐベース層５には、多数のトレンチ６が上記ｐベース層５を貫通してｎ−ドリフト層４に達するように形成されている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は例えば酸化シリコン膜或いはＯＮＯ膜で形成されており、ゲート電極８は例えば多結晶シリコンで形成されている。
【００２５】
更に、ｐベース層５の表面におけるトレンチ６の上部に接する部分には、高濃度のｎ＋エミッタ層９が選択的に形成されている。そして、ｐベース層５の上面には、エミッタ電極１０がｐベース層５とｎ＋エミッタ層９に接するように形成されている。また、ｐ＋基板２の裏面（下面）には、コレクタ電極１１が形成されている。
【００２６】
ここで、上記した構成のＩＧＢＴのチップ１、即ち、半導体基板２の表面は、複数（即ち、２個以上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に分割されるように構成されている（図２も参照）。即ち、ＩＧＢＴ１のチップの表面には、複数のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）が設けられている。尚、セルブロック１２の個数については、ＩＧＢＴ１のチップのサイズによって好ましい個数が変化するが、本実施例の場合、図１に示すように、例えば６個設けるように構成したが、これに限られるものではなく、１０〜２０個程度設けることも好ましい。
【００２７】
そして、各セルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に設けられているゲート電極８は、セルブロック毎に互いに独立する（即ち、電気的に分離される）ように構成されている。ここで、隣接する２つのセルブロック１２、１２の境界部分の縦断面模式図を、図４に示す。この図４に示すように、２つのセルブロック１２、１２の境界部分には、分離用の酸化膜（Ｓｉ０２膜）１３が形成されており、この酸化膜１３の上に、電気的に分離されたゲート電極８ａ、８ｂが形成されている。ゲート電極８ａ、８ｂ、８の上には、層間絶縁膜（Ｓｉ０２膜）１４が形成されている。そして、左側のゲート電極８ａは左側のセルブロック１２内の全てのゲート電極８に接続され、右側のゲート電極８ｂは右側のセルブロック１２内の全てのゲート電極８に接続されている。
【００２８】
尚、１個のセルブロック１２に設けられているＭＯＳＦＥＴセルの個数（即ち、ゲート電極８またはトレンチ６の個数）は、セルピッチ及びセルエリアのサイズ（セルブロックのサイズ）により変化するが、例えば数百〜数千個程度である。これは、通常、セルピッチが数μｍ程度であり、セルエリアのサイズが数ｍｍ角程度であるためである。そして、１個のセルブロック１２内のゲート電極８は、図３に示すように、配線層１５により全て互いに接続されている。また、１個のセルブロック１２内のエミッタ電極１０も、図３に示すように、配線層１６により全て互いに接続されている。
【００２９】
さて、図２は、上記ＩＧＢＴのチップ１の平面構造を概略的に示す平面模式図である。この図２に示すように、ＩＧＢＴのチップ１は、ほぼ矩形平板状に構成されており、その表面における複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部位には、セルブロック１２とほぼ同じ形状（または少し小さい形状）の複数個のエミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）が設けられている。
【００３０】
また、ＩＧＢＴ１のチップの表面における一辺部である図２中の上辺部には、ほぼ正方形状の複数のゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）が、上記エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）に対応するように並んで設けられている。
【００３１】
更に、ＩＧＢＴ１のチップの表面における上記ゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）の間の部位には、ほぼ正方形状の複数のパッド１９（１９ａ、１９ｂ、１９ｃ、………）が例えば１個おきに設けられている。これらパッド１９（１９ａ、１９ｂ、１９ｃ、………）は、配線２０により上記エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）に接続されており、エミッタ電位を有している。この構成の場合、エミッタ電位を有するパッド１９（１９ａ、１９ｂ、１９ｃ、………）は、チップ１の表面にゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）に隣接するように設けられている。
【００３２】
また、上記各エミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）は、図３において２点鎖線で示すように、各セルブロック１２内の多数のエミッタ電極１０に接続されるように形成されており、前記配線層１６としての機能も有するものである。各エミッタパッド１７は、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたエミッタ端子２１（図１、図５及び図６参照）に例えば半田付けにより接続されている。
【００３３】
上記エミッタ端子２１は、外部電極（例えばリードフレーム）であり、図６に示すように、全体としてほぼＬ字形をなす導体板から構成されている。この場合、エミッタ端子２１は、矩形状部分２１ａと、矩形状の延出部２１ｂとを有している。本実施例の場合、上記エミッタ端子２１は、ヒートシンク（即ち、放熱板）としての機能も有している。即ち、上記エミッタ端子２１は、ヒートシンク用のエミッタ端子であり、チップ１をその表面から冷却するものである。
【００３４】
また、上記各ゲートパッド１８（１８ａ、１８ｂ、１８ｃ、………）は、前記配線層１５を介して各セルブロック１２内の多数のゲート電極８に接続されている。この場合、上記配線層１５は、横向きに引き出され、エミッタパッド１７の図２において上下方向の辺部（即ち、２個のエミッタパッド１７の間の部位）に沿うように配置され、各ゲートパッド１８に接続されている。
【００３５】
各ゲートパッド１８は、ＩＢＧＴのチップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたゲート端子２２（図１参照）に例えばワイヤボンディングにより接続されている。ここで、ゲート端子２２に接続するゲートパッド１８は、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（例えばゲートパッド１８ａ、１８ｃ〜１８ｆ）である。これにより、良品のセルブロック１２のゲート電極８（ゲートパッド１８ａ、１８ｃ〜１８ｆ）とゲート端子２２との間は、ボンディングワイヤ２３によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子２２に与えられると、その信号は良品のセルブロック１２のゲート電極８に与えられ、良品のセルブロック１２内の素子が動作するようになっている。
【００３６】
これに対して、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（例えばゲートパッド１８ｂ）は、図１に示すように、チップ１上のエミッタ電位を有するパッド１９ａに例えばワイヤボンディングにより接続されている。これにより、不良品のゲートパッド１８（１８ｂ）とパッド１９ａとの間は、ボンディングワイヤ２３によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１８ｂ）は、エミッタ電位（即ち、ＧＮＤ電位）に固定される構成となる。
【００３７】
これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。尚、上記ゲート端子２２は、外部電極であり、例えばリードフレーム（その一部分）で構成されている。
【００３８】
また、チップ１の裏面のほぼ全面に設けられたコレクタ電極１１は、チップ１の外部と電気的な導通をとるためのパッドとしての機能も有しており、本実施例の場合、チップ１の外部に設けられたコレクタ端子２４（図５及び図６参照）に例えば半田付けにより接続されている。上記コレクタ端子２４は、外部電極（例えばリードフレーム）であり、図６に示すように、全体としてほぼＬ字形をなす導体板から構成されている。この場合、コレクタ端子２４は、矩形状部分２４ａと、矩形状の延出部２４ｂとを有している（図５及び図６参照）。
【００３９】
そして、上記コレクタ端子２４は、ヒートシンク（即ち、放熱板）としての機能も有している。即ち、コレクタ端子２４は、ヒートシンク用のコレクタ端子であり、チップ１をその裏面から冷却するものである。従って、本実施例の場合、チップ１は、その両面からエミッタ端子２１及びコレクタ端子２４を介して冷却（放熱）される構成となっている。
【００４０】
尚、チップ１には、温度センサや電流センサ（いずれも図示しない）等が内蔵されており、これらに接続された複数の制御用パッド（図示しない）が、チップ１の表面に設けられている。上記各制御用パッドは、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられた制御端子２５〜２８（図１参照）に例えばワイヤボンディングにより接続されている。上記制御端子２５〜２８は、外部電極であり、例えばリードフレーム（その一部分）で構成されている。
【００４１】
そして、上述したように、チップ１に各外部端子（リードフレーム）を半田付けすると共に、ワイヤボンディングした後は、図５及び図６に示すように、チップ１及び各外部端子（リードフレーム）を樹脂２９でモールドする。これにより、樹脂モールドされた１個のＩＧＢＴ３０が製造される。上記ＩＧＢＴ３０の場合、エミッタ端子２１及びコレクタ端子２４の矩形状の各延出部２１ｂ、２４ｂが、樹脂２９のモールド体３１の図６中の上端面部から上方へ突出して対向している。
【００４２】
また、ＩＧＢＴ３０のモールド体３１の図６中の右側面には、エミッタ端子２１の矩形状部分２１ａが露出している。同様にして、ＩＧＢＴ３０のモールド体３１の図６中の左側面には、コレクタ端子２４の矩形状部分２４ａ（図５参照）が露出している。尚、上記ＩＧＢＴ３０のモールド体３１の内部には、フリーホイールダイオードのチップ（図示しない）が埋設されている。上記フリーホイールダイオードのチップのアノードパッド（電極）はエミッタ端子２１に例えば半田付けされ、カソードパッド（電極）はコレクタ端子２４に例えば半田付けされている。
【００４３】
さて、本実施例では、図７及び図８に示すように、上記ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造した。尚、上記ＩＧＢＴ３０と外観形状がほぼ同じ構成のＩＧＢＴを６個使用して、６ｉｎ１タイプのＩＧＢＴモジュール（これは、本実施例のＩＧＢＴモジュール３２とほぼ同じ構成のＩＧＢＴモジュールである）を製造した実施例を、本出願人は先に出願している（特願平１１−１３４８０９号）。従って、ここでは、上記ＩＧＢＴモジュール３２について簡単に説明し、詳細な説明は省略する。
【００４４】
図７及び図８に示すように、上記ＩＧＢＴモジュール３２は、冷却ブロック３３と、この冷却ブロック３３の素子収容部３３ａ内に収容されたＩＧＢＴ３０と、このＩＧＢＴ３０を冷却ブロック３３に圧接する放熱ブロック３４、３５とから構成されている。尚、図７及び図８においては、２個のＩＧＢＴ３０だけを示し、残りの４個のＩＧＢＴ３０については図示することを省略した。これら残りの４個のＩＧＢＴ３０を冷却ブロック３３に取り付ける構成は、上記図示する２個のＩＧＢＴ３０を冷却ブロック３３に取り付ける構成と同じである。
【００４５】
上記構成の場合、各ＩＧＢＴ３０は、２枚の絶縁基板３６、３７で挟まれている。これら絶縁基板３６、３７は、高熱伝導性基板であり、例えば窒化アルミニウム等から構成されている。この場合、２枚の絶縁基板３６、３７は、ＩＧＢＴ３０のエミッタ端子２１及びコレクタ端子２４に例えば融着或いは半田付けされている。尚、ＩＧＢＴ３０のゲート端子２２も、図示はしないが、上記絶縁基板３６、３７の一方に例えば融着或いは半田付けされており、外部の端子に接続可能な構成となっている。
【００４６】
そして、上記絶縁基板３６、３７で挟まれたＩＧＢＴ３０は、冷却ブロック３３の素子収容部３３ａの内側面に当接されるように収容され、更に、放熱ブロック３４、３５によって押さえ付けられ、素子収容部３３ａの内側面に圧接されている。この場合、放熱ブロック３５をねじ３８により冷却ブロック３３に締め付け固定することにより、上記圧接状態が保持されるように構成されている。
【００４７】
また、放熱ブロック３４、３５は、例えばアルミニウム等の熱伝導性の良い材料で形成されている。放熱ブロック３４の断面形状は、長方形の一部に斜辺部３４ａを有する形状である。放熱ブロック３５の断面形状は、ほぼ台形状であり、斜辺部３５ａ、３５ａを有している。放熱ブロック３５には、ねじ３８を挿通させる貫通孔が形成されている。
【００４８】
この構成の場合、ねじ３８を締め付けることにより、放熱ブロック３５を図８中下方へ移動させると、放熱ブロック３５の斜辺部３５ａが２個の放熱ブロック３４の斜辺部３４ａに当たって押すことにより、２個の放熱ブロック３４が図８中左右方向へ押される。これにより、２個のＩＧＢＴ３０が冷却ブロック３３の素子収容部３３ａの内側面に押し付けられて圧接される構成となっている。
【００４９】
また、冷却ブロック３３は、例えばアルミニウム等の熱伝導性の良い材料で形成されている。この冷却ブロック３３には、２個のＩＧＢＴ３０を収容する素子収容部３３ａが３個設けられており、計６個のＩＧＢＴ３０を収容固定することが可能になっている。そして、上記冷却ブロック３３の内部には、図８に示すように、例えば水等の冷媒Ｗを流通させる冷媒流路３９が形成されている。この場合、外部から冷媒Ｗを冷媒流路３９内に供給すると共に、冷媒流路３９内を流れた冷媒Ｗを外部へ取り出すことが可能なように構成されている。これにより、冷却ブロック３３ひいてはＩＧＢＴ３０を十分に冷却できる構成となっている。
【００５０】
次に、上記した構成のＩＧＢＴ３０のチップ１を製造する工程について簡単に説明する。まず、ウエハに対して周知の半導体ウエハプロセスを実行することにより、デバイスを形成する工程を行う。この工程の実行により、ウエハの上に図２〜図４に示すような構成のＩＧＢＴのチップ１が多数形成される。
【００５１】
上記デバイス形成工程を行った後は、ウエハ上の各チップ１を検査する工程を実行する。この場合、まず、周知のテストエレメントグループウエハアクセプタンステスト（ＴＥＧＷＡＴ）を実行する。続いて、周知のウエハアクセプタンステスト（ＷＡＴ）を実行する。そして、このＷＡＴの実行時に、各チップ１について、複数のセルブロック１２の各良否の判定を行うように構成されている。上記各セルブロック１２の良否の判定は、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。
【００５２】
具体的には、ＩＧＢＴのチップ１に各セルブロック１２に対応するエミッタパッド１７及びゲートパッド１８が形成されているので、上記検査装置の検査用針を１番目のセルブロック１２ａのエミッタパッド１７ａ及びゲートパッド１８ａに立てて（接続して）、ゲート電極８とエミッタ電極１０との間の耐圧を測定する。このとき、例えば２０Ｖ以上の耐圧があれば、そのセルブロック１２ａは良品であると判定し、そうでなければ（２０Ｖ未満の耐圧であれば）、そのセルブロック１２ａは不良品であると判定するようになっている。続いて、２番目以降のセルブロック１２ｂについても、同様にして、ゲート電極８とエミッタ電極１０との間の耐圧を順に測定していくように構成されている。
【００５３】
そして、全てのセルブロック１２について、ゲート電極８とエミッタ電極１０間の耐圧を測定して、良否の判定を完了したら、その良否の判定データを記憶し、次のチップ１についても、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。以下、ウエハ上の全てのチップ１について、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。
【００５４】
上記ＷＡＴを実行した後は、ウエハを切断するダイシング工程を実行する。この後、上記切断されたチップ１を外部の電極（リードフレーム等）に接続する工程を実行する。
【００５５】
この場合、まず、チップ１のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けすると共に、チップ１のコレクタ電極１１にヒートシンク用のコレクタ端子２４を半田付けする。この後、上述した良否の検査結果に基づいて、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ａ、１８ｃ〜１８ｆ）を、チップ１の外部のリードフレームのゲート端子２２にワイヤボンディングにより接続する。これと共に、上記した良否の検査結果に基づいて、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ｂ）を、チップ１上のエミッタ電位を有するパッド１９ａにワイヤボンディングにより接続する。
【００５６】
そして、半田付け及びワイヤボンディングが完了した後は、図５及び図６に示すように、チップ１及び各外部端子（リードフレーム）を樹脂２９でモールドする工程を実行する。これにより、樹脂２９でモールドされたＩＧＢＴ３０が製造される。
【００５７】
次に、本実施例では、図７及び図８に示すように、上記ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造する。まず、各ＩＧＢＴ３０を２枚の絶縁基板３６、３７で挟む。この場合、２枚の絶縁基板３６、３７をＩＧＢＴ３０の両面に融着或いは半田付けにより取り付ける。続いて、上記絶縁基板３６、３７で挟まれたＩＧＢＴ３０を、冷却ブロック３３の素子収容部３３ａの内側面に当接させるように収容し、更に、放熱ブロック３４、３５によって押さえ付ける。この場合、ねじ３８により放熱ブロック３５を冷却ブロック３３に締め付け固定することにより、ＩＧＢＴ３０を冷却ブロック３３の素子収容部３３ａの内側面に圧接し、その圧接状態を保持する。これにより、ＩＧＢＴモジュール３２の組み付けが完了する。
【００５８】
このような構成の本実施例によれば、１個のＩＧＢＴのチップ１（半導体基板）の表面に複数のセルブロック１２を設け、これらセルブロック１２に互いに独立する複数のゲート電極８をそれぞれ設け、そして、ＩＧＢＴのチップ１に各ゲート電極８にそれぞれ接続されたボンディング用の複数のゲートパッド１８を設けた。これによって、複数のゲートパッド１８を利用することにより、周知の検査装置を使用して、複数のセルブロック１２の各良否の判定を容易に行うことができる。
【００５９】
そして、上記構成の場合、良品のセルブロック１２のゲートパッド１８だけを、外部のゲート端子２２に接続することが可能になる。このため、複数個のセルブロック１２の中に不良品がある場合でも、良品のセルブロック１２だけでＩＧＢＴ（絶縁ゲート型パワーＩＣ）を構成することができ、ＩＧＢＴが正常に動作するようになる。これにより、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【００６０】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のＩＧＢＴの構成と同じで済む。というのは、ゲートパッド１８をセルブロック１２毎に設けることは、フォトマスクのパターン設計の変更で容易に実現することができるためである。従って、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止でき（即ち、歩留りを高くすることができ）、しかも、特開平８−１９１１４５号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【００６１】
また、上記実施例では、チップ１の表面にゲートパッド１８に隣接するようにエミッタ電位を有するパッド１９を複数設けたので、不良品のセルブロック１２のゲート電極８に接続されたゲートパッド１８をエミッタ電位を有するパッド１９にワイヤボンディングにより接続することが可能となる。これにより、リードフレームにグランド端子を設けなくても済むから、リードフレームの加工が簡単になり、それだけ製造コストが安くなる。また、パッケージサイズが大きくなることを防止できると共に、ボンディングワイヤが他のボンディングワイヤに接触することも防止できる。
【００６２】
更に、上記実施例では、エミッタ電位を有するパッド１９を、ゲートパッド１８に隣接するように配置したので、不良品のセルブロック１２のゲートパッド１８をエミッタ電位を有するパッド１９にワイヤボンディングする構成としても、ヒートシンク用のエミッタ端子２１をチップ１の表面に半田付けすることが可能となる。従って、本実施例のＩＧＢＴ３０のチップ１を、チップの表面から冷却する構造のデバイスにも適用することができる。
【００６３】
そして、上記実施例では、チップ１の表面のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けすると共に、チップ１の裏面のコレクタ電極１１にヒートシンク用のコレクタ端子２４を半田付けする構成としたので、ヒートシンク用のエミッタ端子２１及びコレクタ端子２４を介してチップ１の両面からスムーズに冷却することが可能となる。
【００６４】
図９は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一部分には、同一符号を付している。上記第２の実施例では、エミッタ電位を有するパッド１９をエミッタパッド１７に接続するに当たって、複数のエミッタ電位を有するパッド１９ａ〜１９ｃを配線４０により互いに接続し、上記複数のエミッタ電位を有するパッド１９ａ〜１９ｃのうちの図９中左端のパッド１９ａを、配線４１により左端のエミッタパッド１７ａに接続するように構成した。
【００６５】
上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００６６】
図１０は、本発明の第３の実施例を示すものである。この第３の実施例では、複数のセルブロック１２のうちの、揃ったしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８を外部のゲート端子２２に接続すると共に、不揃いのしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８をエミッタ電位を有するパッド１９に接続するように構成した。
【００６７】
具体的には、ＩＧＢＴのチップ１の半導体ウエハプロセスが完了した後、ウエハ上の各チップ１を電気的に検査する工程において、各チップ１内の複数のセルブロック１２毎のしきい値電圧Ｖｔｈをすべて測定する。尚、半導体ウエハプロセスが完了した状態のチップ１の構成は、第１の実施例または第２の実施例のチップ１の構成と同じ構成で良い。
【００６８】
そして、セルブロック１２毎のしきい値電圧Ｖｔｈを測定するに当たっては、例えば、図９中左端のセルブロック１２ａのしきい値電圧Ｖｔｈを測定する場合、ゲートパッド１８ｂ〜１８ｆをエミッタ電位に固定し、ゲートパッド１８ａだけにゲートバイアスを印加して測定する。以下、同様にして、各セルブロック１２毎のしきい値電圧Ｖｔｈを測定していけば良い。
【００６９】
ここで、例えばセルブロック１２ｂのしきい値電圧Ｖｔｈが他のものよりも低かったとする、即ち、セルブロック１２ｂ内に局所的にしきい値電圧Ｖｔｈが低いセル領域が存在したとする。すると、セルブロック１２ｂ以外のセルブロック１２のしきい値電圧Ｖｔｈの測定結果は、図１０（ａ）に示す通りとなり、セルブロック１２ｂのしきい値電圧Ｖｔｈの測定結果は、図１０（ｂ）に示す通りとなる。
【００７０】
上記図１０（ａ）、（ｂ）において、横軸はゲートバイアス（電圧）Ｖｇであり、縦軸はコレクタ電流Ｉｃの対数値である。この場合、図１０（ｂ）の方が、図１０（ａ）よりもしきい値電圧Ｖｔｈが低いことがわかる。
【００７１】
さて、上記チップ１内の全て（６個）のセルブロック１２（即ち、しきい値電圧Ｖｔｈが低いセルブロック１２ｂを含めて）を動作させたとすると、大電流のスイッチング時に、電流がしきい値電圧Ｖｔｈが低いセルブロック１２ｂに集中してしまい、チップ１の破壊耐量が低下するという不具合が発生する。
【００７２】
そこで、第３の実施例においては、しきい値電圧Ｖｔｈが低いセルブロック１２ｂが動作しないように結線する構成とした。即ち、しきい値電圧Ｖｔｈが揃ったセルブロック１２のゲート電極８に接続されているゲートパッド１８（１８ａ、１８ｃ〜１８ｆ）を、チップ１の外部のリードフレームのゲート端子２２に例えばワイヤボンディングにより接続する。これと共に、しきい値電圧Ｖｔｈが低い（不揃いの）セルブロック１２ｂのゲート電極８に接続されているゲートパッド１８（１８ｂ）を、チップ１上のエミッタ電位を有するパッド１９ａに例えばワイヤボンディングにより接続する。
【００７３】
このように結線すると、しきい値電圧Ｖｔｈが低いセルブロック１２ｂが動作しなくなり、このセルブロック１２ｂ内の局所的にしきい値電圧Ｖｔｈが低いセル領域がオフ状態に保持される。このため、大電流のスイッチング時に、電流がしきい値電圧Ｖｔｈが低いセルブロック１２ｂに集中することがなくなり、チップ１の破壊耐量が低下することを防止できる。
【００７４】
尚、上述した以外の第３の実施例の構成は、第１の実施例または第２の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例または第２の実施例とほぼ同じ作用効果を得ることができる。
【００７５】
また、第３の実施例と、第１の実施例または第２の実施例とを組み合わせるように構成しても良い。即ち、複数のセルブロック１２のうちの、良品のセルブロック１２のゲート電極に接続されたゲートパッド１８と、揃ったしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８とを外部のゲート端子２２に接続すると共に、不良品のセルブロック１２のゲート電極に接続されたゲートパッド１８と、不揃いのしきい値電圧Ｖｔｈを有するセルブロック１２のゲート電極に接続されたゲートパッド１８とをエミッタ電位を有するパッド１９に接続するように構成しても良い。
【００７６】
尚、上記各実施例では、チップ１の表面において、エミッタ電位を有するパッド１９ａ〜１９ｃをゲートパッド１８ａ〜１８ｆの各間に１つおきに位置するように設けたが、これに限られるものではなく、ゲートパッド１８ａ〜１８ｆの各間にそれぞれ配設したり、ゲートパッド１８ａ〜１８ｆの各周囲の適当な部位に配設したりするように構成しても良い。また、エミッタ電位を有するパッド１９の大きさや形状も適宜変形することができる。
【００７７】
また、上記各実施例では、チップ１のエミッタパッド１７にヒートシンク用のエミッタ端子２１を半田付けする構成としたが、これに代えて、エミッタパッド１７を通常のリードフレームからなるエミッタ端子にワイヤボンディングするように構成しても良い。
【００７８】
また、図１１ないし図１６は、本発明の第４の実施例を示すものである。尚、第１の実施例と同一部分には、同一符号を付している。上記第４の実施例では、図１３に示すように、第１の実施例と同様にして、ＩＧＢＴのチップ１の表面における一辺部に複数のゲートパッド５１（５１ａ、５１ｂ、５１ｃ、………）を設けているが、これらゲートパッド５１の間にはエミッタパッドを設けていない。この場合、上記複数のゲートパッド５１（５１ａ、５１ｂ、５１ｃ、………）が本発明の第１ゲートパッドを構成している。
【００７９】
また、チップ１の表面に設けられた複数のエミッタパッド１７（１７ａ、１７ｂ、１７ｃ、………）の第１ゲートパッド５１側の端部には、図１１に示すように、ほぼ矩形状の切欠部５２が形成されている。この切欠部５２部分には、エミッタパッド１７を構成する導体（例えばアルミ等の金属）パターンが設けられていない構成となっている。この場合、切欠部５２は、エミッタパッド１７の配設領域内に配置される構成となっている。上記切欠部５２は、矩形状部５２ａと、この矩形状部５２ａの内部とエミッタパッド１７の外部との間を連通する連通部５２ｂとから構成されている。
【００８０】
そして、上記複数の矩形状部５２ａの内部には、それぞれ矩形状の第２ゲートパッド５３が設けられている。これにより、複数の第２ゲートパッド５３は、エミッタパッド１７の配設領域内に設けられる構成となっている。この構成の場合、第２ゲートパッド５３とエミッタパッド１７の間は、絶縁されている。そして、上記複数の第２ゲートパッド５３は、それぞれ複数の第１ゲートパッド５１と接続線（導体パターン）５４を介して接続されている。上記接続線５４は、切欠部５２の連通部５２ｂ内を通るように配置されている。これにより、複数の第２ゲートパッド５３は、接続線５４及び第１ゲートパッド５１を介して複数のゲート電極８にそれぞれ接続されている。尚、チップ１の表面は、上記各パッド１７、５１、５３の表面部分を除いてパッシベーション膜で覆われている。
【００８１】
更に、上記複数の第２ゲートパッド５３は、図１２に示すように、それぞれ絶縁層５５により覆われている。このように、各第２ゲートパッド５３を絶縁膜５５で覆った状態まで半導体ウエハプロセスを実行したＩＧＢＴのチップ１を、図１３に示す。
【００８２】
さて、第４の実施例では、上記図１３に示す状態のチップ１を検査し、複数のセルブロック１２の良否の判定を実行する。そして、不良品のセルブロック１２が存在した場合には、その不良品のセルブロック１２のゲート電極に接続された第２ゲートパッド５３を覆う絶縁層５５を例えばレーザートリミング等の方法により剥がす。図１４は、例えば左から４番目のセルブロック１２が不良品であった場合に、そのセルブロック１２に対応する第２ゲートパッド５３を覆う絶縁層５５を剥がした状態を示している。この図１４においては、斜線を付した領域によって、絶縁層５５を剥がした第２ゲートパッド５３を示している。
【００８３】
この後、上記チップ１を外部の電極（リードフレーム等）に接続する工程を実行する。この場合、図１５及び図１６に示すように、まず、チップ１のエミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けする。この放熱板５６の半田付けにより、不良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３がエミッタパッド１７に接続（短絡）される。尚、良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３と放熱板５６の間は絶縁層５５で絶縁されている。
【００８４】
そして、図１６に示すように、上記放熱板５６にヒートシンク兼電極用のエミッタ端子５７を半田付けする。これと共に、チップ１のコレクタ電極１１にヒートシンク兼電極用のコレクタ端子２４を半田付けする。この後、図１６に示すように、良品のセルブロック１２のゲート電極８に接続されている第１ゲートパッド５１を、チップ１の外部のリードフレームのゲート端子２２にワイヤボンディングにより接続する。
【００８５】
続いて、半田付け及びワイヤボンディングが完了した後は、図１６に示すように、チップ１及び各外部端子（ヒートシンク及びリードフレーム）を樹脂２９でモールドする工程を実行する。これにより、樹脂２９でモールドされたＩＧＢＴ３０が製造される。
【００８６】
尚、上述した以外の第４の実施例の構成は、第１の実施例の構成とほぼ同じ構成となっている。従って、第４の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００８７】
特に、第４の実施例においては、チップ１の表面に、複数の第１ゲートパッド５１を設けると共に、エミッタパッ１７の配設領域内に複数の第２ゲートパッド５３を設け、複数のセルブロック１２のうちの良品のセルブロック１２の第２ゲートパッド５３を絶縁層５５で覆うように構成した。即ち、不良品のセルブロック１２のゲート電極に接続された第２ゲートパッド５３を覆う絶縁層５５を剥がしておくように構成した。
【００８８】
この構成によれば、チップ１のエミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けしたときに、不良品のセルブロック１２のゲート電極８に接続されている第２ゲートパッド５３がエミッタパッド１７に接続（短絡）される。従って、不良品のセルブロック１２に対応するゲートパッドをソース電位のパッドや端子等にワイヤボンディングする作業を不要にし得る。
【００８９】
尚、上記第４の実施例において、複数の第２ゲートパッド５３を設ける領域、即ち、エミッタパッ１７の配設領域内とは、エミッタパッド１７にヒートシンク兼電極用の放熱板５６を半田付けしたときに、放熱板５６により第２ゲートパッド５３とエミッタパッド１７を短絡（接続）できるような位置をすべて含む領域である。
【００９０】
また、上記第４の実施例では、すべての第２ゲートパッド５３を絶縁層５５で覆うように構成した後、不良品のセルブロック１２に対応する第２ゲートパッド５３を覆う絶縁層５５を剥がすように構成したが、これに代えて、第２ゲートパッド５３を絶縁層５５で覆う前に、セルブロック１２の良否の判定を実行し、不良品のセルブロック１２に対応する第２ゲートパッド５３だけを絶縁層５５で覆うように構成しても良い。尚、絶縁層５５としては、半田レジスト等を用いることが好ましい。
【００９１】
また、上記第４の実施例では、複数の第２ゲートパッド５３を、エミッタパッ１７の切欠部５２内に設けるように構成したが、これに限られるものではなく、例えば、エミッタパッ１７の上面に絶縁層を介して第２ゲートパッドを積層するように構成しても良い。このように構成した場合も、ほぼ同様な作用効果を得ることができる。
【００９２】
更に、上記第４の実施例では、第２ゲートパッド５３と第１ゲートパッド５１を接続線５４を介して接続することにより、第２ゲートパッド５３をゲート電極８に接続するように構成したが、これに代えて、第１ゲートパッド５１を間に介することなく第２ゲートパッド５３をゲート電極８に接続するように構成しても良い。
【００９３】
尚、上記各実施例では、ＩＧＢＴ３０を６個使用して６ｉｎ１タイプのＩＧＢＴモジュール３２を製造したが、これに限られるものではなく、２ｉｎ１タイプＩＧＢＴモジュール、７ｉｎ１タイプＩＧＢＴモジュール、ＩＧＢＴディスクリートパッケージ等を製造するように構成しても良い。
【００９４】
更にまた、上記各実施例では、複数のゲートパッド１８、５１をＩＧＢＴのチップ１の表面の一辺部に並べて配置するように構成したが、これに限られるものではなく、複数のゲートパッド１８の配置位置は、ゲートパッド１８を外部のゲート端子２２に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、ｎチャネルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐチャネルタイプのものに適用しても良い。
【００９５】
また、上記各実施例においては、本発明をＩＧＢＴに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣ、例えばＭＯＳＦＥＴやＭＯＳ型の電界効果素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すものであり、ＩＧＢＴのチップとリードフレームのゲート端子とをワイヤボンディングした状態を示す平面図
【図２】ＩＧＢＴのチップの部分平面図
【図３】ＩＧＢＴのチップの縦断面模式図
【図４】ＩＧＢＴのチップのセルブロックの境界部分の縦断面模式図
【図５】ＩＧＢＴのチップを樹脂モールドした状態の断面図
【図６】ＩＧＢＴのチップを樹脂モールドした状態の斜視図
【図７】ＩＧＢＴモジュールの部分斜視図
【図８】ＩＧＢＴモジュールの部分縦断面図
【図９】本発明の第２の実施例を示す図１相当図
【図１０】本発明の第３の実施例を示すものであり、セルブロックのゲートバイアスＶｇとコレクタ電流Ｉｃとの関係を示す図
【図１１】本発明の第４の実施例を示すＩＧＢＴのチップの部分拡大平面図
【図１２】ＩＧＢＴのチップの部分拡大平面図
【図１３】ＩＧＢＴのチップの平面図
【図１４】ＩＧＢＴのチップの平面図
【図１５】ＩＧＢＴのチップに放熱板を半田付けした状態の平面図
【図１６】図５相当図
【図１７】従来構成を示す図１相当図
【図１８】異なる従来構成を示す図１相当図
【符号の説明】
１はチップ、２はｐ＋基板（半導体基板）、６はトレンチ、７はゲート絶縁膜、８はゲート電極、９はｎ＋エミッタ層、１０はエミッタ電極、１１はコレクタ電極、１２はセルブロック、１３は酸化膜、１４は層間絶縁膜、１７はエミッタパッド、１８はゲートパッド、１９はエミッタ電位を有するパッド、２０は配線、２１はエミッタ端子、２２はゲート端子、２３はボンディングワイヤ、２４はコレクタ端子、２５、２６、２７、２８は制御端子、２９は樹脂、３０はＩＧＢＴ、３１はモールド体、３２はＩＧＢＴモジュール、３３は冷却ブロック、３４は放熱ブロック、３５は放熱ブロック、３６、３７は絶縁基板、５１は第１ゲートパッド、５２は切欠部、５３は第２ゲートパッド、５４は接続線、５５は絶縁層、５６は放熱板、５７はエミッタ端子を示す。
Claims (5)
- 半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ、互いに独立する複数のゲート電極と、
前記半導体基板の一辺部に設けられ、前記各ゲート電極にそれぞれ接続された複数のゲートパッドと、
前記半導体基板における前記複数のゲートパッドの間の部位に設けられ、複数のエミッタ電位を有するパッドとを備え、
前記複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、
不良品のセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続したことを特徴とする絶縁ゲート型パワーＩＣ。 - 半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ、互いに独立する複数のゲート電極と、
前記半導体基板の一辺部に設けられ、前記各ゲート電極にそれぞれ接続された複数のゲートパッドと、
前記半導体基板における前記複数のゲートパッドの間の部位に設けられ、複数のエミッタ電位を有するパッドとを備え、
前記複数のセルブロックのうちの揃ったしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子に接続すると共に、
不揃いのしきい値電圧Ｖｔｈを有するセルブロックのゲート電極に接続されたゲートパッドを前記エミッタ電位を有するパッドに接続したことを特徴とする絶縁ゲート型パワーＩＣ。 - 前記半導体基板の表面に設けられ、エミッタ電極に接続されたエミッタパッドと、
前記半導体基板の裏面に設けられたコレクタ電極と、
前記半導体基板の裏面に前記コレクタ電極に接続されるように半田付けされたヒートシンク用のコレクタ端子と、
前記半導体基板の表面に前記エミッタパッドに接続されるように半田付けされたヒートシンク用のエミッタ端子と、
前記半導体基板、前記ゲート端子、前記コレクタ端子及び前記エミッタ端子をモールドする樹脂とを備えたことを特徴とする請求項１または２記載の絶縁ゲート型パワーＩＣ。 - 前記半導体基板の表面に設けられ、エミッタ電極に接続されたエミッタパッドと、
このエミッタパッドが接続された外部のエミッタ端子とを備え、
前記ゲートパッドと前記ゲート端子との接続をワイヤボンディングにより実行し、
前記ゲートパッドと前記エミッタ電位を有するパッドとの接続をワイヤボンディングにより実行し、
前記エミッタパッドと前記エミッタ端子との接続をワイヤボンディングにより実行したことを特徴とする請求項１または２記載の絶縁ゲート型パワーＩＣ。 - 半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ、互いに独立する複数のゲート電極と、
前記半導体基板に設けられ、前記複数のゲート電極にそれぞれ接続された複数の第１ゲートパッドと、
前記半導体基板に設けられ、エミッタ電極に接続されたエミッタパッドと、
前記エミッタパッドの配設領域内に設けられ、前記複数のゲート電極にそれぞれ接続された複数の第２ゲートパッドと、
前記複数のセルブロックのうちの良品のセルブロックのゲート電極に接続された第２ゲートパッドを覆うように設けられた絶縁層とを備えて成る絶縁ゲート型パワーＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000346542A JP3695314B2 (ja) | 2000-04-06 | 2000-11-14 | 絶縁ゲート型パワーｉｃ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-104796 | 2000-04-06 | ||
| JP2000104796 | 2000-04-06 | ||
| JP2000346542A JP3695314B2 (ja) | 2000-04-06 | 2000-11-14 | 絶縁ゲート型パワーｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001352066A JP2001352066A (ja) | 2001-12-21 |
| JP3695314B2 true JP3695314B2 (ja) | 2005-09-14 |
Family
ID=26589583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000346542A Expired - Fee Related JP3695314B2 (ja) | 2000-04-06 | 2000-11-14 | 絶縁ゲート型パワーｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3695314B2 (ja) |
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| JP7106981B2 (ja) | 2018-05-18 | 2022-07-27 | 富士電機株式会社 | 逆導通型半導体装置 |
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- 2000-11-14 JP JP2000346542A patent/JP3695314B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101366228B1 (ko) | 2013-01-23 | 2014-02-24 | 주식회사 케이이씨 | 전력 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001352066A (ja) | 2001-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
| A131 | Notification of reasons for refusal |
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |