以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
実施の形態1の半導体装置は、半導体チップに形成されたパワーMOSFETとスナバ容量とを含む。パワーMOSFETは、ソース、ドレインおよびゲートを有し、スナバ容量を含むスナバ回路は、パワーMOSFETのソース・ドレイン間に接続されている。ここでは、パワーMOSFETの一例としてトレンチゲート型MOSFETを用いて説明するが、パワーMOSFETは、トレンチゲート型に限定されない。
図1は、実施の形態1の半導体装置の等価回路図である。図1に示すように、パワーMOSFET1は、ソースS、ドレインD、および、ゲートGを有する。ソースSは、後述するソース電極ES、ソース領域SRに対応し、ゲートGは、後述するゲート電極EG、ゲート配線WLG、トレンチゲート電極GEに対応している。また、ドレインDは、後述するドレイン電極ED、ドリフト領域DR、基板領域SUBRに対応している。パワーMOSFET1のソースSとドレインDとの間には、直列接続されたスナバ容量Csnuと寄生抵抗Rsnuとで構成されたスナバ回路が接続されている。スナバ容量Csnuは、容量電極CE1およびCE2を含み、容量電極CE1がドレインDに接続され、容量電極CE2がソースSに接続されている。
<関連技術>
まず、関連技術におけるパワーMOSFETを有する半導体装置について説明する。半導体装置は、スナバ回路を内蔵する。ここで、関連技術とは、本願発明者が検討した技術であり、公知技術を意味するものではない。
図2は、関連技術における半導体装置SD0の平面透視図である。なお、図2では、後述する、スナバ容量Csnu、容量電極CE1およびCE2は図示していない。半導体装置SD0は、半導体チップCHP0を含み、半導体チップCHP0のセル形成領域CFRには、図1に示すパワーMOSFET1およびスナバ容量Csnuが形成されている。図示していないが、スナバ容量Csnuを構成する容量電極CE1およびCE2は、セル形成領域CFRに配置されており、容量電極CE1は、ドレイン接続領域R1に配置されたパッド電極SNP1に接続されている。また、容量電極CE2は、ソース電極ESに接続されている。なお、ドレイン接続領域R1には、パッド電極SNP1と、パワーMOSFET1のドレインに接続されたドレインパッド電極EDPとが設けられている。ドレイン接続領域R1は、容量電極CE1をパワーMOSFET1のドレインに接続するための領域である。
パッド電極SNP1、ソース電極ESおよびドレインパッド電極EDPは、保護膜PROで覆われているが、保護膜PROには、パッド開口OPSN、OPSおよびOPDが設けられている。そして、パッド電極SNP1、ソース電極ESおよびドレインパッド電極EDPは、パッド開口OPSN、OPSおよびOPDから露出した領域を有する。
スナバ容量Csnuのスクリーニング工程では、パッド電極SNP1およびソース電極ESに後述するテスト端子TNDを当てて、容量電極CE1およびCE2間にスクリーニング電圧を印加する。そして、半導体チップSD0を良品または不良品に選別する。次に、図2に示すように、良品の半導体チップCHP0に対してワイヤボンディング工程を実施する。ワイヤボンディング工程で、パッド電極SNP1とドレインパッド電極EDPとをボンディングワイヤBWdで接続する。このワイヤボンディング工程によって、スナバ容量Csnuの容量電極CE1がパワーMOSFET1のドレインに接続される。言い換えると、スナバ容量CsnuがパワーMOSFET1のドレイン・ソース間に接続される。
つまり、容量電極CE1が接続されたパッド電極SNP1は、スクリーニング工程においてテスト端子TNDを当接するため、かつ、ワイヤボンディング工程においてボンディングワイヤBWdを接続するために十分なサイズにする必要がある。ワイヤボンディング工程において求められるパッド電極SNP1のサイズは、スクリーニング工程で求められるパッド電極SNP1のサイズに比べ格段に大きい。ワイヤボンディング工程において、例えば、ボンディングワイヤBWdのワイヤ径を75μmとした場合、パッド電極SNP1のサイズは300μm×300μm程度となる。因みに、テスト端子TNDの先端径は10μm程度であり、スクリーニング工程において求められるパッド電極SNP1のサイズは50μm×50μm程度で十分である。
ドレイン接続領域R1に配置されたドレインパッド電極EDPもパッド電極SNP1と同様のサイズとなる。そして、パッド電極SNP1とドレインパッド電極EDPとをボンディングワイヤBWdで接続するためには、パッド電極SNP1とドレインパッドDPとの間には、所望の間隔を設ける必要がある。従って、ドレイン接続領域R1として、300μm×900μm程度の領域が必要となる。
そのため、半導体チップCHP0の主面において、ドレイン接続領域R1の占有率が高くなり、パワーMOSFET1のソース電極ESの占有率が低下する。つまり、パワーMOSFET1のオン抵抗が増加し、半導体装置SD0の性能が低下する。
本発明者の検討によれば、関連技術の半導体装置SD0には、改善の余地が有ることが判明した。以下では、この改善の余地について説明する。
<半導体装置の構造>
図3は、実施の形態1の半導体装置SD1の平面透視図である。図3では、後述する、スナバ容量Csnu、容量電極CE1およびCE2は図示していない。半導体装置SD1は、半導体チップCHP1と、半導体チップCHP1を封止する封止体MRと、半導体装置SD1の外部端子であるドレイン端子DT、ソース端子STおよびゲート端子GTと、を含む。ドレイン端子DTは、半導体チップCHP1を搭載するダイパッドDIPと一体構成になっている。
半導体チップCHP1の主面には、その中央部にセル形成領域CFRが設けられ、セル形成領域CFRの周囲に周辺領域PERが設けられている。周辺領域PERには、連結領域CR1およびCR2、ドレイン接続領域R2、ならびに、ソース接続領域R3が設けられている。また、周辺領域PERには、ゲート電極EGと、ゲート電極EGに接続されたゲート配線WLGが設けられている。
ゲート配線WLGは、半導体チップCHP1の外周に沿って環状に延在しており、セル形成領域CFR、連結領域CR1およびCR2、ドレイン接続領域R2、ならびに、ソース接続領域R3を囲んでいる。
ゲート電極EGは、保護膜PROで覆われているが、保護膜PROに設けられたパッド開口OPGから露出した領域がゲートパッドGPである。ゲートパッドGPは、ワイヤBWgを介してゲート端子GTに接続されている。
セル形成領域CFRには、パワーMOSFET1およびスナバ容量Csnuが形成されており、パワーMOSFET1は、図1に示すように、ソースS、ドレインD、および、ゲートGを有する。スナバ容量Csnuを構成する容量電極CE1およびCE2は、セル形成領域CFRに配置されている。そして、セル形成領域CFRには、パワーMOSFET1および容量電極CE1およびCE2を覆うように、ソースSに接続されたソース電極ESが設けられている。容量電極CE2は、ソース電極ESに接続されている。ソース電極ESは、保護膜PROで覆われているが、保護膜PROに設けられたパッド開口OPSから露出した領域がソースパッドSPである。ソースパッドSPは、複数本のワイヤBWsを介してソース端子STに接続されている。
また、パワーMOSFET1のゲートGは、ゲート配線WLGに接続されており、ゲートパッドGPおよびワイヤBWgを介してゲート端子GTに接続されている。パワーMOSFET1のドレインDは、半導体チップCHP1の裏面に対応しており、ダイパッドDIPを介してドレイン端子DTに接続されている。
ドレイン接続領域R2は、容量電極CE1をパワーMOSFET1のドレインDに接続するための領域である。ドレイン接続領域R1は、容量電極CE1に接続されたパッド電極SNP1、パワーMOSFET1のドレインDに接続された導体層CP3、および、パッド電極SNP1と導体層CP3とを接続するスナバ配線ESN1を含む。実施の形態1では、スナバ配線ESN1を用いて、スナバ容量Csnuの容量電極CE1をパワーMOSFET1のドレインに接続する。言い換えると、スナバ容量CsnuがパワーMOSFET1のドレイン・ソース間に接続される。
ソース接続領域R3は、容量電極CE2に接続されたパッド電極SNP2と、パッド電極SNP2に接続されたスナバ配線ESN2とを含む。
ドレイン接続領域R2およびソース接続領域R3の面積は、比較例のドレイン接続領域R1の面積に比べて、縮小されている。なぜなら、ドレイン接続領域R2に配置されたパッド電極SNP1および導体層CP3、ならびに、ソース接続領域R3に配置されたパッド電極SNP2には、ボンディングワイヤを接続する必要がないからである。スクリーニング工程において、パッド電極SNP1およびSNP2には、テスト端子TNDが当接される。従って、パッド電極SNP1およびSNP2のサイズは、テスト端子TNDを当接する為に必要な大きさがあればよい。導体層CP3は、テスト端子TNDも当接されないため、パッド電極SNP1およびSNP2に比べ、格段に小さくできる。例えば、ドレイン接続領域R2のサイズは60μm×70μm程度、ソース接続領域R3のサイズは60μm×60μm程度とすることができる。ドレイン接続領域R2およびソース接続領域R3の面積は、比較例のドレイン接続領域R1の1/30以下となる。
従って、半導体チップCHP1では、比較例の半導体チップCHP0に比べて、セル形成領域CFR(言い換えると、ソース電極ES)の占有率を向上できパワーMOSFET1のオン抵抗を低減することができる。
図4は、実施の形態1の半導体チップCHP1の要部断面図である。図4では、半導体基板上に形成された導体層(導体層CP1、CP2およびCP3、ソース電極ES、スナバ配線ESN1、ならびに、ゲート配線WLG)のパターンを示している。図5は、図4のX0−X0線に沿う断面図、図6は、図4のX1−X1線に沿う断面図、図7は、図4のY1−Y1線に沿う断面図である。なお、図6および図7では、図4には示していない保護膜PROを示している。
図4に示すように、セル形成領域CFRには、複数のトレンチゲート電極GE、複数の容量電極CE1およびCE2、複数の導体層CP1およびCP3、ならびにソース電極ESが形成されている。複数のトレンチゲート電極GEおよび複数の容量電極CE1は、Y方向に延在しており、X方向において等間隔に配置されている。容量電極CE1は、トレンチゲート電極GEの上に、トレンチゲート電極GEと重なって配置されており、例えば、X方向において、容量電極CE1の幅はトレンチゲート電極GEの幅よりも狭い。なお、Y方向は、X方向に交差する方向であり、例えば、X方向に直交する方向である。
隣接するトレンチゲート電極GEの間には、導体層CP1、容量電極CE2(言い換えると、導体層CP2)および導体層CP3からなる積層構造体が配置されている。積層構造体は、Y方向に延在しており、X方向において等間隔に配置されている。容量電極CE2(言い換えると、導体層CP2)は、導体層CP1の上に、導体層CP1に重なって配置されており、X方向およびY方向において、容量電極CE2のサイズは、導体層CP1のサイズよりも大きい。また、導体層CP3は、容量電極CE2の上に、容量電極CE2に重なって配置されており、X方向およびY方向において、導体層CP3のサイズは、容量電極CE2のサイズよりも大きい。また、セル形成領域CFRには、複数の容量電極CE1およびCE2を覆うようにソース電極ESが形成されている。そして、ソース電極ESは、導体層CP3を介して容量電極CE2に接続されている。
周辺領域PERの一部分である連結領域CR1には、X方向に延在する連結配線WLC1が配置されており、複数の容量電極CE1は、連結配線WLC1により、互いに接続されている。
周辺領域PERの一部分であるドレイン接続領域R2には、パッド電極(スナバパッド電極)SNP1、パワーMOSFET1のドレインDに接続された導体層CP3、およびスナバ配線ESN1が配置されている。連結領域CR1に配置された連結配線WLC1は、ドレイン接続領域R2に延在し、パッド電極SNP1に接続されている。そして、パッド電極SNP1と、パワーMOSFET1のドレインDに接続された導体層CP3とは、両者の上に形成されたスナバ配線ESN1で接続されている。
また、前述のとおり、周辺領域PERには、ゲート配線WLGが設けられている。セル形成領域CFRにおいて、Y方向に延在するトレンチゲート電極GEは、周辺領域PERにおいて、導体層CP1、CP2およびCP3を介してゲート配線WLGに接続されている。
図4および図5を用いてパワーMOSFET1について説明する。図5に示すように、半導体基板SUBは、基板領域(n型半導体領域)SUBRと、基板領域SUBR上のドリフト領域(n型半導体領域)DRと、を有する。基板領域SUBRのn型不純物の濃度は、ドリフト領域DRのn型不純物の濃度よりも高い。
セル形成領域CFRにおいて、ドリフト領域DR上にボディ領域(p型半導体領域、チャネル層、ベース領域)BRが形成され、ボディ領域BR上にソース領域(n型半導体領域)SRが形成されている。ドリフト領域DRは、半導体基板SUBの主面SUBaにまで達しており、ドリフト領域DR内に、ボディ領域BRおよびソース領域SRが形成されている。ソース領域SRのn型不純物の濃度は、ドリフト領域DRのn型不純物の濃度よりも高い。また、ボディ領域BR内には、ボディコンタクト領域(p型半導体領域)BCRが形成されており、ボディコンタクト領域BCRのp型不純物の濃度は、ボディ領域BRのp型不純物の濃度よりも高い。
セル形成領域CFRには、複数の溝TRが、X方向に等間隔に形成されており、複数の溝TRの各々は、Y方向に延在している(図4参照)。複数の溝TRの各々の内部には、ゲート絶縁膜GIを介してトレンチゲート電極GEが形成されている。溝TRは、ゲート絶縁膜GIを介して形成されたトレンチゲート電極GEで埋められている。ゲート絶縁膜GIは、例えば、酸化シリコン膜または酸窒化シリコン膜等で構成されており、トレンチゲート電極GEは、例えば、n型不純物またはp型不純物を含有する多結晶シリコン膜で構成されている。主面SUBaから裏面SUBbに向かう方向において、溝TRは、ソース領域SRおよびボディ領域BRを貫通し、ドリフト領域DRに達している。言い換えると、隣接する2つの溝TR間に、ボディ領域BRおよびソース領域SRが配置され、ボディ領域BRおよびソース領域SRは、隣接する2つの溝TRに形成されたゲート絶縁膜GIと接触している。
基板領域SUBRおよびドリフト領域DRが、図1に示すパワーMOSFET1のドレインDに、ソース領域SRがソースSに、トレンチゲート電極GEがゲートGに、それぞれ対応している。トレンチゲート電極GEに所定の電圧を印加すると、ボディ領域BRにおいて、ゲート絶縁膜GIとの界面にチャネルが形成され、ドリフト領域DRおよび基板領域SUBRとソース領域SRとの間に電流が流れる。
半導体基板SUBの主面SUBaは、絶縁膜(層間絶縁膜)ILD1で覆われている。主面SUBaに露出するトレンチゲート電極GEも絶縁膜ILD1で覆われている。絶縁膜ILD1および半導体基板SUBには、コンタクト溝(コンタクト穴、開口、配線溝)CH1が形成されており、コンタクト溝CH1内には導体層CP1(配線、コンタクトプラグ)が埋め込まれている。コンタクト溝CH1は、ソース領域SRを貫通し、ボディ領域BR内に形成されたボディコンタクト領域(p型半導体領域)BCRに達している。そして、導体層CP1は、ソース領域SRおよびボディコンタクト領域BCR(言い換えると、ボディ領域BR)に電気的に接続している。図示しないが、導体層CP1は、バリア膜と、バリア膜上の主導体膜との積層構造を有し、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はタングステン膜からなる。
絶縁膜ILD1上には、複数の容量電極CE1と、複数の容量電極CE2と、が配置されている。容量電極CE2は、ソース領域SRの上方に位置し、導体層CP1を介してソース領域SRに接続されている。容量電極CE1は、絶縁膜ILD1を介して、トレンチゲート電極GEの上方に配置されている。つまり、容量電極CE1は、トレンチゲート電極GEから絶縁されている。複数の容量電極CE1およびCE2の夫々は、Y方向に延在し、X方向において交互に配置されている。隣接する容量電極CE1およびCE2の間には、絶縁膜(層間絶縁膜)ILD2が設けられている。つまり、X方向において、絶縁膜ILD2は、等間隔に配置された複数のコンタクト溝(コンタクト穴、開口、配線溝)CH2を有し、複数のコンタクト溝CH2内に容量電極CE1またはCE2が埋め込まれている。容量電極CE1およびCE2は、平面視にて、その周囲を絶縁膜ILD2で囲まれている。容量電極CE1およびCE2は、バリア膜と、バリア膜上の主導体膜との積層構造を有し、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はタングステン膜からなる。容量電極CE1およびCE2は、導体層(配線、コンタクトプラグ)CP2で構成されている。
容量電極CE1およびCE2ならびに絶縁膜ILD2を覆うように、容量電極CE1およびCE2ならびに絶縁膜ILD2の上に絶縁膜(層間絶縁膜)ILD3が形成されている。絶縁膜ILD3は、複数のコンタクト溝(コンタクト穴、開口、配線溝)CH3を有し、複数のコンタクト溝CH3内には、導体層(配線、コンタクトプラグ)CP3が埋め込まれている。導体層CP3は、平面視にて、その周囲を絶縁膜ILD3で囲まれている。導体層CP3は、容量電極CE2上に配置され、容量電極CE2に接続している。図4に示すように、コンタクト溝CH3に形成された導体層CP3は、Y方向に延在している。
ここで、絶縁膜ILD1、ILD2およびILD3は、例えば、酸化シリコン膜または窒化シリコン膜、あるいは、窒化シリコン膜とその上の酸化シリコン膜との積層膜で構成されている。
導体層CP3および絶縁膜ILD3を覆うように、導体層CP3および絶縁膜ILD3上にソース電極ESが形成されている。ソース電極ESは、複数の導体層CP3に接続され、セル形成領域CFRの全域を覆っている。ソース電極ESは、アルミニウム膜またはアルミニウム合金膜からなるが、バリア膜と、バリア膜上の主導体膜との積層膜であってもよい。積層膜の場合、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はアルミニウム膜またはアルミニウム合金膜からなる。ここで、アルミニウム合金膜は、アルミニウムと、シリコン、銅、または、シリコンおよび銅、等の添加物とを含有する。
図5に示すように、ソース電極ESは、導体層CP3、容量電極CE2(導体層CP2)および導体層CP1を介して、ソース領域SR、ボディコンタクト領域BCRおよびボディ領域BRに電気的に接続されている。つまり、スナバ容量Csnuの一方の電極である容量電極CE2は、ソース領域SRおよびソース電極ESに接続されている。言い換えると、スナバ容量Csnuの一方の電極である容量電極CE2は、パワーMOSFET1のソースSに接続されている。
また、半導体基板SUBの裏面SUBb上にはドレイン電極EDが形成されており、ドレイン電極EDは、基板領域SUBRおよびドリフト領域DRに電気的に接続されている。
なお、図1に示すスナバ容量Csnuは、容量電極CE1およびCE2と、容量電極CE1およびCE2の間に配置された絶縁膜ILD2とで構成された第1容量と、容量電極CE1およびソース電極ESと、容量電極CE1およびソース電極ESの間に配置された絶縁膜ILD3とで構成された第2容量とを含む。そして、第1容量と第2容量とは並列接続されている。また、寄生抵抗Rsnuは、例えば、Y方向に延在する容量電極CE1およびCE2の抵抗成分に対応している。
次に、図4および図6を用いて、容量電極CE1とパワーMOSFET1のドレインDとを接続する構造を説明する。図6に示すように、連結領域CR1において、半導体基板SUBの主面SUBa上には、絶縁膜ILD1を介して連結配線WLC1が形成されている。容量電極CE1および連結配線WLC1は、絶縁膜ILD1上に形成された絶縁膜ILD2に設けられたコンタクト溝(コンタクト穴、開口、配線溝)CH2内に形成されている。容量電極CE1および連結配線WLC1は、導体層CP2で形成されており、連結配線WLC1のトレンチゲート電極GE上に位置する部分が容量電極CE1となっている。
連結配線WLC1は、連結領域CR1からドレイン接続領域R2に延在し、ドレイン接続領域R2でパッド電極SNP1に接続している。パッド電極SNP1は、連結配線WLC1および容量電極CE1を覆う絶縁膜ILD3に設けられたコンタクト溝CH3内に形成されている。
また、ドレイン接続領域R2において、半導体基板SUB内に形成されたドリフト領域DRには、n型半導体領域NRが設けられている。n型半導体領域NRは、ドリフト領域DRおよび基板領域SUBRに接続している。つまり、n型半導体領域NRは、図1に示すパワーMOSFET1のドレインDに接続されている。そして、n型半導体領域NRには、導体層CP1およびCP2を介して導体層CP3が接続されている。n型半導体領域NRに接続された導体層CP3は、絶縁膜ILD3に設けられたコンタクト溝(コンタクト穴、開口、配線溝)CH3内に形成されている。そして、n型半導体領域NRに接続された導体層CP3、パッド電極SNP1および絶縁膜ILD3上にスナバ配線ESN1が設けられており、スナバ配線ESN1は、n型半導体領域NRに接続された導体層CP3とパッド電極SNP1とに接続されている。言い換えると、スナバ配線ESN1は、パッド電極SNP1を、n型半導体領域NRに接続された導体層CP3に接続している。つまり、スナバ配線ESN1によって、スナバ容量Csnuの容量電極CE1が、パワーMOSFET1のドレインDに接続される(図1に参照)。そして、スナバ配線ESN1は、その主面の全域を、絶縁膜ILD3上に形成された保護膜PROで覆われている。
次に、図4および図7を用いて、容量電極CE1とパワーMOSFET1のトレンチゲート電極GEおよびソース電極ESとの関係を説明する。図7に示すように、セル形成領域CFRにおいては、半導体基板SUBの主面SUBa上に絶縁膜ILD1を介して容量電極CE1が配置されている。容量電極CE1は、セル形成領域CFRから周辺領域PERに延在しており、周辺領域PERの一部である連結領域CR1において連結配線WLC1に接続されている。容量電極CE1は、絶縁膜ILD1を介して、半導体基板SUB内に形成されたトレンチゲート電極GE上に配置されている。容量電極CE1は、絶縁膜ILD1によってトレンチゲート電極GEから電気的に分離されている。また、セル形成領域CFRには、容量電極CE1上に絶縁膜ILD3を介してソース電極ESが配置されている。容量電極CE1は、絶縁膜ILD3によってソース電極ESから電気的に分離されている。ソース電極ESは、保護膜PROで覆われているが、保護膜PROに設けられたパッド開口OPSからソース電極ESの一部が露出しており、その露出領域がソースパッドSPとなっている。
また、周辺領域PERにおいては、半導体基板SUB内に形成されたトレンチゲート電極GEは、導体層CP1、CP2およびCP3を介してゲート配線WLGに接続されている。
図8は、実施の形態1の半導体チップの要部断面図である。図8では、半導体基板上に形成された導体層(導体層CP1、CP2およびCP3、ソース電極ES、スナバ配線ESN2、ならびに、ゲート配線WLG)のパターンを示している。図9は、図8のX2−X2線に沿う断面図、図10は、図8のY2−Y2線に沿う断面図である。なお、図9および図10では、図8には示していない保護膜PROを示している。
まず、図8および図9を用いて、容量電極CE2とパワーMOSFET1のソースSとを接続する構造を説明する。図8に示すように、周辺領域PERの一部分である連結領域CR2には、X方向に延在する連結配線WLC2が配置されており、パワーMOSFET1のソースSに接続された複数の容量電極CE2は、連結配線WLC2により、互いに接続されている。
連結配線WLC2は、連結領域CR2からソース接続領域R3に延在し、ソース接続領域R3でパッド電極(スナバパッド電極)SNP2に接続されている。パッド電極SNP2は、連結配線WLC2および容量電極CE2を覆う絶縁膜ILD3に設けられたコンタクト溝CH3内に形成されている。ソース接続領域R3には、パッド電極SNP2に接続されたスナバ配線ESN2が形成されている。スナバ配線ESN2は、ソース電極ESと一体に構成されておりソース電極ESに接続されている。つまり、パッド電極(スナバパッド電極)SNP2はソース電極ESに接続されている。
図9に示すように、連結領域CR2において、半導体基板SUBの主面SUBa上には、絶縁膜ILD1を介して連結配線WLC2が形成されている。容量電極CE2および連結配線WLC2は、絶縁膜ILD1上に形成された絶縁膜ILD2に設けられたコンタクト溝(コンタクト穴、開口、配線溝)CH2内に形成されている。容量電極CE2および連結配線WLC2は、導体層CP2で形成されており、連結配線WLC2のトレンチゲート電極GE間に位置する部分が容量電極CE2となっている。
連結配線WLC2は、連結領域CR2からソース接続領域R3に延在し、ソース接続領域R3でパッド電極SNP2に接続されている。パッド電極SNP2は、連結配線WLC2および容量電極CE2を覆う絶縁膜ILD3に設けられたコンタクト溝CH3内に形成されている。絶縁膜ILD3上において、連結領域CR2にはソース電極ESが形成され、ソース接続領域R3にはスナバ配線ESN2が形成されている。前述のとおり、スナバ配線ESN2はソース電極ESに接続されているため、スナバ配線ESN2を介してパッド電極(スナバパッド電極)SNP2がソース電極ESに接続されている。
次に、図8および図10を用いて、セル形成領域CFRにおいて、容量電極CE2とパワーMOSFET1のソースSおよびソース電極ESとの関係を説明する。図10に示すように、セル形成領域CFRにおいて、ソース電極ESは、導体層CP1、容量電極CE2(言い換えると、導体層CP2)および導体層CP3からなる積層構造体を介して、ソース領域SRに接続されている。つまり、セル形成領域CFRにおいて、容量電極CE2とソース電極ESとが接続されているため、図8および図9に示すソース接続領域R3においては、スナバ配線ESN2を介して、パッド電極SNP2をソース電極ESに接続する必要はない。換言すると、ソース接続領域R3においては、連結配線WLC2を介して容量電極CE2に接続されたパッド電極SNP2が配置されていればよく、必ずしもスナバ配線ESN2を形成する必要ない。
<半導体装置の製造方法>
次に、図11〜図17を用いて、実施の形態1の半導体装置の製造方法を説明する。図11は、実施の形態1の半導体装置の製造工程を示すフロー図、図12〜図17は、実施の形態1の半導体装置の製造工程を示す断面図である。図12〜図17では、セル形成領域CFR、ドレイン接続領域R2およびソース接続領域R3の断面図を示している。
先ず、図11に示すように、実施の形態1の半導体装置の製造方法は、パワーMOSFET1形成工程(ステップS1)、導体層CP1形成工程(ステップS2)、容量電極CE1,CE2形成工程(ステップS3)、連結配線WLC1,WLC2形成工程(ステップS4)、パッド電極SNP1,SNP2形成工程(ステップS5)、スクリーニング工程(ステップS6)、スナバ配線ESN1,ソース電極ES形成工程(ステップS7)、保護膜PRO形成工程(ステップS8)、ワイヤボンディング工程(ステップS9)および封止体MR形成工程(ステップS10)を含む。以下の説明において、セル形成領域CFR、ドレイン接続領域R2およびソース接続領域R3を、簡略的に、領域CFR、領域R2および領域R3と呼ぶ。また、特に、領域を特定せずに説明した場合には、領域CFR、領域R2および領域R3に対して同様の工程を実施することを意味する。
図12は、図11におけるパワーMOSFET1形成工程(ステップS1)および導体層CP1形成工程(ステップS2)を示している。先ず、パワーMOSFET1形成工程(ステップS1)では、領域CFRにおいて、半導体基板SUBにパワーMOSFET1を形成する。図1に示すように、パワーMOSFET1は、ソースS、ドレインD、および、ゲートGを有する。また、図17に示すように、ソースSは、ソース電極ES、ソース領域SRに対応し、ゲートGは、トレンチゲート電極GEに対応し、ドレインDは、ドリフト領域DR、基板領域SUBRに対応している。また、パワーMOSFET1形成工程(ステップS1)では、領域R2において、半導体基板SUBにn型半導体領域NRを形成する。n型半導体領域NRは、ドリフト領域DRおよび基板領域SUBRに接続されている。
次に、導体層CP1形成工程(ステップS2)では、半導体基板SUBの主面SUBa上に絶縁膜ILD1を形成する。次に、領域CFRおよびR2において、絶縁膜ILD1にコンタクト溝CH1を形成した後、コンタクト溝CH1内に導体層CP1を形成する。領域CFRにおいて、導体層CP1は、ソース領域SRおよびボディコンタクト領域BCRに接続されている。さらに、領域R2において、導体層CP1は、n型半導体領域NRに接続されている。絶縁膜ILD1上およびコンタクト溝CH1内に第1導体膜を堆積した後、第1導体膜にCMP(Chemical Mechanical Polishing)法と呼ばれる研磨処理を施す。こうして、コンタクト溝CH1内に選択的に導体層CP1を形成する。
図13は、図11における容量電極CE1,CE2形成工程(ステップS3)および連結配線WLC1,WLC2形成工程(ステップS4)を示している。半導体基板SUBの主面SUBa上に、絶縁膜ILD1および導体層CP1を覆うように絶縁膜ILD2を形成する。次に、絶縁膜ILD2に複数のコンタクト溝CH2を形成した後、コンタクト溝CH2内に導体層CP2を形成する。絶縁膜ILD2上およびコンタクト溝CH2内に第2導体膜を堆積した後、第2導体膜にCMP研磨処理を施す。こうして、コンタクト溝CH2内に選択的に導体層CP2を形成する。
領域CFRにおいては、導体層CP2で構成された容量電極CE1およびCE2が形成される。容量電極CE1は、トレンチゲート電極GEの上部に絶縁膜ILD1を介して形成され、容量電極CE2は、隣接するトレンチゲート電極GE間の領域に形成され、導体層CP1を介してソース領域SRに接続している。
領域R2においては、導体層CP1を介してn型半導体領域NRに接続された導体層CP2と、導体層CP2で構成された連結配線WLC1が形成される。
領域R3においては、導体層CP2で構成された連結配線WLC2が形成される。
ここでは、容量電極CE1およびCE2と、連結配線WLC1およびWLC2とを同層の導体層CP2で形成する例としたが、容量電極CE1およびCE2と、連結配線WLC1およびWLC2とを異なる層の導体層で形成することもできる。
図14は、図11におけるパッド電極SNP1,SNP2形成工程(ステップS5)を示している。半導体基板SUBの主面SUBa上に、絶縁膜ILD2および導体層CP2を覆うように絶縁膜ILD3を形成する。次に、絶縁膜ILD3に複数のコンタクト溝CH3を形成した後、コンタクト溝CH3内に導体層CP3を形成する。絶縁膜ILD3上およびコンタクト溝CH3内に第3導体膜を堆積した後、第3導体膜にCMP研磨処理を施す。こうして、コンタクト溝CH3内に選択的に導体層CP3を形成する。
領域CFRにおいては、容量電極CE2上に、容量電極CE2に接続された導体層CP3が形成される。
領域R2においては、導体層CP1およびCP2を介してn型半導体領域NRに接続された導体層CP3と、連結配線WLC1に接続されたパッド電極SNP1が形成される。
領域R3においては、連結配線WLC2に接続されたパッド電極SNP2が形成される。
図15は、図11におけるスクリーニング工程(ステップS6)を示す。連結配線WLC1を介して複数の容量電極CE1に接続されたパッド電極SNP1と、連結配線WLC2を介して複数の容量電極CE2に接続されたパッド電極SNP2とに夫々テスト端子TNDを当接し、2つのテスト端子TND間にスクリーニング電圧を印加する。こうして、容量電極CE1およびCE2を有するスナバ容量Csnuのスクリーニング工程(ステップS6)を実施する。スクリーニング電圧は、例えば、150〜200Vであり、パワーMOSFET1のソース・ドレイン間耐圧よりも高い。
図16は、図11におけるスナバ配線ESN1,ソース電極ES形成工程(ステップS7)を示す。スクリーニング工程(ステップS6)を実施した後であって、かつ、後述するワイヤボンディング工程(ステップS9)の前に、スナバ配線ESN1,ソース電極ES形成工程(ステップS7)を実施する。図16に示すように、領域CFRにおいては、絶縁膜ILD3および導体層CP3上にソース電極ESを形成する。ソース電極ESは、導体層CP3を介して容量電極CE2に接続されており、さらに、導体層CP1を介してソース領域SRに接続されている。
領域R2においては、絶縁膜ILD3上にパッド電極SNP1を導体層CP3に接続するスナバ配線ESN1を形成する。スナバ配線ESN1を形成することによって、パワーMOSFET1のドレインDにスナバ容量Csnuの容量電極CE1が接続される。
領域R3においては、絶縁膜ILD3上にパッド電極SNP2に接続するスナバ配線ESN2を形成する。
このように、スナバ配線ESN1,ソース電極ES形成工程(ステップS7)を実施することで、パワーMOSFET1のソース・ドレイン間にスナバ容量Csnuが接続される。
図17は、図11における保護膜PRO形成工程(ステップS8)を示す。半導体基板SUBの主面SUBa上に、絶縁膜ILD3、ソース電極ES、スナバ配線ESN1およびESN2を覆うように、保護膜PROを形成する。保護膜PROは、例えば、ポリイミド等の有機絶縁膜とするが、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜とその上の窒化シリコン膜との積層膜等の無機絶縁膜としてもよい。さらに、無機絶縁膜と有機絶縁膜との積層構造としてもよい。図3に示すように、保護膜PROは、ソース電極ESの一部およびゲート電極EGの一部を露出するパッド開口OPSおよびOPGを有する。
図17に示す領域CFRにおいては、保護膜PROは示していない。なぜなら、図17ではパッド開口OPS内に位置する領域をしめしているからである。
領域R2およびR3では、スナバ配線ESN1およびESN2は、その全体が保護膜PROで覆われている。
例えば、保護膜PROの形成工程(ステップS8)までが、半導体チップCHP1の製造工程であり、次の工程以降が、半導体チップCHP1の実装工程である。
次に、図11に示す、ワイヤボンディング工程(ステップS9)および封止体MR形成工程(ステップS10)を実施する。図3を参照して説明する。半導体チップCHP1をダイパッドDIP上に固定する。次に、ワイヤボンディング工程(ステップS9)において、ゲートパッドGPとゲート端子GTとをボンディングワイヤBWgで接続し、ソース電極ESとソース端子ST間を複数のボンディングワイヤBWsで接続する。パワーMOSFET1のオン抵抗を低減するために、ボンディングワイヤBWsは、ボンディングワイヤBWgよりも太いワイヤ径を有するものを使用し、さらに、複数本のボンディングワイヤBWsでソース電極ESとソース端子ST間を接続している。
次に、図3に示すように、ダイパッドDIP上に搭載された半導体チップCHP1、ボンディングワイヤBWgおよびBWs、ならびに、ゲート端子GTおよびソース端子STの一部分、を封止体MRで封止する。封止体MRは、例えば、エポキシ樹脂などの絶縁性樹脂である。
上記の工程は、半導体装置SD1の製造工程の一部分であるが、上記の工程を実施することで半導体装置SD1が完成する。
実施の形態1における半導体装置およびその製造方法によれば、以下の特徴を得ることができる。
ボンディングワイヤを用いることなく、容量電極CE1に接続されたパッド電極SNP1と、パワーMOSFET1のドレインDに接続された導体層CP3とを、スナバ配線ESN1で接続する為、パッド電極SNP1および導体層CP3を小型化でき、その結果、ドレイン接続領域R2を縮小できる。従って、半導体チップCHP1において、パワーMOSFET1のソース電極ESの占有率を向上でき、パワーMOSFET1のオン抵抗を低減でき半導体装置SD1の性能が向上する。
半導体チップCHP1の製造工程において、スナバ容量Csnuのスクリーニング工程後に、スナバ容量CsnuをパワーMOSFET1のドレイン・ソース間に接続し、その後に、ワイヤボンディング工程を含む半導体チップCHP1の実装工程を実施する。スナバ容量Csnuの容量電極CE1とパワーMOSFET1のドレインDとの接続をスナバ配線ESN1で行い、ボンディングワイヤを用いないため、ボンディングワイヤの接続不良に起因する半導体装置の歩留り低下を防止できる。つまり、半導体装置SD1の歩留り向上を図れる。
スクリーニング工程(ステップS6)を、スナバ容量Csnuが、パワーMOSFET1のソース・ドレイン間に接続される前に実施するため、パワーMOSFET1のソース・ドレイン間耐圧以上のスクリーニング電圧を印加できるため、高精度のスクリーニングが実施できる。つまり、スナバ容量Csnuを内蔵した半導体装置SD1の信頼性を向上できる。
(実施の形態2)
実施の形態2は、実施の形態1の変形例である。ドレイン接続領域R2において、パッド電極SNP1の下にダミー電極DMP1が配置されている。また、ソース接続領域R3において、パッド電極SNP2の下にダミー電極DMP2が配置されている。図18および図19は、実施の形態2の半導体チップCHP2の要部平面図、図20は、実施の形態2の半導体装置の製造工程を示す断面図である。
図18に示すように、パッド電極SNP1の全域に重なるように、パッド電極SNP1の下にダミー電極DMP1が配置されている。例えば、パッド電極SNP1およびダミー電極DMP1は長方形であり、X方向に延在する2つの長辺と、Y方向に延在する2つの短辺とを有する。そして、ダミー電極DMP1の短辺は、パッド電極SNP1の短辺より長く、ダミー電極DMP1の長辺は、パッド電極SNP1の長辺より長い。つまり、平面視において、パッド電極SNP1は、ダミー電極DMP1に包含されている。なお、パッド電極SNP1およびダミー電極DMP1は正方形であってもよい。
図19に示すように、パッド電極SNP2とダミー電極DMP2との関係は、図18に示すパッド電極SNP1とダミー電極DMP1との関係と同様である。
図20は、上記実施の形態1のスクリーニング工程(ステップS6)に対応している。領域R2およびR3において、パッド電極SNP1およびSNP2にテスト端子TNDを当接するが、パッド電極SNP1およびSNP2の下には、それぞれ、ダミー電極DMP1およびDMP2が配置されているため、テスト端子TNDの押圧に起因する絶縁膜ILD2またはILD1のクラックを防止することができる。ダミー電極DMP1およびDMP2が配置されていない場合、テスト端子TNDの押圧に起因して絶縁膜ILD2、ILD1、または、ILD2およびILD1にクラックが発生する恐れがある。
また、上記実施の形態1においては、図14で説明したパッド電極SNP1およびSNP2形成工程(ステップS5)で、絶縁膜ILD3に複数のコンタクト溝CH3を形成する際に、絶縁膜ILD2およびILD1がオーバーエッチングされ、パッド電極SNP1およびSNP2が半導体基板SUBと短絡する恐れがある。実施の形態2においては、図20に示すように、絶縁膜ILD3に複数のコンタクト溝CH3を形成するエッチング工程において、ダミー電極DMP1およびDMP2がエッチングストッパーとして機能し、絶縁膜ILD2およびILD1のオーバーエッチを防止することができる。
なお、実施の形態2は、実施の形態1に適用できる。
(実施の形態3)
実施の形態3は、実施の形態2の変形例である。パッド電極SNP1aおよびダミー電極DMP1aは、格子状パターンを有する。図21は、実施の形態3の半導体チップCHP3の要部平面図、図22は、実施の形態3の半導体チップCHP3の要部断面図である。
図21に示すように、パッド電極SNP1aは、X方向に延在する複数のグリッド配線GR1Xと、Y方向に延在する複数のグリッド配線GR1Yと、グリッド開口GOP1を含む。グリッド開口GOP1は、隣接する2つのグリッド配線GR1Xおよび隣接する2つのグリッド配線GR1Yで囲まれている。
また、ダミー電極DMP1aは、X方向に延在する複数のグリッド配線GR2Xと、Y方向に延在する複数のグリッド配線GR2Yと、グリッド開口GOP2を含む。グリッド開口GOP2は、隣接する2つのグリッド配線GR2Xおよび隣接する2つのグリッド配線GR2Yで囲まれている。
図22に示すようにパッド電極SNP1aのグリッド開口GOP1は、絶縁膜ILD3で埋まっており、ダミー電極DMP1aのグリッド開口GOP2は、絶縁膜ILD2で埋まっている。また、パッド電極SNP1aのグリッド開口GOP1とダミー電極DMP1aのグリッド開口GOP2とは、互いに重なっている。
また、スクリーニング工程(ステップS6)においては、テスト端子TNDは、複数のグリッド配線GR1Xおよび複数のグリッド配線GR1Yと接触している。図21における隣接するグリッド配線GR1Xの間隔および隣接するグリッド配線GR1Yの間隔は、例えば1μm程度とする。
パッド電極SNP1aを格子状パターンとしたことで、パッド電極SNP1形成工程(ステップS5)において、CMP法を用いた場合であっても、パッド電極SNP1の上面のディッシングを防止することができる。また、同様にして、ダミー電極DMPaのディッシングを防止することができる。
なお、実施の形態2において、パッド電極SNP2およびダミー電極DMP2を格子状パターンにすることも出来る。さらに、実施の形態1において、パッド電極SNP1およびSNP2を格子状パターンにすることも出来る。
(実施の形態4)
実施の形態4は、実施の形態3の変形例である。パッド電極SNP1aとスナバ配線ESN1との間にバリア層BMが介在している。図23は、実施の形態4の半導体チップCHP4の要部平面図、図24および図25は、実施の形態4の半導体装置の製造工程を示す断面図である。
図23に示すように、平面視において、バリア層BMは、パッド電極SNP1aを包含しているが、ドレイン接続領域R2に設けられた導体層CP3は露出している。つまり、バリア層BMは、パッド電極SNP1aを覆っているが、導体層CP3は覆っていない。そして、スナバ配線ESN1は、パッド電極SNP1aおよび導体層CP3の両方を覆っている。図25に示すように、バリア層BMは、パッド電極SNP1aに接続している。そして、スナバ配線ESN1は、バリア膜BMを介してパッド電極SNP1に接続しており、バリア膜BMを介することなく導体層CP3に接続している。
図11に示す半導体装置の製造工程を示すフロー図において、バリア層BM形成工程は、パッド電極SNP1,SNP2形成工程(ステップS5)とスクリーニング工程(ステップS6)との間に実施される。
図24に示すように、スクリーニング工程(ステップS6)においては、テスト端子TNDは、バリア層BMに当接され、バリア層BMを介してパッド電極SNP1aに電気的に接続される。テスト端子TNDの接触抵抗を低減できるため、より精度の高いスクリーニング工程を実施できる。なお、バリア層BMは、例えば、窒化チタン膜またはチタンタングステン膜からなる。
なお、実施の形態4は、実施の形態1または2にも適用できる。
(実施の形態5)
実施の形態5は、実施の形態1の変形例である。パッド電極SNP1bは、実施の形態1におけるパッド電極SNP1およびSNP2よりも大きい。図26は、実施の形態5の半導体チップCHP5の要部平面図である。
図26に示すように、パッド電極SNP1bは、スクリーニング工程(ステップS6)において、テスト端子TNDが当接され、プローブ痕PMが形成されるA領域と、テスト端子TNDが当接されず、プローブ痕PMが形成されないB領域とを含む。そして、スナバ配線ESN1bは、A領域およびB領域を含むパッド電極SNP1bの全域と、導体層CP3とを覆っており、パッド電極SNP1bを導体層CP3に接続している。
パッド電極SNP1bにプローブ痕PMが形成されないB領域を設けたことで、パッド電極SNP1bとスナバ配線ESN1bとの接続信頼性を向上できる。
なお、図8に示すソース接続領域R3においてもパッド電極SNP2にプローブ痕が形成されるが、セル形成領域CFRにおいて、容量電極CE2がソース電極ESと接続されているため、ソース接続領域R3における接続抵抗を気にする必要はない。従って、ソース接続領域R3に配置されたパッド電極SNP2の面積は、ドレイン接続領域R2に配置されたパッド電極SNP1bの面積よりも小さい。
なお、実施の形態5は、実施の形態2〜4にも適用できる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。