JP2023112212A - 半導体装置 - Google Patents

Abstract

【課題】破壊しにくい半導体装置を提供すること。【解決手段】半導体チップ７０のおもて面上に、メイン半導体素子１１および電流センス部１２の表面電極を構成する複数の金属膜が積層されている。これらの金属膜のうち、いずれか１つ以上の金属膜と同時に形成されてメイン半導体素子１１と電流センス部１２とを短絡する短絡電極１１１が性能試験直前にレーザーで切断されたことによって、メイン半導体素子１１の表面電極を構成する金属膜と、電流センス部１２の表面電極を構成する金属膜と、の間に短絡電極１１１の切断箇所１１０を含む所定間隔の間隙部が形成されている。メイン半導体素子１１および電流センス部１２の表面電極を構成する金属膜の上に、当該金属膜と同電位であるめっき膜４７ａ，４７ｂを介して端子ピン４８ａ，４８ｂが接合されている。めっき膜４７ａ，４７ｂ同士は、間隙部により間隔をあけて配置されている。【選択図】図３

Description

この発明は、半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを、当該ＭＯＳＦＥＴを保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく、経済性の面でも注目されている。

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。

また、大電流化に伴い、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成されるトレンチゲート構造はコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに信頼性を考慮して、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造を有することが必要になる。

電流センス部を備えた従来の半導体装置として、ゲート絶縁膜の、電流センス部のベース領域を覆う部分の厚さを、メイン半導体素子のベース領域を覆う部分の厚さよりも厚くした炭化珪素装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、シリコンを半導体材料として用いる場合よりもゲート絶縁膜の厚さを薄くして低オン抵抗化を図った場合に低減されてしまう静電破壊耐量を、電流センス部のゲート絶縁膜を厚くすることで向上させている。

国際公開第２０１７／００２２５５号

しかしながら、炭化珪素からなる半導体基板の表面に形成されたゲート絶縁膜の膜質は電荷に弱く、メイン半導体素子に比べて半導体基板に占める活性領域の表面積（以下、活性面積とする）が小さい電流センス部では、製造工程（ウエハプロセス）中の化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やスパッタリング時に発生するプラズマや静電気により、ゲート絶縁膜のリーク電流が高くなる。このため、メイン半導体素子に比べて電流センス部でＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量が低下して、絶縁破壊しやすい。

この発明は、破壊しにくい半導体装置を提供する。

この発明にかかる半導体装置は、表面を有する半導体チップと、前記表面の上に配置された第１金属膜と、前記第１金属膜の上に配置された、前記第１金属膜と同電位である第１めっき膜と、を備え、前記第１めっき膜は、断面視において、第１間隙部により間隔をあけて配置された部分を含むことを特徴とする。

この発明にかかる他の半導体装置は、表面を有する半導体チップと、前記表面の上に配置された第１金属膜と、前記表面の上に配置された第２金属膜と、前記第１金属膜の上に配置された、前記第１金属膜と同電位である第１めっき膜と、前記第２金属膜の上に配置された、前記第２金属膜と同電位である第２めっき膜と、を備え、前記第１めっき膜は、断面視において、第１間隙部により間隔をあけて配置された部分を含むことを特徴とする。

本発明にかかる半導体装置によれば、破壊しにくい半導体装置を提供することができるという効果を奏する。

実施の形態１にかかる半導体装置が作製（製造）された半導体ウエハをおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態１にかかる半導体装置を半導体チップのおもて面側から見たレイアウトの一例を示す平面図である。 図２の切断線Ｘ１－Ｘ２、切断線Ｘ２－Ｘ３および切断線Ｙ１－Ｙ２における断面構造を示す断面図である。 実施の形態１にかかる半導体装置２０の等価回路を示す回路図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態４にかかる半導体装置の製造途中の状態を示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置が作製（製造）された半導体ウエハをおもて面側から見たレイアウトの一例を示す平面図である。図２は、実施の形態１にかかる半導体装置を半導体チップのおもて面側から見たレイアウトの一例を示す平面図である。

図２には、炭化珪素を半導体材料として用いた半導体ウエハ１０のダイシング（切断）後に半導体チップ７０となる領域（以下、チップ領域とする）１０’に配置された各素子の電極パッドのレイアウトの一例を示す。チップ領域１０’は、例えば略矩形状の平面形状を有し、半導体ウエハ１０にマトリクス状に複数配置されている。チップ領域１０’の周囲は、スクライブライン３（図１）に囲まれている。スクライブライン３は、半導体ウエハ１０に格子状に配置されている。図２に示す実施の形態１にかかる半導体装置２０は、半導体ウエハ１０のすべてのチップ領域１０’にそれぞれ形成されている。

図２に示す実施の形態１にかかる半導体装置２０は、同一のチップ領域１０’の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１は、オン状態で縦方向（半導体チップ７０の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セル（素子の機能単位）で構成され、主動作を行う。メイン半導体素子１１を保護・制御するための回路部として、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。

メイン半導体素子１１は、活性領域１の有効領域１ａに配置されている。活性領域１の有効領域１ａは、メイン半導体素子１１のオン時にメイン半導体素子１１の主電流が流れる領域である。活性領域１の有効領域１ａは、例えば略矩形状の平面形状を有する。メイン半導体素子１１を保護・制御するための回路部は、活性領域１の無効領域１ｂに配置されている。活性領域１の無効領域１ｂは、メイン半導体素子１１のオン時に、メイン半導体素子１１として動作しない領域である。活性領域１の無効領域１ｂは、例えば、略矩形状の平面形状を有し、活性領域１の有効領域１ａの１辺に隣接する。

活性領域１の無効領域１ｂは、例えば、活性領域１の有効領域１ａと、活性領域１の周囲を囲むエッジ終端領域２と、の間に配置される。エッジ終端領域２は、活性領域１とチップ領域１０’の外周との間の領域であり、半導体チップ７０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

活性領域１の有効領域１ａにおいて、半導体チップ７０のおもて面上には、メイン半導体素子１１のソースパッド（電極パッド：第１金属膜、第１パッド部）２１ａが配置される。活性領域１の無効領域１ｂにおいて、半導体チップ７０のおもて面上には、メイン半導体素子１１を保護・制御するための回路部の各電極パッドが互いに離れて配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、活性領域１の有効領域１ａのほぼ全面を覆う例えば略矩形状の平面形状を有する。ソースパッド２１ａの平面形状は、例えばメイン半導体素子１１の電流容量など要求される仕様に応じて決定される。

ソースパッド２１ａ以外の電極パッドは、活性領域１の無効領域１ｂに配置されている。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド（第２金属膜）２１ｂ、電流センス部１２の電極パッド（以下、ＯＣパッドとする：第１金属膜、第２パッド部）２２、温度センス部１３の電極パッド（以下、アノードパッドおよびカソードパッドとする）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（以下、演算部パッドとする：不図示）等である。ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有する。

すべての電極パッドは、互いに離れて配置されている。ソースパッド２１ａ以外の電極パッドのうちの少なくともＯＣパッド２２は、ソースパッド２１ａに対向する。ソースパッド２１ａとＯＣパッド２２とは、実施の形態１にかかる半導体装置２０の製造途中にソースパッド２１ａとＯＣパッド２２との間に配置され、ソースパッド２１ａとＯＣパッド２２を連結する後述する短絡電極１１１の長さｗ１（図１１，１２参照）の分だけ間隔をあけて離れている。以下、ソースパッド２１ａとＯＣパッド２２との間の、短絡電極１１１が配置される部分を短絡領域４（第１間隙部の一部）とする。

短絡領域４は、活性領域１の有効領域１ａおよび無効領域１ｂのいずれの領域に配置されていてもよいが、メイン半導体素子１１のオン時にメイン半導体素子１１として動作しない領域である。この短絡領域４において、半導体チップ７０のおもて面は、フィールド絶縁膜８０および層間絶縁膜４０が順に積層されてなる絶縁層で覆われている。製品としての実施の形態１にかかる半導体装置２０において、短絡領域４における半導体チップ７０のおもて面の当該層間層上に、切断された短絡電極１１１の一部が残っていてもよい。符号１１０は、短絡電極１１１の切断箇所（第２間隙部）である。

また、図２には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状の平面形状に図示する。また、図２には、ゲートパッド２１ｂ、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＣパッド２２のすべてがソースパッド２１ａと対向する場合を示す。活性領域１の無効領域１ｂに配置された電極パッドは、例えば、活性領域１の無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置されてもよい。

電流センス部１２は、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個～２０個程度）で備えた縦型ＭＯＳＦＥＴである。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同じ条件で動作する。電流センス部１２は、メイン半導体素子１１の一部の単位セルを用いて構成されてもよい。

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、例えば、半導体チップ７０のおもて面のフィールド絶縁膜８０（図３参照）上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードである。過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は演算回路部により制御され、これらの出力信号に基づいてメイン半導体素子１１が制御される。

演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。このため、演算回路部は、演算回路部を構成する複数の半導体素子のおもて面電極（ソース電極等：不図示）の他に演算部パッドを備える。メイン半導体素子１１と同一の半導体チップ７０に演算回路部を配置する場合、演算回路部を構成する複数の半導体素子の素子構造（おもて面電極も含む）が活性領域１の有効領域１ａに配置されていればよい。演算部パッドは、活性領域１の有効領域１ａおよび無効領域１ｂのいずれに配置してもよいし、エッジ終端領域２に配置してもよい。

次に、上述したメイン半導体素子１１、電流センス部１２および温度センス部１３の断面構造について説明する。図３は、図２の切断線Ｘ１－Ｘ２、切断線Ｘ２－Ｘ３および切断線Ｙ１－Ｙ２における断面構造を示す断面図である。図３は、図１の活性領域１の有効領域１ａのソースパッド２１ａから、無効領域１ｂのＯＣパッド２２およびカソードパッド２３ｂを通ってアノードパッド２３ａに至る切断線Ｘ１－Ｙ２における断面構造である。図３には、半導体ウエハ１０から切断された半導体チップ７０の状態の実施の形態１にかかる半導体装置２０を示す。

メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部は、ピン状の配線部材（後述する端子ピン４８ａ～４８ｄ）を用いた同一構成の配線構造を有する。メイン半導体素子１１は、半導体チップ７０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体チップ７０は、炭化珪素からなるｎ⁺型出発基板３１上にｎ^-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させた半導体基板である。メイン半導体素子１１のＭＯＳゲートを構成する各部は、活性領域１の有効領域１ａに設けられている。

メイン半導体素子１１のＭＯＳゲートを構成する各部とは、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａである。トレンチ３７ａは、半導体チップ７０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２を貫通してｎ^-型炭化珪素層７１に達する。深さ方向Ｚとは、半導体チップ７０のおもて面から裏面へ向かう方向である。メイン半導体素子１１が配置された領域において、ｐ型炭化珪素層７２の、隣り合うトレンチ３７ａ間（メサ領域）にｐ型ベース領域３４ａが設けられている。

トレンチ３７ａは、例えば、半導体チップ７０のおもて面に平行で、かつ電極パッド２１ｂ，２３ａ，２３ｂ，２２が並ぶ方向（図２参照：以下、第１方向とする）Ｘ、または、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状に配置されていてもよいし、半導体チップ７０のおもて面側から見てマトリクス状に配置されていてもよい。図２，３には、トレンチ３７ａが第１方向Ｘに延びるストライプ状に配置されている場合を示す。トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。図３には、メイン半導体素子１１の一部の単位セルを示す。

ｎ^-型炭化珪素層７１の内部において、メサ領域に、ｐ型ベース領域３４ａに接して、ｎ型領域（以下、ｎ型電流拡散領域とする）３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３ａは、ｐ型ベース領域３４ａとの界面から、トレンチ３７ａの底面よりもｎ⁺型ドレイン領域（ｎ⁺型出発基板３１）に近い位置に達する。また、ｎ^-型炭化珪素層７１の内部に、第１，２ｐ⁺型領域６１ａ，６２ａがそれぞれ選択的に設けられていてもよい。

第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離して設けられ、かつ深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、隣り合うトレンチ３７ａ間（メサ領域）に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離して設けられ、かつｐ型ベース領域３４ａに接する。第１，２ｐ⁺型領域６１ａ，６２ａは、トレンチ３７ａの底面においてゲート絶縁膜３８ａにかかる電界を緩和させる機能を有する。ｎ型電流拡散領域３３ａおよび第１，２ｐ⁺型領域６１ａ，６２ａとｎ⁺型ドレイン領域との間に、これらの領域に接してｎ^-型ドリフト領域３２が設けられている。

ｐ型炭化珪素層７２の内部には、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体チップ７０のおもて面とｐ型ベース領域３４ａとの間に設けられている。ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁のゲート絶縁膜３８ａに接し、当該ゲート絶縁膜３８ａを介してゲート電極３９ａに対向する。層間絶縁膜４０は、ゲート電極３９ａを覆うように、半導体チップ７０のおもて面全面に設けられている。

メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、例えばポリシリコンからなるゲートランナー（不図示）を介してゲートパッド２１ｂ（図２参照）に電気的に接続されている。層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して半導体チップ７０のおもて面に達する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。

第１コンタクトホール４０ａの内部において、半導体チップ７０のおもて面上に、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａが設けられている。ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体チップ７０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。

活性領域１の有効領域１ａにおいて、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、バリアメタル（第１金属膜）４６ａが設けられている。バリアメタル４６ａは、バリアメタルの各金属膜間またはバリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面のみに設けられ、層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタルは、例えば、温度センス部１３には設けられていない。

ソースパッド２１ａは、第１コンタクトホール４０ａに埋め込まれ、かつ第２Ｔｉ膜４５ａの表面全面に設けられている。ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続され、メイン半導体素子１１のソース電極として機能する。ソースパッド２１ａは、例えば、アルミニウム（Ａｌ）膜またはＡｌ合金膜である。

具体的には、ソースパッド２１ａをＡｌ合金膜とする場合、ソースパッド２１ａは、例えば、シリコンを全体の５％以下程度含むアルミニウム－シリコン（Ａｌ－Ｓｉ）膜であってもよいし、シリコンを全体の５％以下程度および銅（Ｃｕ）を全体の５％以下程度含むアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよいし、銅を全体の５％以下程度含むアルミニウム－銅（Ａｌ－Ｃｕ）膜であってもよい。

ソースパッド２１ａ上には、めっき膜（第１めっき膜、第１めっき部）４７ａおよびはんだ層（不図示）を介して、端子ピン（第１配線）４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体チップ７０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体チップ７０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。

端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ａは、半導体チップ７０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８ａを介して、ソースパッド２１ａが外部の接地電位（最低電位）に接続される。

めっき膜４７ａは、高温度条件下（例えば２００℃～３００℃）においてもソースパッド２１ａとの密着性が高く、ワイヤボンディングに比べて剥離しにくい材料で形成されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は、第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は、第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは、例えばポリイミド膜である。

ドレイン電極５１は、半導体チップ７０の裏面（ｎ⁺型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、ドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造を有する。ドレインパッドを構成するＮｉ膜およびＡｕ膜の厚さは、例えば、それぞれ２０μｍ、１００μｍおよび２μｍであってもよい。

ドレインパッドは、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体チップ７０は両面冷却構造を備える。すなわち、半導体チップ７０で発生した熱は、半導体チップ７０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体チップ７０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

活性領域１の無効領域１ｂには、メイン半導体素子１１のゲートパッド２１ｂが設けられている。ゲートパッド２１ｂは、ゲートランナーに電気的に接続されている。ゲートランナーは、エッジ終端領域２において半導体ウエハ１０のおもて面を覆うように設けられたフィールド酸化膜（不図示）上に配置されている。ゲートランナーは、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。

また、活性領域１の無効領域１ｂにおいて、半導体チップ７０のおもて面の表面領域に、電流センス部１２のｐ型ベース領域３４ｂが選択的に設けられている。電流センス部１２のｐ型ベース領域３４ｂは、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ^-型炭化珪素層７１に達するｎ^-型領域３２ａによって、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。すなわち、メイン半導体素子１１と電流センス部１２とは、ｎ^-型領域３２ａにより電気的に絶縁されている。

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、活性領域１の無効領域１ｂにおける電流センス部１２の形成領域に設けられている。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。

電流センス部１２のすべてのゲート電極３９ｂは、図示省略する部分でゲートランナーを介して、メイン半導体素子１１のゲートパッド２１ｂ（図２参照）に電気的に接続されている。電流センス部１２の形成領域において、層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して半導体チップ７０のおもて面に達する第２コンタクトホール４０ｂが設けられている。第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。

第２コンタクトホール４０ｂの内部において、半導体チップ７０のおもて面上に、ＮｉＳｉ膜４１ｂが設けられている。ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体チップ７０にオーミック接触している。活性領域１の無効領域１ｂにおいて、電流センス部１２の形成領域には、層間絶縁膜４０の表面全面およびＮｉＳｉ膜４１ｂの表面全面に、バリアメタル（第１金属膜）４６ｂが設けられている。バリアメタル４６ｂは、例えば、メイン半導体素子１１のバリアメタル４６ａと同じ積層構造および機能を有する。

すなわち、バリアメタル４６ｂは、第１ＴｉＮ膜４２ｂ、第１Ｔｉ膜４３ｂ、第２ＴｉＮ膜４４ｂおよび第２Ｔｉ膜４５ｂを順に積層した積層構造を有する。第１ＴｉＮ膜４２ｂは、層間絶縁膜４０の表面のみに設けられ、層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３ｂは、第１ＴｉＮ膜４２ｂの表面全面およびＮｉＳｉ膜４１ｂの表面全面を覆う。第２ＴｉＮ膜４４ｂは、第１Ｔｉ膜４３ｂの表面全面を覆う。第２Ｔｉ膜４５ｂは、第２ＴｉＮ膜４４ｂの表面全面を覆う。

ＯＣパッド２２は、第２コンタクトホール４０ｂに埋め込まれ、かつ第２Ｔｉ膜４５ｂの表面全面に設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続され、電流センス部１２のソース電極として機能する。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。バリアメタル４６ｂおよびＯＣパッド２２の厚さは、メイン半導体素子１１のバリアメタル４６ａおよびソースパッド２１ａと同じ厚さを有する。

ＯＣパッド２２上には、ソースパッド２１ａ上の端子ピン４８ａと同様に、めっき膜（第１めっき膜、第２めっき部）４７ｂおよびはんだ層（不図示）を介して、端子ピン（第２配線）４８ｂの一方の端部が接合されている。端子ピン４８ｂの他方の端部は、半導体チップ７０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子となる。端子ピン４８ｂおよび外部の抵抗体１４（図４参照）を介してＯＣパッド２２が接地電位に接続される。

ＯＣパッド２２の表面のめっき膜４７ｂ以外の部分は、ソースパッド２１ａと同様に第１保護膜４９ｂで覆われている。めっき膜４７ｂと第１保護膜４９ｂとの境界は、第２保護膜５０ｂで覆われている。めっき膜４７ｂおよび第１，２保護膜４９ｂ，５０ｂの材料は、それぞれ、ソースパッド２１ａ上のめっき膜４７ａおよび第１，２保護膜４９ａ，５０ａと同様である。

温度センス部１３は、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、活性領域１の無効領域１ｂにおいて、フィールド絶縁膜８０上に設けられている。温度センス部１３は、フィールド絶縁膜８０により、メイン半導体素子１１と電流センス部１２とから電気的に絶縁されている。

ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の直下において、半導体チップ７０の内部には、ｐ型ベース領域３４ｃ、ｐ⁺⁺型コンタクト領域３６ｃおよび第２ｐ⁺型領域６２ｃが選択的に設けられている。ｐ型ベース領域３４ｃおよびｐ⁺⁺型コンタクト領域３６ｃは、電流センス部１２のｐ型ベース領域３４ｂおよびｐ⁺⁺型コンタクト領域３６ｂが温度センス部１３の形成領域に延在した領域である。第２ｐ⁺型領域６２ｃは、ｐ型ベース領域３４ｃに接し、当該ｐ型ベース領域３４ｃよりもｎ⁺型ドレイン領域に近い位置に設けられている。

ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に代えて、半導体チップ７０の内部に隣接して形成されたｐ型アノード領域およびｎ型カソード領域で温度センス部１３が構成されていてもよい。フィールド絶縁膜８０、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、層間絶縁膜８３に覆われている。層間絶縁膜８３には、層間絶縁膜８３を深さ方向Ｚに貫通して、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２それぞれを露出する第３，４コンタクトホール８３ａ，８３ｂが設けられている。

アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ第３，４コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａおよびカソードパッド２３ｂには、ソースパッド２１ａと同様に、それぞれめっき膜４７ｃ，４７ｄおよびはんだ層（不図示）を介して端子ピン４８ｃ，４８ｄが接合されている。

アノードパッド２３ａおよびカソードパッド２３ｂの表面のめっき膜４７ｃ，４７ｄ以外の部分は、ソースパッド２１ａと同様に第１保護膜４９ｃで覆われている。めっき膜４７ｃと第１保護膜４９ｃとの境界は、第２保護膜５０ｃで覆われている。めっき膜４７ｃおよび第１，２保護膜４９ｃ，５０ｃの材料は、それぞれ、ソースパッド２１ａ上のめっき膜４７ａおよび第１，２保護膜４９ａ，５０ａと同様である。

実施の形態１にかかる半導体装置２０の動作について説明する。図４は、実施の形態１にかかる半導体装置２０の等価回路を示す回路図である。図４に示すように、電流センス部１２は、メイン半導体素子１１を構成する複数のＭＯＳＦＥＴの単位セルのうちの一部の単位セルで構成されている。メイン半導体素子１１に流れるメイン電流に対する電流センス部１２に流れるセンス電流の比率（以下、電流センス比率とする）は、予め設定されている。

電流センス比率は、例えば、メイン半導体素子１１と電流センス部１２とで単位セルの個数を変える等により設定可能である。電流センス部１２には、電流センス比率に応じてメイン半導体素子１１を流れるメイン電流よりも小さいセンス電流が流れる。メイン半導体素子１１のソースは、接地電位の接地点ＧＮＤに接続されている。電流センス部１２のソースと接地点ＧＮＤとの間には、外部部品である抵抗体１４が接続されている。

メイン半導体素子１１のオン時、メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れる。このとき、メイン半導体素子１１と同時に電流センス部１２もオンして、電流センス部１２のセンス電流が、電流センス部１２のドレインからソースへ向かって流れ、抵抗体１４を通って接地点ＧＮＤへと流れる。このため、電流センス部１２のセンス電流により抵抗体１４で電圧降下が生じる。

メイン半導体素子１１に過電流が印加された場合、メイン半導体素子１１に過電流の大きさに応じて電流センス部１２のセンス電流が大きくなり、抵抗体１４での電圧降下も大きくなる。このため、抵抗体１４での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。抵抗体１４での電圧降下が所定値以上となったときに、演算回路部によりメイン半導体素子１１のゲート電圧を遮断する。

温度センス部１３には常にアノード・カソード間に一定の電圧（順方向電圧Ｖｆ）が印加されている。温度センス部１３の順方向電圧Ｖｆの変化量を監視し、温度センス部１３の順方向電圧Ｖｆの温度依存性を利用して、メイン半導体素子１１の温度上昇を検知可能である。温度センス部１３での順方向電圧Ｖｆの変化値が所定値以上となった場合に、演算回路部によりメイン半導体素子１１のゲート電圧を遮断する。

次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図５～１０，１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図１３は、は、実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。図５～１０には、メイン半導体素子１１のみを示すが、メイン半導体素子１１と同一の半導体ウエハ１０に作製（製造）されるすべての素子の各部はメイン半導体素子１１の各部と同時に形成される。

図１１には、図１の半導体ウエハ１０の１つのチップ領域１０’を示す（図１４，１５においても同様）。図１２は、図１１の切断線Ｘ１’－Ｘ２’、切断線Ｘ２’－Ｘ３’および切断線Ｙ１’－Ｙ２’における断面構造を示す断面図である。図１１の切断線Ｘ１’－Ｙ２’は、図２の切断線Ｘ１－Ｙ２と同じ箇所を切断している。すなわち、図１２には、メイン半導体素子１１、電流センス部１２および温度センス部１３を示す。ここでは、メイン半導体素子１１の各部の形成については図５～１３を参照し、電流センス部１２および温度センス部１３の各部の形成については図１，１１～１３を参照して説明する。

まず、図５に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）３１を用意する。ｎ⁺型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ⁺型出発基板３１のおもて面に、ｎ⁺型出発基板３１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７１をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７１の厚さｔ１は、例えば３０μｍ程度であってもよい。

次に、図６に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、各チップ領域１０’（図１参照）の活性領域１の有効領域１ａにおいて、ｎ^-型炭化珪素層７１の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。このｐ⁺型領域９１は、第２ｐ⁺型領域６２ａの一部である。第１ｐ⁺型領域６１ａとｐ⁺型領域９１とは、ｎ⁺型出発基板３１のおもて面に平行な方向（例えば図１，２の第１方向Ｘまたは第２方向Ｙ）に交互に繰り返し配置される。

第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、例えば図１，２の第２方向Ｙまたは第１方向Ｘに延びるストライプ状に配置される。隣り合う第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間の距離ｄ２は、例えば１．５μｍ程度であってもよい。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１の深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度であってもよい。そして、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１の形成に用いたイオン注入用マスク（不図示）を除去する。

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、各チップ領域１０’それぞれに、活性領域１の有効領域１ａの全域にわたって、ｎ^-型炭化珪素層７１の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、例えば、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらの領域に接して形成される。ｎ型領域９２の深さｄ３および不純物濃度は、例えばそれぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度であってもよい。

このｎ型領域９２は、ｎ型電流拡散領域３３ａの一部である。ｎ^-型炭化珪素層７１の、ｎ型領域９２、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１と、ｎ⁺型出発基板３１と、に挟まれた部分がｎ^-型ドリフト領域３２となる。そして、ｎ型領域９２の形成に用いたイオン注入用マスク（不図示）を除去する。ｎ型領域９２と、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１と、の形成順序を入れ替えてもよい。

次に、図７に示すように、ｎ^-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７１の厚さを厚くする。ｎ^-型炭化珪素層７１の厚さを増した部分７１ａの不純物濃度は、ｎ^-型炭化珪素層７１の、厚さを増した部分７１ａとｎ⁺型出発基板３１との間に挟まれた部分の不純物濃度と同じであってもよい。

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向にｐ⁺型領域９１に対向する部分に、ｐ⁺型領域９１に達する深さでｐ⁺型領域９３を選択的に形成する。ｐ⁺型領域９１，９３同士が深さ方向に連結されることで、第２ｐ⁺型領域６２ａが形成される。ｐ⁺型領域９３の幅および不純物濃度は、例えばｐ⁺型領域９１と略同じである。そして、ｐ⁺型領域９３の形成に用いたイオン注入用マスク（不図示）を除去する。

次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７１の厚さを増した部分７１ａに、活性領域１の有効領域１ａにおける隣り合うｐ⁺型領域９３間に、ｎ型領域９２に達する深さでｎ型領域９４を形成する。ｎ型領域９４の不純物濃度は、例えばｎ型領域９２と略同じである。ｎ型領域９２，９４同士が深さ方向に連結されることで、ｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。そして、ｎ型領域９４の形成に用いたイオン注入用マスク（不図示）を除去する。

次に、図８に示すように、ｎ^-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度であってもよい。これにより、ｎ⁺型出発基板３１上にエピタキシャル成長によりｎ^-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体ウエハ１０が形成される。

次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、各チップ領域１０’の活性領域１の有効領域１ａにおいて、ｐ型炭化珪素層７２の表面領域に、ｎ⁺型ソース領域３５ａを選択的に形成する。そして、ｎ⁺型ソース領域３５ａの形成に用いたイオン注入用マスクを除去する。

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、各チップ領域１０’の活性領域１の有効領域１ａにおいて、ｐ型炭化珪素層７２の表面領域に、ｐ⁺⁺型コンタクト領域３６ａを選択的に形成する。そして、ｐ⁺⁺型コンタクト領域３６ａの形成に用いたイオン注入用マスクを除去する。

次に、フォトリソグラフィおよび例えばリン等のｎ型不純物のイオン注入により、活性領域１の有効領域１ａと無効領域１ｂとの境界付近に、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ^-型炭化珪素層７１に達するｎ^-型領域３２ａ（図１２参照）を形成する。このｎ^-型領域３２ａにより、活性領域１の有効領域１ａと無効領域１ｂとが分離される。そして、ｎ^-型領域３２ａの形成に用いたイオン注入用マスクを除去する。

ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａおよびｎ^-型領域３２ａの形成順序を入れ替えてもよい。活性領域１の有効領域１ａにおいて、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７１と、に挟まれた部分がｐ型ベース領域３４ａとなる。上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。

次に、イオン注入で形成したすべての拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａおよびｎ^-型領域３２ａ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

次に、図９に示すように、フォトリソグラフィおよび例えばドライエッチングにより、ｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３ａの内部の第１ｐ⁺型領域６１ａに達するトレンチ３７ａを形成する。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。

次に、図１０に示すように、半導体ウエハ１０の表面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度での熱酸化により形成してもよい。また、ゲート絶縁膜３８ａは、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。

次に、トレンチ３７ａに埋め込むように、ゲート絶縁膜３８ａ上に例えばリンドープのポリシリコン（ｐｏｌｙ－Ｓｉ）層を堆積してパターニングし、トレンチ３７ａの内部にのみゲート電極３９ａとなる部分を残す（第１工程）。このとき、ポリシリコン層の、ゲート電極３９ａとなる部分を、半導体ウエハ１０のおもて面から外側に突出するように残してもよいし、半導体ウエハ１０のおもて面より低くなるように残してもよい。

メイン半導体素子１１以外のすべての素子（例えば電流センス部１２や、過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ））は、上述したメイン半導体素子１１の各部の形成においてメイン半導体素子１１の対応する各部と同時に、半導体ウエハ１０の各チップ領域１０’の、活性領域１の無効領域１ｂにそれぞれ形成する。

例えば、半導体ウエハ１０に配置される各素子の拡散領域は、メイン半導体素子１１を構成する拡散領域のうちの導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。また、半導体ウエハ１０に配置される素子のゲートトレンチ、ゲート絶縁膜およびゲート電極は、それぞれメイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成すればよい（第２工程）。

次に、温度センス部１３の形成領域において、半導体ウエハ１０のおもて面上にフィールド絶縁膜８０を形成する。このとき、短絡領域４における半導体ウエハ１０のおもて面上にもフィールド絶縁膜８０を形成する。次に、フィールド絶縁膜８０上に、ｎ型ポリシリコン層８２となる例えばリンドープのポリシリコン層を堆積し、当該ポリシリコン層の一部をｐ型領域にしてｐ型ポリシリコン層８１とする。次に、当該ポリシリコン層をパターニングしてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２となる部分のみを残す。

ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を形成するために堆積したポリシリコン層で、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の形成と同時に、ゲートランナー（不図示）を形成してもよい。この場合、エッジ終端領域２における半導体ウエハ１０のおもて面上にもフィールド絶縁膜８０を形成する。そして、エッジ終端領域２に、ポリシリコン層の、ゲートランナーとなる部分を残せばよい。

次に、半導体ウエハ１０のおもて面全面に、ゲート電極３９ａ，３９ｂおよびｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を覆うように層間絶縁膜４０，８３を形成する。また、短絡領域４におけるフィールド絶縁膜８０にも層間絶縁膜４０を形成する。層間絶縁膜４０，８３は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。層間絶縁膜４０，８３の厚さは、例えば１μｍ程度であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８ａ，３８ｂを選択的に除去して、所定箇所にコンタクトホールを形成する。

具体的には、層間絶縁膜４０に第１，２コンタクトホール４０ａ，４０ｂを形成して、ｎ⁺型ソース領域３５ａ，３５ｂおよびｐ⁺⁺型コンタクト領域３６ａ，３６ｂを露出させる。層間絶縁膜４０の、活性領域１の有効領域１ａと無効領域１ｂとの境界付近に第５コンタクトホール４０ｄを形成して、短絡領域４を露出させる（図１１，１２参照）。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。

次に、例えばスパッタリングにより、半導体ウエハ１０のおもて面の全面に、バリアメタルとなる第１ＴｉＮ膜（第１，２金属膜）１０２を形成する。第１ＴｉＮ膜１０２は、層間絶縁膜４０，８３の表面全面を覆うとともに、半導体ウエハ１０のおもて面の、第１，２，５コンタクトホール４０ａ，４０ｂ，４０ｄに露出された部分（ｎ⁺型ソース領域３５ａ，３５ｂ、ｐ⁺⁺型コンタクト領域３６ａ，３６ｂおよび短絡領域４）を覆う。

次に、フォトリソグラフィおよびエッチングにより、第１ＴｉＮ膜１０２の、第１，２コンタクトホール４０ａ，４０ｂの内部において半導体ウエハ１０を覆う部分を除去して、ｎ⁺型ソース領域３５ａ，３５ｂおよびｐ⁺⁺型コンタクト領域３６ａ，３６ｂを再度露出させる。短絡領域４には、第１ＴｉＮ膜１０２を残す。これによって、第１ＴｉＮ膜１０２を、層間絶縁膜４０，８３の表面全面および短絡領域４に残す（短絡工程）。

第１ＴｉＮ膜１０２の、層間絶縁膜４０上に残る部分は、メイン半導体素子１１のバリアメタル４６ａを構成する第１ＴｉＮ膜４２ａ、および、電流センス部１２のバリアメタル４６ｂを構成する第１ＴｉＮ膜４２ｂとなる。第１ＴｉＮ膜１０２の、短絡領域４に残る部分（以下、第１ＴｉＮ膜とする）４２ｄは、第１ＴｉＮ膜４２ａと第１ＴｉＮ膜４２ｂとを短絡（ショート）する短絡電極１１１（図１１のハッチング部分）となる。

次に、例えばスパッタリングにより、第１，２コンタクトホール４０ａ，４０ｂに露出される半導体部（半導体ウエハ１０のおもて面）上にＮｉ膜（不図示）を形成する。このとき、第１ＴｉＮ膜１０２上にもＮｉ膜が形成される。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜の、半導体部との接触箇所をシリサイド化して、半導体部にオーミック接触するＮｉＳｉ膜（第１金属膜）１０１を形成する。

第１コンタクトホール４０ａ内のＮｉＳｉ膜１０１は、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａにオーミック接触するＮｉＳｉ膜４１ａとなる。第２コンタクトホール４０ｂ内のＮｉＳｉ膜１０１は、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂにオーミック接触するＮｉＳｉ膜４１ｂとなる。

このニッケルのシリサイド化のための熱処理時、層間絶縁膜４０，８３とＮｉ膜との間に第１ＴｉＮ膜１０２が配置されていることで、Ｎｉ膜中のニッケル原子の層間絶縁膜４０，８３内への拡散を防止することができる。Ｎｉ膜の、層間絶縁膜４０，８３上の部分は、半導体部に接触していないため、シリサイド化されない。Ｎｉ膜の、層間絶縁膜４０，８３上の部分を除去し、層間絶縁膜４０，８３を露出させる。

次に、半導体ウエハ１０の裏面に、例えばＮｉ膜を形成する。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜をシリサイド化し、ドレイン電極５１として、半導体部（半導体ウエハ１０の裏面）にオーミック接触するＮｉＳｉ膜を形成とする。ドレイン電極５１となるＮｉＳｉ膜を形成する際のシリサイド化のための熱処理は、半導体ウエハ１０のおもて面のＮｉＳｉ膜１０１を形成する際の熱処理と同時に行ってもよい。

次に、スパッタリングにより、半導体ウエハ１０のおもて面上に、バリアメタルとなる第１Ｔｉ膜１０３、第２ＴｉＮ膜１０４および第２Ｔｉ膜１０５と、電極パッドとなるＡｌ膜またはＡｌ合金膜（以下、まとめてＡｌ膜とする）１０６と、を順に積層する。第１，２ＴｉＮ膜１０２，１０４の厚さは、例えば５０ｎｍ以上２００ｎｍ以下程度であり、例えば１００ｎｍ程度であってもよい。第１，２Ｔｉ膜１０３，１０５の厚さは、例えば１０ｎｍ以上５０ｎｍ以下程度であり、例えば２０ｎｍ程度であってもよい。Ａｌ膜１０６の厚さは、例えば５μｍ以下程度である。

次に、フォトリソグラフィおよびエッチングにより、金属膜（第１，２金属膜）１０３～１０６をパターニングして、バリアメタル４６ａ，４６ｂおよび電極パッド２１ａ，２１ｂ，２２となる部分を残す。金属膜１０３～１０６の、活性領域１の有効領域１ａの部分は、それぞれメイン半導体素子１１の第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびソースパッド２１ａとなる。金属膜１０３～１０６の、活性領域１の無効領域１ｂの部分の一部は、それぞれ電流センス部１２の第１Ｔｉ膜４３ｂ、第２ＴｉＮ膜４４ｂ、第２Ｔｉ膜４５ｂおよびＯＣパッド２２となる（第３工程）。

金属膜１０３～１０６の短絡領域４の部分も除去して、短絡領域４に、短絡電極１１１となる第１ＴｉＮ膜４２ｄのみを残す（図１２）。これによって、短絡電極１１１およびバリアメタル４６ａ，４６ｂを介して、メイン半導体素子１１のソースパッド２１ａと、電流センス部１２のＯＣパッド２２と、が短絡された状態となる。厚さの薄い第１ＴｉＮ膜４２ｄのみで短絡電極１１１が構成されるため、後の工程において短絡電極１１１を切断しやすい。

第１ＴｉＮ膜４２ｄのみで短絡電極１１１を構成した場合、第１ＴｉＮ膜１０２を層間絶縁膜４０，８３上のみに残すために行うエッチングによって、第１ＴｉＮ膜１０２の、短絡電極１１１となる部分（第１ＴｉＮ膜４２ｄ）を残すことができる。一方、金属膜１０３～１０６のいずれかを短絡電極１１１として残す場合、金属膜１０３～１０６の順に堆積する途中に、短絡電極１１１として残さない金属膜をパターニングするためのエッチング工程を行うことになる。このため、第１ＴｉＮ膜４２ｄのみで短絡電極１１１を構成した場合、当該エッチング工程を間に挟むことなく、すべての金属膜１０３～１０６を連続して堆積することができ、製造工程を簡略化することができる。

すべての金属膜１０３～１０６の短絡領域４の部分を残して、第１ＴｉＮ膜４２ｄ、第１Ｔｉ膜４３ｄ、第２ＴｉＮ膜４４ｄ、第２Ｔｉ膜４５ｄおよびＡｌ膜２４が順に積層された積層構造の短絡電極１１１としてもよい（図１３）。金属膜１０２～１０５の短絡領域４の部分を１層以上残して、短絡電極１１１としてもよい。金属膜１０２のみ、短絡領域４の部分を残した場合は図１２の構成となり、それ以外の構成は図示省略する。

これらＮｉＳｉ膜４１ａ，４１ｂおよびバリアメタル４６ａ，４６ｂの形成は、温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の全体が層間絶縁膜８３で覆われた状態で行われる。ソースパッド２１ａおよびＯＣパッド２２と同じ積層構造で、メイン半導体素子１１のゲートパッド２１ｂおよび過電圧保護部のＯＶパッド（不図示）を形成してもよい（第４工程）。

次に、フォトリソグラフィおよびエッチングにより層間絶縁膜８３を選択的に除去して第３，４コンタクトホール８３ａ，８３ｂを形成し、第３，４コンタクトホール８３ａ，８３ｂにそれぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。次に、熱処理により層間絶縁膜８３を平坦化する。次に、Ａｌ膜またはＡｌ合金膜で、温度センス部１３のアノードパッド２３ａおよびカソードパッド２３ｂを形成する。

温度センス部１３のアノードパッド２３ａおよびカソードパッド２３ｂは、ソースパッド２１ａを形成するために堆積したＡｌ膜１０６の一部で、ソースパッド２１ａの形成と同時に形成されてもよい。この場合、バリアメタル４６ａ，４６ｂの形成後、Ａｌ膜１０６の形成前に、層間絶縁膜８３に第３，４コンタクトホール８３ａ，８３ｂを形成して、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の一部を露出させればよい。

次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

次に、例えばＣＶＤにより、半導体ウエハ１０のおもて面をポリイミド膜で保護する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第１保護膜４９ａ～４９ｃを形成するとともに、これら第１保護膜４９ａ～４９ｃを開口する。このとき、ポリイミド膜の、短絡領域４の部分も開口して、短絡電極１１１を露出させる。

次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃの開口部に露出する部分にめっき膜（第１，２めっき膜）４７ａ～４７ｃを形成する。このとき、第１保護膜４９ａ～４９ｃは、めっき膜４７ａ～４７ｃの濡れ広がりを抑制するマスクとして機能する（第１間隙部）。めっき膜４７ａ～４７ｃの厚さは、例えば５μｍ程度であってもよい。めっき膜４７ａ～４７ｃは、短絡電極１１１上に形成されなくてもよい。

次に、例えばＣＶＤにより、めっき膜４７ａ～４７ｃと第１保護膜４９ａ～４９ｃとの各境界を覆う第２保護膜５０ａ～５０ｃとなるポリイミド膜を形成する。次に、めっき膜４７ａ～４７ｃ上に、それぞれはんだ層（不図示）により端子ピン４８ａ～４８ｃを接合する。このとき、第２保護膜５０ａ～５０ｃは、はんだ層の濡れ広がりを抑制するマスクとして機能する。

短絡電極１１１の形成後、ここまでの工程（所定の工程）は、短絡電極１１１によりソースパッド２１ａとＯＣパッド２２が短絡された状態で行われる。その理由は、次の通りである。ソース電位となる金属膜（最初に形成されるＮｉＳｉ膜４１ａ，４１ｂ）の形成前、メイン半導体素子１１および電流センス部１２は、ソース電位がフローティング（浮遊電位）の状態であるため、電流センス部１２のゲート絶縁膜３８ｂはプラズマや静電気による影響を受けにくい。一方、ソース電位となる金属膜が形成されると、メイン半導体素子１１および電流センス部１２ともに、ソース電位がある程度固定される。

上述したように、電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数の１／１０００程度の個数で備えた構造となっている。このため、電流センス部１２は、メイン半導体素子１１と比べて、ゲート電極３９ｂの占める表面積が小さく、ゲート容量が極めて小さい。また、特に炭化珪素を半導体材料として用いる場合、トレンチ３７ｂの側壁に沿って設けられたゲート絶縁膜３８ｂの膜質が悪く、電荷に弱いため、製造工程（ウエハプロセス）中のＣＶＤやスパッタリング時に発生するプラズマや静電気によりゲート絶縁膜３８ｂが劣化する。

したがって、メイン半導体素子１１および電流センス部１２にそれぞれソース電位となる金属膜が形成されて、ソース電位が固定されると、製造工程中に発生したプラズマや静電気により、電流センス部１２のソース電位がふらつく。これによって、メイン半導体素子１１と比べてゲート容量の小さい電流センス部１２で、ゲート絶縁膜３８ｂが破壊しやすくなる。そこで、上述したように、ソースパッド２１ａとＯＣパッド２２とを短絡電極１１１によって短絡した状態で、短絡電極１１１の形成以降の工程を行う。これによって、ソースパッド２１ａとＯＣパッド２２とが短絡されている間、電流センス部１２のソース電位を安定させることができるからである。

電流センス部１２のソース電位を安定させることで、製造工程中における電流センス部１２のＥＳＤ耐量を高くすることができる。短絡電極１１１の長さｗ１（図１１参照）は、例えば５μｍ以上１０μｍ以下程度であることがよい。短絡電極１１１の長さｗ１を短くするほど、チップサイズを小さくすることができる。短絡電極１１１の長さｗ１とは、ソースパッド２１ａとＯＣパッド２２との間の間隔（第２方向Ｙの幅）である。短絡電極１１１としてＡｌ膜１０６を残した場合、短絡電極１１１の幅（第１方向Ｘの幅）ｗ２は、５μｍ以下であることがよい。その理由は、Ａｌ膜１０６の厚さが薄いほど、後の工程において短絡電極１１１を切断しやすいからである。

次に、実施の形態１にかかる半導体装置２０の電気的特性や良・不良の有無を確認する性能試験（第５工程）を行う前に、短絡電極１１１を切断することで、メイン半導体素子１１のソースパッド２１ａと電流センス部１２のＯＣパッド２２とをオープンに（断線）する。性能試験は、半導体ウエハ１０の状態で行ってもよいし、半導体ウエハ１０（半導体ウェハ）をダイシング（切断）して個々のチップ状に個片化した状態で行ってもよい。組立工程の途中で、短絡電極１１１を切断してもよい。特に、電流センス部１２の試験においては、メイン半導体素子１１と電流センス部１２とのソース間に抵抗体１４（図４参照）を付加して試験を行う。このため、可能な限り試験の直前まで、ソースパッド２１ａとＯＣパッド２２とが短絡されていることがよい。

性能試験で行う電流センス部１２の試験は、例えば、ゲート絶縁膜３８ｂの信頼性を評価する耐圧試験（スクリーニング）等である。スクリーニングにおいては、電流センス部１２のＯＣパッド２２を、外部の抵抗体１４（図４参照）を介して接地電位に接続した状態で、ゲート絶縁膜３８ｂに所定電圧を印加する。そして、ゲート絶縁膜３８ｂの経時破壊現象を観察し、ゲート絶縁膜３８ｂのリーク電流を確認することで、ゲート絶縁膜３８ｂの信頼性を評価する。

また、性能試験は、製造開始から製品の出荷時までの所定のタイミングで複数回行ってもよい。この場合、性能試験の後に、ソースパッド２１ａとＯＣパッド２２を短絡する新たな短絡電極１１１を形成する。このとき、ソースパッド２１ａとＯＣパッド２２との間において、すでに短絡電極１１１を形成した部分以外の部分を、新たな短絡電極１１１を形成する短絡領域４とする。そして、ソースパッド２１ａとＯＣパッド２２とを新たな短絡電極１１１によって短絡した状態で、新たな短絡電極１１１の形成以降の工程を行う。その後、次の性能試験を行う前に、新たな短絡電極１１１を切断すればよい。

具体的には、性能試験を複数回行う場合、例えば、次の第１～３試験を行ってもよい。第１試験は、半導体ウエハ１０の状態で行うウエハ試験である。第２試験は、半導体ウエハ１０のダイシング（切断）後の半導体チップ７０の状態で行う試験である。第３試験は、製品の組立工程後のモジュールの状態で行う試験である。実施の形態１にかかる半導体装置２０の製品として低コスト化を優先する場合、性能試験の工程上やりやすさや、品質など適宜を選択すればよい。例えば、第１試験を行った場合は、第２，３試験を行わないなどの選択が可能である。

第１～３試験のすべてを行う場合、まず、第１試験を行う前に短絡電極１１１を切断する。そして、第１試験を行い、第１試験で良品と判定された場合、半導体ウエハ１０のおもて面に導電性膜を塗布してパターンニングし、ソースパッド２１ａとＯＣパッド２２との間においてすでに短絡電極１１１を形成した部分以外の部分にのみ導電性膜を残して新たな短絡電極１１１とする。次に、ソースパッド２１ａとＯＣパッド２２とを新たな短絡電極１１１によって短絡した状態で、新たな短絡電極１１１の形成以降の工程を行う。

次に、第２試験を行う前に新たな短絡電極１１１を切断する。そして、第２試験を行い、第２試験で良品と判定された場合、半導体ウエハ１０のおもて面に導電性膜を塗布してパターンニングし、ソースパッド２１ａとＯＣパッド２２との間においてすでに短絡電極１１１を形成した部分以外の部分にのみ、再度、導電性膜を残して新たな短絡電極１１１とする。次に、ソースパッド２１ａとＯＣパッド２２とを２つ目の新たな短絡電極１１１によって短絡した状態で、２つ目の新たな短絡電極１１１の形成以降の工程を行う。

次に、第３試験を行う前に２つ目の新たな短絡電極１１１を切断する。次に、第３試験を行い、第３試験で良品と判定された場合に製品として出荷する。新たな短絡電極１１１の形成は、マニュアル（手動）であってもよいし、オートメーション化（自動）されていてもよい。このようにソースパッド２１ａとＯＣパッド２２とを新たな短絡電極１１１によって短絡して、電流センス部１２のゲート絶縁膜３８ｂを保護した状態で、複数回の性能試験間の所定工程を行うことが好ましい。これによって、電流センス部１２のＥＳＤ耐量をさらに向上させることができる。

短絡電極１１１がいずれの金属膜１０２～１０６で構成されていたとしても、短絡電極１１１の切断に例えばレーザーやエッチングを用いることができる。短絡電極１１１の切断にレーザーを用いる場合、１回のレーザー照射で短絡電極１１１を切断してもよいし、複数回のレーザー照射を繰り返し行って短絡電極１１１を切断してもよい。例えば、短絡電極１１１が第１，２ＴｉＮ膜１０２，１０４や第１，２Ｔｉ膜１０３，１０５で構成されていることで、短絡電極１１１の厚さが薄い場合、レーザーを用いることで短絡電極１１１を短時間で切断することができる。例えば、短絡電極１１１がＴｉＮ膜である場合、短絡電極１１１の切断時、レーザー波形を０．１ｓステップで連続発振させて、１０ｍｓステップで繰り返し照射してもよい。

短絡電極１１１にＡｌ膜１０６が含まれる場合、短絡電極１１１全体をレーザーで切断してもかまわないが、短絡電極１１１の切断に時間がかかる。例えば、短絡電極１１１がＡｌ膜である場合、短絡電極１１１の切断時、レーザー波形を、０．５ｍＪのエネルギーで、１００ｍｓステップで繰り返し照射してもよい。このため、短絡電極１１１にＡｌ膜１０６が含まれる場合、例えば、Ａｌ膜１０６をエッチングで除去した後に、その他の金属膜１０２～１０５の切断にレーザーを用いてもよい。これにより、短絡電極１１１にＡｌ膜１０６が含まれる場合においても、短絡電極１１１を効率よく切断することができる。

また、短絡電極１１１にＡｌ膜１０６が含まれる場合、短絡電極１１１でレーザーを切断するときに、溶融した切断屑が周囲に飛散し、当該切断屑で電極パッド同士が短絡してしまう虞がある。このため、短絡電極１１１を形成する際の金属膜はＡｌ膜１０６以外の金属膜１０２～１０５であることが好ましい。また、短絡電極１１１にＡｌ膜１０６が含まれる場合、短絡電極１１１の切断後に、例えば一般的な排気処理装置（スクラバー）を用いて切断屑を除去する工程を行ってもよい。

短絡電極１１１の切断後に、ソースパッド２１ａとＯＣパッド２２とが電気的に分離されていればよく、ソースパッド２１ａやＯＣパッド２２に短絡電極１１１の一部が残っていてもよい。また、短絡電極１１１をレーザーで切断することで、ソースパッド２１ａやＯＣパッド２２にレーザーによる干渉縞ができるが、半導体装置２０の性能には影響しない。

その後、半導体ウエハ１０の状態で試験を行った場合には、半導体ウエハ１０をスクライブライン３に沿ってダイシング（切断）して個々のチップ状（半導体チップ７０）に個片化する。以上の工程により、図１～３に示す半導体装置２０が完成する。

以上、説明したように、実施の形態１によれば、メイン半導体素子のソースパッドと電流センス部のＯＣパッドとを短絡電極によって短絡した状態で、短絡電極の形成以降の工程を行う。メイン半導体素子のソースパッドと電流センス部のＯＣパッドとが短絡されている間、電流センス部のソース電位を安定させることができる。これによって、製造工程中における電流センス部のＥＳＤ耐量を高くすることができるため、製造工程中のＣＶＤやスパッタリング時に発生するプラズマや静電気により電流センス部でゲート絶縁膜が劣化することを抑制することができる。このため、電流センス部で絶縁破壊しにくい半導体装置を提供することができる。

また、実施の形態１によれば、メイン半導体素子のソースパッドと電流センス部のＯＣパッドとを短絡電極によって短絡することで、メイン半導体素子のソース電位も安定させることができるため、製造工程中における電流センス部のＥＳＤ耐量を高くすることができる。実施の形態１によれば、メイン半導体素子のソースパッドと電流センス部のＯＣパッドとの間に短絡電極を形成することで、当該短絡電極を切断する際に、レーザー等によってゲートパッドやゲート電極がきずつくことを防止することができる。このため、短絡電極を切断することによってメイン半導体素子および電流センス部のゲート特性が変動することを防止することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１４は、実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。実施の形態２にかかる半導体装置１２０の製造方法が実施の形態１にかかる半導体装置２０の製造方法（図１１参照）と異なる点は、ソースパッド２１ａとＯＣパッド２２とを短絡することに代えて、短絡電極１１２（図１４のハッチング部分）によってソースパッド２１ａとゲートパッド２１ｂとを短絡した状態で、その後の性能試験の前までの工程を行う点である。

電流センス部１２のゲート電極３９ｂは、ゲートランナーを介して、メイン半導体素子１１のゲート電極３９ａに電気的に接続されている。このため、メイン半導体素子１１のソースパッド２１ａとゲートパッド２１ｂとを短絡することで、ゲートパッド２１ｂ、ゲートランナーを介して、メイン半導体素子１１のソースパッド２１ａに電流センス部１２のゲート電極３９ｂを電気的に接続することができる。これによって、実施の形態１と同様に、製造工程中における電流センス部１２のＥＳＤ耐量を高くすることができる。

すなわち、実施の形態２にかかる半導体装置１２０の製造方法は、短絡電極１１２の配置が異なる以外、実施の形態１にかかる半導体装置２０の製造方法と同様である。短絡電極１１２は、ソースパッド２１ａとゲートパッド２１ｂとの間に配置される。短絡電極１１２は、例えば実施の形態１の短絡電極１１１と同じ層構造、同じ長さｗ１１および同じ幅ｗ１２寸法で、短絡電極１１１と同じ方法で形成してもよい。図１４には、ソースパッド２１ａとゲートパッド２１ｂとの間の、短絡電極１１２が配置される部分（短絡領域）に符号５を付している。

以上、説明したように、実施の形態２によれば、メイン半導体素子のソースパッドに電流センス部のゲート電極を電気的に接続することで、製造工程中における電流センス部のゲート容量を疑似的に大きくすることができるため、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す平面図である。実施の形態３にかかる半導体装置１２０’の製造方法は、実施の形態１にかかる半導体装置２０の製造方法（図１１参照）に実施の形態２にかかる半導体装置１２０の製造方法（図１４参照）を適用したものである。すなわち、ソースパッド２１ａに、ＯＣパッド２２とゲートパッド２１ｂとを短絡する。

具体的には、実施の形態３にかかる半導体装置１２０’の製造方法が実施の形態１にかかる半導体装置２０の製造方法と異なる点は、短絡領域４に形成した短絡電極１１１（ハッチング部分）によってソースパッド２１ａとＯＣパッド２２とを短絡し、さらに短絡領域５に形成した短絡電極１１２（ハッチング部分）によってソースパッド２１ａとゲートパッド２１ｂとを短絡した状態で、その後の性能試験の前までの工程を行う点である。

性能試験前に短絡電極１１１，１１２を切断する際には、ソースパッド２１ａとゲートパッド２１ｂとを短絡する高電位側の短絡電極１１２を切断した後に、ソースパッド２１ａとＯＣパッド２２とを短絡する低電位（接地電位）側の短絡電極１１１を切断することが好ましい。その理由は、短絡電極１１１によってソースパッド２１ａを接地した状態で、短絡電極１１２を切断することができるため、ソースパッド２１ａに高電位がかかることを防止することができるからである。

以上、説明したように、実施の形態３によれば、メイン半導体素子のゲートパッドと電流センス部のＯＣパッドとをそれぞれ異なる短絡電極によってメイン半導体素子のソースパッドに短絡した場合においても、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の製造方法について説明する。図１６は、実施の形態４にかかる半導体装置の製造途中の状態を示す平面図である。図１６には、短絡電極の平面形状を示す。実施の形態４にかかる半導体装置２０’の製造方法が実施の形態１にかかる半導体装置２０の製造方法（図１１参照）と異なる点は、短絡電極１１１’の一部分１１１ｃの幅ｗ２’を狭くする点である。

具体的には、実施の形態５において、短絡電極１１１’の、ソースパッド２１ａとＯＣパッド２２との各連結部分１１１ａ，１１１ｂは、金属膜１０２～１０６（図１２，１３参照）のいずれかの金属膜を短絡電極１１１’として残す際のエッチング（以下、短絡電極１１１’を形成する際のエッチングとする）時に、短絡電極１１１’とソースパッド２１ａおよびＯＣパッド２２とが切り離されない程度の幅ｗ２を有する。

短絡電極１１１’の、幅ｗ２’を狭くした部分（以下、切断部分とする）１１１ｃは、性能試験前に短絡電極１１１’を切断する際の切断部分である。短絡電極１１１’の切断部分１１１ｃは、短絡電極１１１’を形成する際のエッチング時に切断されない程度の幅ｗ２’を有する。短絡電極１１１’は、例えば、切断部分１１１ｃを、ソースパッド２１ａとの連結部分１１１ａおよびＯＣパッド２２との連結部分１１１ｂよりも狭くした略Ｉ字状の平面形状を有していてもよい。

以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。また、実施の形態４によれば、短絡電極の切断部分の幅を狭くすることで、性能試験前に短絡電極をさらに効率よく切断することができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、バリアメタルを構成する金属膜のうち、最も薄い金属膜で短絡電極を構成することにより、短絡電極の切断を効率的に行うことができる。炭化珪素を半導体材料にすることに代えて、ワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

１ 活性領域
１ａ 活性領域の有効領域
１ｂ 活性領域の無効領域
２ エッジ終端領域
３ スクライブライン
４，５ 短絡領域
１０ 半導体ウエハ
１０’ 半導体ウエハのチップ領域
１１ メイン半導体素子
１２ 電流センス部
１３ 温度センス部
１４ 抵抗体
２０，２０’，１２０，１２０’ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
２４，１０６ Ａｌ膜
３１ ｎ⁺型出発基板
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ～３４ｃ ｐ型ベース領域
３５ａ，３５ｂ ｎ⁺型ソース領域
３６ａ～３６ｃ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８３ 層間絶縁膜
４０ａ～４０ｄ，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ，１０１ ＮｉＳｉ膜
４２ａ，４２ｂ，４２ｄ，１０２ 第１ＴｉＮ膜
４３ａ，４３ｂ，４３ｄ，１０３ 第１Ｔｉ膜
４４ａ，４４ｂ，４４ｄ，１０４ 第２ＴｉＮ膜
４５ａ，４５ｂ，４５ｄ，１０５ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ～４７ｄ めっき膜
４８ａ～４８ｄ 端子ピン
４９ａ～４９ｃ 第１保護膜
５０ａ～５０ｃ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ～６２ｃ，９１ ｐ⁺型領域
７０ 半導体チップ
７１ ｎ^-型炭化珪素層
７１ａ ｎ^-型炭化珪素層の厚さを増した部分
７２ ｐ型炭化珪素層
８０ フィールド絶縁膜
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９２，９４ ｎ型領域
１１１，１１１’，１１２ 短絡電極
ＧＮＤ 接地点
Ｘ 半導体チップのおもて面に平行でかつ無効領域の電極パッドが並ぶ方向（第１方向）
Ｙ 半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
ｄ１ ｐ⁺型領域間の深さ
ｄ２ ｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
ｗ１，ｗ１１ 短絡電極の長さ
ｗ２，ｗ２’，ｗ１２ 短絡電極の幅

Claims (20)

1. 表面を有する半導体チップと、
   前記表面の上に配置された第１金属膜と、
   前記第１金属膜の上に配置された、前記第１金属膜と同電位である第１めっき膜と、
   を備え、
   前記第１めっき膜は、断面視において、第１間隙部により間隔をあけて配置された部分を含むことを特徴とする半導体装置。
2. 前記第１めっき膜は、少なくとも第１めっき部と第２めっき部とを有し、
   前記第１間隙部は、前記第１めっき部と前記第２めっき部との間に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１めっき部と前記第２めっき部とは、直接接続されていないことを特徴とする請求項２に記載の半導体装置。
4. 前記第１めっき部に接続される第１配線と、
   前記第２めっき部に接続される第２配線と、
   を備え、
   前記第１配線および前記第２配線は、接地電位に接続されていることを特徴とする請求項２または３に記載の半導体装置。
5. 前記第１配線と前記第２配線とは、直接接続されていないことを特徴とする請求項４に記載の半導体装置。
6. 前記第１間隙部は、平面視において、前記第１金属膜の少なくとも一部と重なっていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第１間隙部の内部には、保護膜が設けられていて、
   前記第１めっき膜の上面の少なくとも一部は前記保護膜から露出していることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
8. 前記第１金属膜は、Ａｌ膜またはＡｌ合金膜で構成され、
   前記第１金属膜は、断面視において、第２間隙部により間隔をあけて配置された部分を含み、
   前記第１間隙部は、平面視において、前記第２間隙部と重なっていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
9. 前記第１金属膜は、少なくとも第１パッド部と第２パッド部とを有し、
   前記第２間隙部は、前記第１パッド部と前記第２パッド部との間に設けられていることを特徴とする請求項８に記載の半導体装置。
10. 前記第１パッド部と前記第２パッド部とは、直接接続されていないことを特徴とする請求項９に記載の半導体装置。
11. 前記保護膜は、前記第１金属膜の上面から前記第１めっき膜の上面にかけて設けられていることを特徴とする請求項７に記載の半導体装置。
12. 前記半導体チップの前記表面を覆う絶縁膜を備え、
    前記第２間隙部は、前記絶縁膜の少なくとも一部を露出することを特徴とする請求項８から１０のいずれか１項に記載の半導体装置。
13. 前記表面の上に配置された第２金属膜と、
    前記第２金属膜の上に配置された、前記第２金属膜と同電位である第２めっき膜と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
14. 前記第２金属膜は、ゲート電極であり、
    前記第２めっき膜は、断面視において、当該第２めっき膜を貫通する間隙部を有さないことを特徴とする請求項１３に記載の半導体装置。
15. 前記第１金属膜は、ソース電極であることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
16. 前記第１めっき膜は、少なくとも第１めっき部と第２めっき部とを有し、
    前記第１間隙部は、前記第１めっき部と前記第２めっき部との間に設けられ、
    前記第１めっき部の表面積は、前記第２めっき部の表面積よりも大きいことを特徴とする請求項１３または１４に記載の半導体装置。
17. 前記第１金属膜および前記第２金属膜は、Ａｌ膜またはＡｌ合金膜で構成され、
    前記第１金属膜は、断面視において、第２間隙部により間隔をあけて配置された部分を含み、
    前記第１間隙部は、平面視において、前記第２間隙部と重なっていることを特徴とする請求項１３または１４に記載の半導体装置。
18. 前記第１金属膜は、少なくとも第１パッド部と第２パッド部とを有し、
    前記第２間隙部は、前記第１パッド部と前記第２パッド部との間に設けられ、
    前記第２間隙部は、少なくとも一部において、前記第１間隙部よりも間隔が狭いことを特徴とする請求項１７に記載の半導体装置。
19. 前記第１金属膜は、少なくとも一部にレーザーによる干渉縞を含むことを特徴とする請求項１から１８のいずれか１項に記載の半導体装置。
20. 前記半導体チップは、半導体材料として炭化珪素が用いられていることを特徴とする請求項１から１９のいずれか１項に記載の半導体装置。

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