JP2020129622A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】チップ不良率を低減させることができる半導体装置の製造方法を提供すること。【解決手段】半導体ウエハ１のおもて面からトレンチ１１の内壁にわたって絶縁膜１２を形成する。次に、絶縁膜１２の上にポリシリコン層２０を堆積して、トレンチ１１の内部をポリシリコン層２０で埋める。次に、ポリシリコン層２０を選択的に除去して、ポリシリコン層２０のうち、トレンチゲート構造を構成するゲート電極１３となる第１ゲート部２１をトレンチ１１の内部に残す。このとき、第１ゲート部２１の上端の位置を、トレンチ１１の上方コーナー部１１ａよりも低い位置にし、トレンチ１１の上方コーナー部１１ａがポリシリコン層２０で覆われていない状態にする。この状態で、第１ゲート部２１を介して絶縁膜１２に所定電圧を印加して、絶縁膜１２のスクリーニングを行う。その後、層間絶縁膜や、おもて面電極、裏面電極等の残りの各部を形成する。【選択図】図９

Description

この発明は、半導体装置の製造方法に関する。

従来、半導体基板（半導体チップ）に形成されたトレンチ（以下、ゲートトレンチとする）内にＭＯＳゲート（金属−酸化膜−半導体の３層構造からなる絶縁ゲート）が埋め込まれたトレンチゲートを備えたトレンチゲート型半導体装置では、ゲートトレンチの内壁に沿って形成されたゲート絶縁膜に所定電圧を印加して、ゲート絶縁膜の経時破壊現象を観察することで、ゲート絶縁膜の信頼性を評価する耐圧試験（スクリーニング）を行うことが公知である。

従来のトレンチゲート型半導体装置の製造方法について説明する。図１６は、従来の半導体装置の製造途中の状態を示す平面図である。図１７は、図１６の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１６には、従来のトレンチゲート型半導体装置のトレンチゲート１１０の形成途中の状態を半導体ウエハ１０１のおもて面側から見たレイアウトを示す。トレンチゲート１１０は、ゲートトレンチ１１１の内部にゲート絶縁膜１１２を介してゲート電極１１３が設けられた構成を有する。

まず、半導体ウエハ１０１のおもて面側に、素子構造を構成する所定の半導体領域（不図示）を形成する。次に、半導体ウエハ１０１のおもて面から所定深さのゲートトレンチ１１１を形成する。次に、ゲートトレンチ１１１の内壁および半導体ウエハ１０１のおもて面に沿ってゲート絶縁膜１１２を形成する。次に、ゲートトレンチ１１１の内部を埋め込むように、ゲート絶縁膜１１２上に、ゲート電極１１３となるポリシリコン層１２０を堆積する。ポリシリコン層１２０は、半導体ウエハ１０１のおもて面上にも堆積される。

次に、フォトリソグラフィおよびエッチングによりポリシリコン層１２０を選択的に除去して、ポリシリコン層１２０のチップ部１２１、パッド部１２２および連結部１２３となる部分を残す。ポリシリコン層１２０のチップ部１２１は、ポリシリコン層１２０のうち、半導体ウエハ１０１のダイシング（切断）後に半導体チップとなる領域（以下、チップ領域とする）１０２の全面をそれぞれ覆う部分であり、半導体ウエハ１０１のチップ領域１０２と同数存在する。

ポリシリコン層１２０のパッド部１２２は、ポリシリコン層１２０のうち、ゲート絶縁膜１１２のスクリーニング用の電極パッド（以下、試験用パッドとする）１０３として用いられる部分である。ポリシリコン層１２０のパッド部１２２は、チップ領域１０２ごとに設けられ、対となるチップ領域１０２付近に配置されている。ポリシリコン層１２０の連結部１２３は、ポリシリコン層１２０のうち、１対のチップ部１２１とパッド部１２２とを連結する部分である。ここまでの状態が図１６，１７に示されている。

次に、試験用パッド１０３にプローブを当てて当該プローブから、試験用パッド１０３を介して、ポリシリコン層１２０のチップ部１２１と半導体ウエハ１０１との間のゲート絶縁膜１１２に所定電圧を印加する。これによって、ポリシリコン層１２０の当該チップ部１２１に覆われた同一のチップ領域１０２内に形成されたすべてのゲートトレンチ１１１の内壁のゲート絶縁膜１１２のスクリーニングを同時に行う。このゲート絶縁膜１１２のスクリーニングを、半導体ウエハ１０１のすべてのチップ領域１０２に対して行う。

次に、ポリシリコン層１２０をエッチバックして、ポリシリコン層１２０の、半導体ウエハ１０１のおもて面上の部分を除去する。これによって、ゲートトレンチ１１１の内部にのみ、ゲート電極１１３となるポリシリコン層１２０が残る。次に、半導体ウエハ１０１の両面にそれぞれおもて面電極および裏面電極を形成する。その後、半導体ウエハ１０１をスクライブライン１０４に沿ってダイシング（切断）することで、従来のトレンチゲート型半導体装置が完成する。

また、従来のトレンチゲート型半導体装置の別の製造方法として、ゲート電位以外の電位に接続されたゲート電極（以下、ダミーゲート電極とする）が絶縁膜（以下、ダミーゲート絶縁膜とする）を介してトレンチ（以下、ダミートレンチとする）の内部に埋め込まれたダミートレンチゲートを備えたトレンチゲート型半導体装置の製造方法であって、ゲート絶縁膜のスクリーニングと、ダミーゲート絶縁膜のスクリーニングと、を同時に行う方法が提案されている（例えば、下記特許文献１，２参照。）。

特開２０１５−２０７７３６号公報 国際公開第２０１６／１４７５２９号

しかしながら、上述した従来の半導体装置の製造方法（図１６，１７参照）では、半導体ウエハ１０１のチップ領域１０２の全面がポリシリコン層１２０で覆われた状態で、ゲート絶縁膜１１２のスクリーニングを行う。ゲート絶縁膜１１２の、ゲートトレンチ１１１の上方コーナー部１１１ａを覆う部分の破壊耐圧が低い場合、ゲート絶縁膜１１２のスクリーニング時に、ゲートトレンチ１１１の上方コーナー部１１１ａ付近で、トレンチゲート１１０の破壊（以下、ゲート破壊とする）が起きることが判明した（図１５参照）。

このようにゲート破壊が起きると、ポリシリコン層１２０やゲート絶縁膜１１２の破片が周囲に飛散し、半導体ウエハ１０１のおもて面内の広範囲に付着して異物となる。このため、ゲート破壊が起きたチップ領域１０２だけでなく、同一の半導体ウエハ１０１の他のチップ領域１０２が当該異物により不良になる虞がある。また、ゲート破壊が生じた半導体ウエハ１０１から飛散した破片が製造装置を介して他の半導体ウエハ１０１に付着し、他の半導体ウエハ１０１でチップ不良率が増加する虞がある（コンタミネーション）。

また、ゲート絶縁膜１１２のスクリーニングでは、半導体ウエハ１０１側からゲート絶縁膜１１２を通過してポリシリコン層１２０のチップ部１２１（ゲート電極１１３）へ向って流れるゲート電流が基準値を超えた場合に、そのゲート絶縁膜１１２を有するチップ領域１０２が不良と判定される。しかしながら、本来スクリーニングで不良と判定されるチップ領域１０２がゲート電流の流れない電気的にオープンな状態（開放された状態）になっていた場合、誤って良品と判定されてしまうという問題が生じた。

上記特許文献１では、半導体ウエハのおもて面側の素子構造をすべて形成した後に、異なる電極パッドおよび異なるゲートランナーを介してゲート絶縁膜およびダミーゲート絶縁膜にそれぞれ所定電圧を印加してスクリーニングを行っている。このため、電極パッドとゲート絶縁膜との間、および、電極パッドとダミーゲート絶縁膜との間、にそれぞれ生じるＣＲ（容量・抵抗）成分差によりゲート絶縁膜およびダミーゲート絶縁膜の評価のタイミングにずれが生じてしまい、スクリーニングの信頼性が低くなる虞がある。

上記特許文献２では、上述した従来の半導体装置の製造方法（図１６，１７参照）と同様に、半導体ウエハのおもて面側の素子構造の製造途中に、半導体ウエハのチップ領域の全面がポリシリコン層で覆われた状態で、当該ポリシリコン層のゲート電極となる部分およびダミーゲート電極となる部分と半導体ウエハとの間の各絶縁膜に同時に所定電圧を印加し、当該絶縁膜のスクリーニングを行っている。このため、絶縁膜のスクリーニング時に、従来の半導体装置の製造方法と同様の問題が生じる虞がある。

この発明は、上述した従来技術による問題点を解消するため、チップ不良率を低減させることができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、トレンチゲート構造を備えた半導体装置の製造方法であって、次の特徴を有する。半導体ウエハの第１主面側に、前記トレンチゲート構造を構成する所定の半導体領域を形成する第１工程を行う。前記半導体ウエハの第１主面から所定深さのトレンチを形成する第２工程を行う。前記半導体ウエハの第１主面から前記トレンチの内壁にわたって絶縁膜を形成する第３工程を行う。前記絶縁膜の上に導電体層を堆積して、前記トレンチの内部を前記導電体層で埋める第４工程を行う。前記導電体層を選択的に除去して、前記導電体層のうち、前記トレンチゲート構造を構成するゲート電極となる部分を前記トレンチの内部に残す第５工程を行う。前記ゲート電極を介して前記絶縁膜に所定電圧を印加して耐圧試験を行う第６工程を行う。前記第６工程の後、前記半導体ウエハの第１主面に、前記半導体領域に電気的に接続された第１電極を形成する第７工程を行う。前記第６工程の後、前記半導体ウエハの第２主面に第２電極を形成する第８工程を行う。前記第５工程では、前記ゲート電極の上端の位置を、前記トレンチの上方のコーナー部よりも低い位置にする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、複数の前記トレンチを形成する。前記第５工程では、前記導電体層のうち、すべての前記トレンチの内部の前記ゲート電極に電気的に接続された電極パッドとなる部分を前記半導体ウエハのスクライブラインに残す。前記第６工程では、前記電極パッドおよび前記ゲート電極を介して前記絶縁膜に前記所定電圧を印加することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチゲート構造は、素子の制御に寄与する第１トレンチゲート構造と、素子の制御に寄与しない第２トレンチゲート構造と、を有する。前記第６工程の後、前記第７工程の前に、前記導電体層の残部を選択的に除去する第９工程をさらに行う。前記第９工程では、前記ゲート電極を、前記第１トレンチゲート構造を構成する第１ゲート電極と、前記第２トレンチゲート構造を構成する第２ゲート電極と、に分離することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、複数の前記トレンチを形成する。前記第５工程では、前記導電体層のうち、すべての前記トレンチの内部の前記ゲート電極に連結されたゲート配線層となる部分を残す。前記第６工程では、前記ゲート配線層および前記ゲート電極を介して前記絶縁膜に前記所定電圧を印加する。前記第９工程では、前記第２ゲート電極と前記ゲート配線層との連結部を除去することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記導電体層のうち、前記ゲート配線層に連結された電極パッドとなる部分を、前記ゲート配線層から離して前記半導体ウエハのスクライブラインに残す。前記第６工程では、前記電極パッド、前記ゲート配線層および前記ゲート電極を介して前記絶縁膜に前記所定電圧を印加することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記ゲート電極の上端の位置を、前記トレンチの上方のコーナー部の曲率部よりも低い位置にすることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記ゲート電極の上端の位置を、前記半導体ウエハの第１主面から０．１μｍ以上０．５μｍ以下だけ低い深さにすることを特徴とする。

上述した発明によれば、絶縁膜のスクリーニング時、トレンチの上方コーナー部がほぼポリシリコン層で覆われていないため、絶縁膜のスクリーニング（第６工程）時に、絶縁膜の、トレンチの上方コーナー部上の部分に電圧が印加されない。これにより、ゲート破壊が発生したチップ領域以外のチップ領域への異物の飛散を抑制することができ、半導体ウエハの面内での異物の発生を低減させることができる。

本発明にかかる半導体装置の製造方法によれば、チップ不良率を低減させることができるという効果を奏する。

実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 図１１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 実施例の製造途中の状態を示す平面図である。 従来例の製造途中の状態を示す平面図である。 従来の半導体装置の製造途中の状態を示す平面図である。 図１６の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について、トレンチゲートおよびダミートレンチゲートを備えたトレンチゲート型半導体装置を例に説明する。図１は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図２，６〜８，１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図３〜５，９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

図２，６には、半導体ウエハ１をおもて面（第１主面）側から見たレイアウトを示す。図６では、同一のチップ領域２内に配置されるポリシリコン層２０の第１〜３ゲート部２１〜２３および第２連結部２６のパターンを図示省略し、１つの矩形状のハッチングで示す。図６では、ポリシリコン層２０のパッド部２４および第１連結部２５を図示省略する。図５〜１０では、ポリシリコン層２０にハッチングを付している（図１１〜１５においても同様）。

図７，８，１０には、実施の形態１にかかる半導体装置のトレンチゲート１０およびダミートレンチゲート１０’（図９参照）の形成途中の状態を半導体ウエハ１のおもて面側から見たレイアウトを示す。図７には、図６の矩形枠Ａ内を拡大して示す。図８，１０には、図７の矩形枠Ｂ内を拡大して示す。図３〜５，９は、半導体ウエハ１の同一箇所（チップ領域２の一部）を示す。図９には、図８の切断線Ｃ−Ｃ’における断面構造を示す。

トレンチゲート１０は、ゲートトレンチ３１ａの内部にゲート絶縁膜３２ａを介してゲート電位のゲート電極３３ａが設けられた構成を有する。ダミートレンチゲート１０’は、ダミートレンチ３１ｂの内部にダミーゲート絶縁膜３２ｂを介して、ゲート電位以外の電位（例えばエミッタ電位）のダミーゲート電極３３ｂが設けられた構成を有する。ダミートレンチゲート１０’は、トレンチゲート１０と同じ寸法であってもよい。

まず、一般的な方法により、半導体ウエハ１のおもて面側に、素子構造を構成する所定の半導体領域（不図示）を形成する（ステップＳ１：第１工程）。所定の半導体領域とは、後述するトレンチ１１間（メサ領域）に配置されるｐ型またはｎ型の複数の半導体領域である。これらメサ領域に配置される複数の半導体領域により、トレンチ１１の側壁に沿った部分をチャネル（反転層）とするトレンチゲート構造が構成される。

具体的には、例えば実施の形態１にかかる半導体装置がｎチャネル型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）である場合、半導体ウエハ１はｎ^-型であり、ｎ^-型ドリフト領域を構成する。素子構造を構成する複数の半導体領域は、ｐ型ベース領域、ｎ⁺型エミッタ領域およびｐ⁺型コンタクト領域である。

この素子構造を構成する所定の半導体領域は、半導体ウエハ１のダイシング（切断）後に半導体チップとなる領域（チップ領域）２の活性領域にそれぞれ形成される。半導体ウエハ１のチップ領域２は、例えば、略矩形状の平面形状を有し、マトリクス状に複数配置されている。チップ領域２の周囲は、スクライブライン４に囲まれている（図２）。活性領域は、素子がオン状態のときに主電流が流れる領域である。

チップ領域２の内部において、活性領域の周囲はエッジ終端領域に囲まれている。エッジ終端領域は、活性領域とチップ領域２の端部（半導体チップの端部）との間の領域であり、半導体チップのおもて面側の電界を緩和して耐圧を保持する領域である。エッジ終端領域には、例えば、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）やフィールドプレートなどの耐圧構造が配置される。

次に、図３に示すように、フォトリソグラフィおよびエッチングにより、半導体ウエハ１のチップ領域２に、半導体ウエハ１のおもて面から所定深さの複数のトレンチ１１を形成する（ステップＳ２：第２工程）。ステップＳ２において、トレンチ１１の上方コーナー部１１ａは、所定曲率の円弧状に丸められている。トレンチ１１の上方コーナー部１１ａとは、半導体ウエハ１のおもて面とトレンチ１１の側壁との境界である。

複数のトレンチ１１は、例えば、半導体ウエハ１のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に配置される。これら複数のトレンチ１１のうち、１つ以上のトレンチ１１がゲートトレンチ３１ａであり、残りのトレンチ１１がダミートレンチ３１ｂである（図８参照）。ゲートトレンチ３１ａは、同一のチップ領域２内において第１方向Ｘへ延在して、活性領域からエッジ終端領域に達する。

ゲートトレンチ３１ａは、ダミートレンチ３１ｂの端部よりも外側（チップ領域２の端部側）まで延在している。すなわち、ダミートレンチ３１ｂは、同一のチップ領域２内において活性領域内で終端している。ゲートトレンチ３１ａとダミートレンチ３１ｂとは、半導体ウエハ１のおもて面に平行な方向でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに交互に繰り返し配置されていてもよい。

次に、図４に示すように、トレンチ１１の内壁および半導体ウエハ１のおもて面を例えば熱酸化して、トレンチ１１の内壁および半導体ウエハ１のおもて面に沿って絶縁膜１２を形成する（ステップＳ３：第３工程）。この絶縁膜１２の、ゲートトレンチ３１ａの内壁に沿って形成された部分がゲート絶縁膜３２ａであり、ダミートレンチ３１ｂの内壁に沿って形成された部分がダミーゲート絶縁膜３２ｂである（図８参照）。

次に、図５に示すように、トレンチ１１の内部を埋め込むように、絶縁膜１２上に、ゲート電極１３となる導電体層としてポリシリコン（ｐｏｌｙ−Ｓｉ）層２０を堆積する（ステップＳ４：第４工程）。このポリシリコン層２０は、半導体ウエハ１のおもて面上にも堆積される。次に、図６〜９に示すように、フォトリソグラフィおよびエッチングにより、ポリシリコン層２０を選択的に除去して所定部分にのみ残す（ステップＳ５：第５工程）。

ステップＳ５の処理において残るポリシリコン層２０の所定部分とは、第１〜３ゲート部２１〜２３、パッド部２４および第１，２連結部２５，２６である。第１〜３ゲート部２１〜２３および第２連結部２６の１組分が半導体ウエハ１の各チップ領域２にそれぞれ配置される（図６）。ポリシリコン層２０の第１ゲート部２１は、ポリシリコン層２０のうち、トレンチ１１内の部分であり、トレンチ１１と同じパターンで残る（図７）。

また、ポリシリコン層２０の第１ゲート部２１の上端は、トレンチ１１の上方コーナー部１１ａの曲率部よりも下方に位置する（図９）。ポリシリコン層２０の第１ゲート部２１の上端とは、トレンチ１１の側壁に沿って最も上方へ突出した部分である。半導体ウエハ１のおもて面からポリシリコン層２０の第１ゲート部２１の上端までの深さｄは、０．１μｍ以上０．５μｍ以下程度の範囲内にあることがよい。

半導体ウエハ１のおもて面からポリシリコン層２０の第１ゲート部２１の上端までの深さｄは、半導体ウエハ１の面内で異なっており、半導体ウエハ１の外周部に近いほど深くなっている。ポリシリコン層２０の第１ゲート部２１の、ゲートトレンチ３１ａ内の部分でゲート電極３３ａが構成され、ダミートレンチ３１ｂ内の部分でダミーゲート電極３３ｂが構成される。

すなわち、ステップＳ５の処理において、ゲートトレンチ３１ａの内部にゲート絶縁膜３２ａを介してゲート電極３３ａが埋め込まれたトレンチゲート１０が形成される。ダミートレンチ３１ｂの内部にダミーゲート絶縁膜３２ｂを介してダミーゲート電極３３ｂが埋め込まれたダミートレンチゲート１０’が形成される。図９には、ゲート電極３３ａまたはダミーゲート電極３３ｂとして機能するゲート電極をまとめて符号１３で示す。

ポリシリコン層２０の第２ゲート部２２は、ポリシリコン層２０のうち、エッジ終端領域に配置されて、活性領域の周囲を囲む部分である（図７）。ポリシリコン層２０の第２ゲート部２２は、半導体ウエハ１のおもて面上に、フィールド酸化膜（不図示）を介して設けられ、ゲートランナー（ゲート配線層）を構成する。ポリシリコン層２０の第２ゲート部２２には、同一のチップ領域２内のすべての第１ゲート部２１が連結されている。

ポリシリコン層２０の第２ゲート部２２は、深さ方向Ｚに、ゲートトレンチ３１ａの端部（トレンチ１１の端部）に対向し、ゲートトレンチ３１ａ内の第１ゲート部２１と連結されている。第２ゲート部２２は、ダミートレンチ３１ｂの端部（トレンチ１１の端部）には対向していないため、第２連結部２６により、ダミートレンチ３１ｂ内の第１ゲート部２１と連結されている（図８）。図８中に細かい破線で、第２ゲート部２２の下に延びるトレンチ１１の端部を示す（図１０においても同様）。

ポリシリコン層２０の第３ゲート部２３は、ポリシリコン層２０のうち、例えばチップ領域２の中心を通る直線状の部分である（図７）。ポリシリコン層２０の第３ゲート部２３は、半導体ウエハ１のおもて面上に、フィールド酸化膜（不図示）を介して設けられ、ゲートフィンガー（ゲート配線層）を構成する。ポリシリコン層２０の第３ゲート部２３には、第２ゲート部２２と同様に、同一のチップ領域２内のすべての第１ゲート部２１が連結されている。

すなわち、第３ゲート部２３は、深さ方向Ｚに、ゲートトレンチ３１ａの内部の第１ゲート部２１の、第２ゲート部２２に連結された一端に対して他端となる端部に連結されている。図示省略するが、第３ゲート部２３は、第２連結部２６により、ダミートレンチ３１ｂ内の第１ゲート部２１の、第２ゲート部２２に連結された一端に対して他端となる端部と連結されている。

ポリシリコン層２０のパッド部２４は、ポリシリコン層２０のうち、後述する絶縁膜１２のスクリーニング用の電極パッド（以下、試験用パッドとする）３として用いられる部分である（図７）。ポリシリコン層２０のパッド部２４は、チップ領域２ごとに設けられ、対となるチップ領域２付近に配置されている。ポリシリコン層２０のパッド部２４は、スクライブライン４に配置されている。

ポリシリコン層２０のパッド部２４は、チップ領域２の外周に沿って配置されたポリシリコン層２０の第１〜３ゲート部２１〜２３から離れて配置されることがよい。その理由は、後述するステップＳ６の処理時に、試験用パッド３（ポリシリコン層２０のパッド部２４）にプローブを当てる際に、チップ領域２のポリシリコン層２０の第１〜３ゲート部２１〜２３に誤ってプローブを当てることを抑制することができるからである。

また、ポリシリコン層２０のパッド部２４は、隣り合うチップ領域２間に位置する。このため、隣り合うチップ領域２それぞれからパッド部２４までの距離は等しいことがよい。その理由は、次の２点である。１つ目の理由は、ステップＳ５の処理時にポリシリコン層２０のパターンずれが生じたとしても、隣り合うチップ領域２それぞれに配置された第２ゲート部２２に、パッド部２４が接触することを抑制することができるからである。

２つ目の理由は、後述するステップＳ７の処理においてポリシリコン層２０のパッド部２４を除去する際に、エッチング用マスクのパターンずれが生じたとしても、隣り合うチップ領域２それぞれに配置されたポリシリコン層２０の第２ゲート部２２の幅が狭くなることを抑制することができるからである。これにより、ポリシリコン層２０の第２ゲート部２２で構成されるゲートランナーを寸法精度よく形成することができる。

ポリシリコン層２０の第１連結部２５は、ポリシリコン層２０のうち、パッド部２４と、当該パッド部２４と対となるチップ領域２に配置された第２ゲート部２２と、を連結する部分であり、スクライブライン４に配置されている。ポリシリコン層２０の第２連結部２６は、ダミートレンチ３１ｂの端部から第２ゲート部２２側へ例えば直線状に延在し、第２ゲート部２２とダミートレンチ３１ｂ内の第１ゲート部２１とを連結する。

次に、半導体ウエハ１のチップ領域２ごとに、絶縁膜１２に所定電圧を印加して、絶縁膜１２の経時破壊現象を観察して、絶縁膜１２のリーク電流を確認し、絶縁膜１２の信頼性を評価する耐圧試験（スクリーニング）を行う（ステップＳ６：第６工程）。具体的には、試験用パッド３にプローブ（不図示）を当てて当該プローブから、試験用パッド３を介して、ポリシリコン層２０と半導体ウエハ１との間の絶縁膜１２に所定電圧を印加する。

試験用パッド３（ポリシリコン層２０のパッド部２４）には、ポリシリコン層２０の第１連結部２５および第２，３ゲート部２２，２３を介して、同一のチップ領域２内に形成されたすべてのトレンチ１１内のポリシリコン層２０の第１ゲート部２１が連結されている。このため、ステップＳ６の処理において、同一のチップ領域２内に形成されたすべてのトレンチ１１の内壁の絶縁膜１２のスクリーニングを同時に行うことができる。

すなわち、ステップＳ６の処理においては、同一のチップ領域２内において、同一のポリシリコン層２０を介して、ゲートトレンチ３１ａ内の絶縁膜１２で構成されるゲート絶縁膜３２ａと、ダミートレンチ３１ｂ内の絶縁膜１２で構成されるダミーゲート絶縁膜３２ｂと、に同時に所定電圧を印加することができる。このため、ゲート絶縁膜３２ａおよびダミーゲート絶縁膜３２ｂの評価を同じタイミングで行うことができる。

また、このステップＳ６の処理時、トレンチ１１の上方コーナー部１１ａがポリシリコン層２０で覆われていないことで、絶縁膜１２の、トレンチ１１の上方コーナー部１１ａを覆う部分には電圧が印加されない。このため、ステップＳ６の処理時、トレンチ１１の上方コーナー部１１ａにおいてトレンチゲート１０およびダミートレンチゲート１０’の破壊（ゲート破壊）は起きない。

また、ステップＳ６の処理時、トレンチ１１の両端部において、トレンチ１１の上方コーナー部１１ａがポリシリコン層２０の第２，３ゲート部２２，２３または第２連結部２６に覆われているが（図８の粗い破線で囲む部分）、トレンチ１１の両端部以外の箇所においては、上述したようにトレンチ１１の上方コーナー部１１ａはポリシリコン層２０で覆われていない。

したがって、従来方法（図１６，１７参照）と比べて、チップ領域２全体の面積に対して、トレンチ１１の上方コーナー部１１ａがポリシリコン層２０で覆われている箇所の面積を極めて少なくすることができる。トレンチ１１の上方コーナー部１１ａがポリシリコン層２０で覆われている箇所でのゲート破壊の発生確率はチップ領域２の面内で等しいため、トレンチ１１の上方コーナー部１１ａがポリシリコン層２０で覆われている箇所を少なくすることで、従来方法と比べて、チップ領域２全体の面積に対するゲート破壊の発生確率を例えば１万分の１程度まで低減させることができる。

ステップＳ６の処理の結果は、例えば、電子情報として保持される。例えば、半導体ウエハ１の面内の個々のチップ領域２の絶縁膜１２のスクリーニング結果を、半導体ウエハ１の固有認識番号、および、半導体ウエハ１における各チップ領域２の位置をアドレス化したサイト情報に基づいて、電子情報としてスクリーニングのための評価装置の記憶部（不図示）または外部の記憶部（不図示）に記憶させてもよい。

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層２０の第２連結部２６を除去する（ステップＳ７：第９工程）。ステップＳ７の処理においては、ポリシリコン層２０のうち、ダミートレンチ３１ｂ内の第１ゲート部２１と、第２，３ゲート部２２，２３と、が分離されるように、第２連結部２６が切断されればよい。このため、ステップＳ７の処理において第２連結部２６の少なくとも一部が除去されればよい（図１０）。図１０には、ステップＳ７の処理後の第２連結部２６’を破線で囲む。

ステップＳ７の処理においては、ポリシリコン層２０の第２連結部２６を除去することで、ポリシリコン層２０の第１〜３ゲート部２１〜２３を寸法精度よく残すことができる。ステップＳ７の処理により、ゲートトレンチ３１ａ内のゲート電極３３ａとなる第１ゲート部２１と、ダミートレンチ３１ｂ内のダミーゲート電極３３ｂとなる第１ゲート部２１と、が分離される。このステップＳ７の処理において、さらに、ポリシリコン層２０のパッド部２４および第１連結部２５を除去してもよい。

次に、半導体ウエハ１のおもて面に、ゲート電極１３を覆うように層間絶縁膜（不図示）を形成する（ステップＳ８）。次に、層間絶縁膜を選択的に除去してコンタクトホールを形成し、コンタクトホールに所定の半導体領域（ｎ⁺型エミッタ領域およびｐ⁺型コンタクト領域）を露出させる。次に、半導体ウエハ１のおもて面に、コンタクトホールに埋め込むようにおもて面電極（第１電極）を形成する（ステップＳ９：第７工程）。

ステップＳ９の処理においては、半導体ウエハ１のおもて面全面に金属層を形成してパターニングすることで、半導体ウエハ１のチップ領域２ごとにおもて面電極を形成する。また、ステップＳ９の処理においては、同一のチップ領域２において、例えば、おもて面電極とすべてのダミーゲート電極３３ｂとを電気的に接続することで、ダミーゲート電極３３ｂをゲート電位以外の電位に固定する。

例えば、ダミーゲート電極３３ｂの端部を露出するコンタクトホールを形成し、当該コンタクトホールにおもて面電極を埋め込むことで、ダミーゲート電極３３ｂをおもて面電極に接続してもよい。また、同一のチップ領域２内のすべてのダミーゲート電極３３ｂが電気的に接続されたゲートランナーを所定のタイミングで形成し、当該ゲートランナーを介してダミーゲート電極３３ｂをおもて面電極に接続してもよい。

例えば実施の形態１にかかる半導体装置がｎチャネル型ＩＧＢＴである場合、おもて面電極はエミッタ電極である。おもて面電極は、例えばアルミニウム（Ａｌ）を含む電極であってもよいし、バリアメタルと、アルミニウムを含む電極と、の積層構造を有していてもよいし、最表面にめっき膜を有していてもよい。また、おもて面電極は、例えばコンタクトホールにタングステン（Ｗ）プラグを埋め込んだ構造を有していてもよい。

次に、半導体ウエハ１のおもて面におもて面保護膜（不図示）を形成する（ステップＳ１０）。次に、半導体ウエハ１の裏面（第２主面）側に所定の半導体領域を形成した後、裏面電極（第２電極）を形成する（ステップＳ１１：第８工程）。例えば実施の形態１にかかる半導体装置がｎチャネル型ＩＧＢＴである場合、ステップＳ１１の処理で形成される所定の半導体領域はｐ⁺型コレクタ領域やｎ型フィールドストップ領域であり、裏面電極はコレクタ電極である。

次に、半導体ウエハ１に対して、スクリーニングを除く一般的なウエハ検査を行う（ステップＳ１２）。ステップＳ１２の処理においては、ウエハ検査として、例えば電気を流すことで、正常に動作するか否かを評価するＷＡＴ（Ｗａｆｅｒ Ａｃｃｅｐｔａｎｃｅ Ｔｅｓｔ）などを行う。具体的には、ウエハ検査において、しきい値電圧、漏れ電流の有無、オン電圧などを評価してもよい。

また、ステップＳ１２の処理においては、ウエハ検査後に、ステップＳ６のスクリーニングにおいて記憶部に記憶させた電子情報、および、ウエハ検査結果に基づいて、良品と判定されたチップ領域２と、不良と判定されたチップ領域２とが判別可能なように、チップ領域２にマーキングを行う。例えば、不良と判定されたすべてのチップ領域２に模様や文字、バーコードなどの所定マークをマーキング（付加）してもよい。

次に、半導体ウエハ１をスクライブライン４に沿ってダイシング（切断）して、各チップ領域２を個々のチップ状に個片化する（ステップＳ１３）。ステップＳ１３の処理において、チップ領域２からなる半導体チップ（実施の形態１にかかる半導体装置）が完成する。このとき、ステップＳ６のスクリーニングおよびステップＳ１２のウエハ検査において不良と判定されたチップ領域２からなる半導体チップを取り除く。

具体的には、例えば、半導体ウエハ１のダイシング後、不良と判定され所定マークが付加されたチップ領域２からなる半導体チップをステージ（ダイシング時に半導体ウエハ１を載置したステージ）上にそのまま残し、良品と判定されたチップ領域２からなる半導体チップ（所定マークが付加されていない半導体チップ）のみをピックアップして（取り出して）、当該半導体チップをパッケージに実装するための組立工程へと搬送すればよい。

次に、半導体チップをパッケージに実装するための一般的な組立工程を行う。具体的には、例えばＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板などの絶縁基板（不図示）に、半導体チップの裏面を半田付け（マウント）する。上述したように良品と判定された半導体チップのみがピックアップされているため、ＤＣＢ基板上に不良と判定された半導体チップが搭載されることはない。

その後、ワイヤボンディングやワイヤレスボンディングにより、おもて面電極とエミッタパッドとを接続し、かつエミッタパッドおよびゲートパッドをそれぞれ所定の電極リード（不図示）に接続する配線処理を行う。このとき、不良と判定された半導体チップを除いて配線処理を行う必要がないため、組立工程を簡略化することができる。以上により、実施の形態１にかかる半導体装置が実装されたパッケージが完成する。

以上、説明したように、実施の形態１によれば、トレンチの内部に絶縁膜を介してポリシリコン層を埋め込んだ後、トレンチの上方コーナー部上のポリシリコン層を除去した状態で、製造途中に、絶縁膜のスクリーニングを行う。トレンチの上方コーナー部では、トレンチの上方コーナー部の曲率による微妙な形状の違い等の影響を受けて、破壊耐圧が低くなりがちであるが、実施の形態１によれば、絶縁膜のスクリーニング時、トレンチの上方コーナー部がほぼポリシリコン層で覆われていない。

トレンチの上方コーナー部がポリシリコン層で覆われていない箇所においては、絶縁膜のスクリーニング時に、絶縁膜の、トレンチの上方コーナー部上の部分に電圧が印加されないため、ゲート破壊が発生したとしても、ゲート破壊が発生したチップ領域以外のチップ領域への異物の飛散を抑制することができる。これにより、半導体ウエハの面内での異物の発生を低減させることができるため、チップ不良率を低減させることができる。

また、実施の形態１によれば、異物の発生が低減されることで、電気的に不良のチップ領域がスクリーニングにより誤って良品と判定されることがない。また、ダミートレンチゲートを備えたトレンチゲート型半導体装置では、製品完成時にダミートレンチゲートが電気的にエミッタと同電位になる。このため、製造工程の終了後のスクリーニングではダミーゲート絶縁膜に電圧を印加することができないことから、実施の形態１のように製造途中でのスクリーニングを行うことで、チップ不良率をより低減させることができる。

また、実施の形態１によれば、トレンチの上方コーナー部上のポリシリコン層は、素子動作に寄与しない部分であるため、除去したとしても素子性能を維持することができる。また、実施の形態１によれば、絶縁膜のスクリーニング時に用いる試験用パッドは、半導体ウエハのスクライブラインに配置される。このため、チップサイズの増大は生じない。また、試験用パッドにプローブを当てる際に、チップ領域に誤ってプローブを当てることを抑制することができる。

また、上記特許文献１では、試験用パッドとエミッタパッドとをボンディングワイヤにより短絡することで、ダミーゲート電極をエミッタ電位にしている。このため、試験用パッドとエミッタパッドとの間の抵抗成分による電位差により、ダミーゲート電極が完全にはエミッタ電位と同電位にならないことで、製品動作に悪影響が生じる。また、試験用パッドをエミッタパッドに短絡するためのワイヤボンディング工程が増えてしまう。

一方、実施の形態１によれば、ダミーゲート絶縁膜のスクリーニング後に、一般的なエミッタ電極（おもて面電極）の形成工程により、エミッタ電極をダミーゲート電極に直接接触させることができ、ダミーゲート電極を完全にエミッタ電位と同電位にすることができる。また、ダミーゲート電極とエミッタ電極とを短絡するためにボンディングワイヤを用いないため、新たなボンディングワイヤ工程を必要としない。

また、上記特許文献１では、電極パッドとゲート絶縁膜との間、および、電極パッドとダミーゲート絶縁膜との間、にそれぞれ生じるＣＲ成分差によりゲート絶縁膜およびダミーゲート絶縁膜の評価のタイミングにずれが生じ、スクリーニングの信頼性が低くなる虞がある。一方、実施の形態１によれば、スクリーニング時に、同一のポリシリコン層を介して、ゲート絶縁膜およびダミーゲート絶縁膜に同時に電圧を印加することができる。このため、ゲート絶縁膜およびダミーゲート絶縁膜の評価のタイミングにずれは生じない。

また、上記特許文献１では、ゲート電極およびダミーゲート電極のトレンチが完全に埋め込まれているため、従来の半導体装置の製造方法（図１６，１７参照）と同様の問題が生じる虞がある。一方、実施の形態１によれば、上述したように、トレンチの上方コーナー部がポリシリコン層で覆われていない状態で、絶縁膜のスクリーニングを行うため、従来の半導体装置の製造方法で生じる問題は起きない。

（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１１，１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。図１２は、図１１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置の製造方法において製造途中の半導体ウエハ１をおもて面側から見たレイアウトは、トレンチ１１のレイアウトが異なる以外は実施の形態１と同様である（図２，６，７）。図１１，１３には、図７の矩形枠Ｂ内を拡大して示す。符号２９は、フィールド酸化膜である。

実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、隣り合うゲートトレンチ３１ａが端部同士を連結したＵ字状または環状に配置されている点である。２つ目の相違点は、隣り合うダミートレンチ３１ｂが端部同士を連結したＵ字状または環状に配置されている点である。実施の形態２にかかる半導体装置は、上記２つの相違点のいずれか一方のみが適用されてもよい。

実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法（図１参照）においてステップＳ２，Ｓ５，Ｓ７で用いるエッチング用マスクのパターンを変更すればよい。ステップＳ２のエッチング処理においては、端部同士を連結したＵ字状または環状に、ゲートトレンチ３１ａとなるトレンチ１１を形成する。端部同士を連結したＵ字状または環状に、ダミートレンチ３１ｂとなるトレンチ１１を形成する。

例えば、ダミートレンチ３１ｂとなるＵ字状または環状のトレンチ１１の周囲を囲むように、ゲートトレンチ３１ａとなるＵ字状または環状のトレンチ１１が配置されてもよい。ゲートトレンチ３１ａとなるトレンチ１１の端部同士の連結部は、エッジ終端領域において、深さ方向Ｚに、後に形成されるゲートランナーに対向するように位置にする。ダミートレンチ３１ｂとなるトレンチ１１の端部同士の連結部は、活性領域に位置する。

ステップＳ５のエッチング処理においては、ポリシリコン層２０の第１〜３ゲート部２１〜２３、パッド部２４および第１〜３連結部２５，２８，２７を残す（図７，１１，１２）。実施の形態２においては、ポリシリコン層２０の第１ゲート部２１は、トレンチ１１と同じＵ字状または環状のパターンで残る。ポリシリコン層２０の第２，３ゲート部２２，２３、パッド部２４および第１連結部２５の配置は実施の形態１と同様である。

ポリシリコン層２０の第２ゲート部２２は、ゲートトレンチ３１ａの端部同士の連結部において、第１ゲート部２１に接する。ポリシリコン層２０の第２，３連結部２８，２７は、半導体ウエハ１のおもて面上に絶縁膜１２を介して設けられている。第３連結部２７は、深さ方向Ｚに、ダミートレンチ３１ｂの端部同士の連結部に対向し、ダミートレンチ３１ｂ内の第１ゲート部２１に接する。第２連結部２８は、第３連結部２７を介して、ダミートレンチ３１ｂ内の第１ゲート部２１と、第２ゲート部２２と、を連結する。

ステップＳ７のエッチング処理においては、ポリシリコン層２０の第２連結部２８を除去する。ステップＳ７の処理においては、ポリシリコン層２０のうち、ダミートレンチ３１ｂ内の第１ゲート部２１と、第２，３ゲート部２２，２３と、が分離されるように、第２連結部２８の少なくとも一部が除去されればよい（図１３）。図１３には、ステップＳ７の処理後の第２連結部２８’を破線で囲む。

以上、説明したように、実施の形態２によれば、トレンチのパターンを変えた場合においても、トレンチの上方コーナー部がポリシリコン層で覆われている箇所を少なくすることで、実施の形態１と同様の効果を得ることができる。

（実施例）
次に、絶縁膜１２のスクリーニングにゲート破壊が生じた場合の半導体ウエハ１の状態について説明する。図１４は、実施例の製造途中の状態を示す平面図である。図１５は、従来例の製造途中の状態を示す平面図である。図１４，１５には、半導体ウエハ１のおもて面の同じ面積の領域が示されている。上述した実施の形態１にかかる半導体装置の製造方法にしたがってステップＳ１〜Ｓ６（図１参照）までの処理を行った（以下、実施例とする）。実施例においてゲート破壊が発生した箇所を、半導体ウエハ１のおもて面側から見た状態を図１４に示す。

また、上述した従来の半導体装置の製造方法（図１６．１７参照）にしたがって絶縁膜のスクリーニングを行った（以下、従来例とする）。従来例においてゲート破壊が発生した箇所を、半導体ウエハ１０１のおもて面側から見た状態を図１５に示す。従来例では、半導体ウエハ１０１のチップ領域１０２の全面がポリシリコン層１２０で覆われた状態でゲート絶縁膜１１２およびダミーゲート絶縁膜のスクリーニングを行う以外の条件を実施例と同じとした。

図１５に示す結果から、従来例においてゲート破壊が発生した場合、ポリシリコン層１２０やゲート絶縁膜１１２の破片が周囲に飛散して付着し、異物となることが確認された（符号４２で示す箇所）。図１５には、半導体ウエハ１０１のチップ領域１０２の一部のみを示すが、ゲート破壊により飛散した異物は半導体ウエハ１０１のおもて面内の広範囲に付着することが発明者により確認されている。また、従来例では、異物が付着した不良のチップ領域１０２が、スクリーニング時に電気的に良品と判定される場合があった。

一方、図１４に示すように、実施例においては、ゲート破壊した箇所が若干焦げる程度であり（符号４１で示す箇所）、他のチップ領域２にまでゲート破壊による被害が及ばないことが確認された。また、実施例においては、異物が付着した不良のチップ領域２は、スクリーニングにより電気的にも不良と判定されることが確認された。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態は、ダミートレンチゲートを備えていないトレンチゲート型半導体装置を作製（製造）する場合においても適用可能である。また、ゲートランナーやゲートフィンガーを備えないトレンチゲート型半導体装置に適用してもよい。この場合、ステップＳ６の処理時に、トレンチのすべての上方コーナー部がポリシリコン層で覆われないため、本発明の効果をより高めることができる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるトレンチゲート型半導体装置に有用である。

１ 半導体ウエハ
２ 半導体ウエハのチップ領域
３ スクリーニング用の電極パッド（試験用パッド）
４ 半導体ウエハのスクライブライン
１０ トレンチゲート
１０' ダミートレンチゲート
１１ トレンチ
１１ａ トレンチの上方コーナー部
１２ 絶縁膜
１３ ゲート電極
２０ ポリシリコン層
２１ ポリシリコン層の第１ゲート部（ゲート電極）
２２ ポリシリコン層の第２ゲート部（ゲートランナー）
２３ ポリシリコン層の第３ゲート部（ゲートフィンガー）
２４ ポリシリコン層のパッド部（試験用パッド）
２５ ポリシリコン層の第１連結部
２６，２６'，２８，２８’ ポリシリコン層の第２連結部
２７ ポリシリコン層の第３連結部
３１ａ ゲートトレンチ
３１ｂ ダミートレンチ
３２ａ ゲート絶縁膜
３２ｂ ダミーゲート絶縁膜
３３ａ ゲート電極
３３ｂ ダミーゲート電極
ｄ 半導体ウエハのおもて面からポリシリコン層の第１ゲート部の上端までの深さ
Ｘ 半導体ウエハのおもて面に平行な方向（第１方向）
Ｙ 半導体ウエハのおもて面に平行な方向でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (7)

1. トレンチゲート構造を備えた半導体装置の製造方法であって、
   半導体ウエハの第１主面側に、前記トレンチゲート構造を構成する所定の半導体領域を形成する第１工程と、
   前記半導体ウエハの第１主面から所定深さのトレンチを形成する第２工程と、
   前記半導体ウエハの第１主面から前記トレンチの内壁にわたって絶縁膜を形成する第３工程と、
   前記絶縁膜の上に導電体層を堆積して、前記トレンチの内部を前記導電体層で埋める第４工程と、
   前記導電体層を選択的に除去して、前記導電体層のうち、前記トレンチゲート構造を構成するゲート電極となる部分を前記トレンチの内部に残す第５工程と、
   前記ゲート電極を介して前記絶縁膜に所定電圧を印加して耐圧試験を行う第６工程と、
   前記第６工程の後、前記半導体ウエハの第１主面に、前記半導体領域に電気的に接続された第１電極を形成する第７工程と、
   前記第６工程の後、前記半導体ウエハの第２主面に第２電極を形成する第８工程と、
   を含み、
   前記第５工程では、前記ゲート電極の上端の位置を、前記トレンチの上方のコーナー部よりも低い位置にすることを特徴とする半導体装置の製造方法。
2. 前記第２工程では、複数の前記トレンチを形成し、
   前記第５工程では、前記導電体層のうち、すべての前記トレンチの内部の前記ゲート電極に電気的に接続された電極パッドとなる部分を前記半導体ウエハのスクライブラインに残し、
   前記第６工程では、前記電極パッドおよび前記ゲート電極を介して前記絶縁膜に前記所定電圧を印加することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記トレンチゲート構造は、
   素子の制御に寄与する第１トレンチゲート構造と、
   素子の制御に寄与しない第２トレンチゲート構造と、を有し、
   前記第６工程の後、前記第７工程の前に、前記導電体層の残部を選択的に除去する第９工程をさらに含み、
   前記第９工程では、前記ゲート電極を、前記第１トレンチゲート構造を構成する第１ゲート電極と、前記第２トレンチゲート構造を構成する第２ゲート電極と、に分離することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第２工程では、複数の前記トレンチを形成し、
   前記第５工程では、前記導電体層のうち、すべての前記トレンチの内部の前記ゲート電極に連結されたゲート配線層となる部分を残し、
   前記第６工程では、前記ゲート配線層および前記ゲート電極を介して前記絶縁膜に前記所定電圧を印加し、
   前記第９工程では、前記第２ゲート電極と前記ゲート配線層との連結部を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第５工程では、前記導電体層のうち、前記ゲート配線層に連結された電極パッドとなる部分を、前記ゲート配線層から離して前記半導体ウエハのスクライブラインに残し、
   前記第６工程では、前記電極パッド、前記ゲート配線層および前記ゲート電極を介して前記絶縁膜に前記所定電圧を印加することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第５工程では、前記ゲート電極の上端の位置を、前記トレンチの上方のコーナー部の曲率部よりも低い位置にすることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
7. 前記第５工程では、前記ゲート電極の上端の位置を、前記半導体ウエハの第１主面から０．１μｍ以上０．５μｍ以下だけ低い深さにすることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。

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