JP2016192560A - 複数のプログラマブル領域を有するゲートアレイ構造 - Google Patents
複数のプログラマブル領域を有するゲートアレイ構造 Download PDFInfo
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Abstract
【課題】カスタムＩＣをカスタマイズする際に必要なマスク数を削減する。
【解決手段】ウエハ上に設けた、カスタマイズ不可のマスク層を備えた第１の固定領域と、第１固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、を備えるカスタム集積回路を形成するためのシステムおよび方法であって、第１の固定領域は、ベースセルを形成する多数のトランジスタと、第１の相互接続層と、第１の相互接続層の上に設けた第２の相互接続層とを備える。プログラマブル領域のマスク層のうち少なくとも１層を第２の相互接続層と接続して、ベースセルのすべてのトランジスタノードへの電気的アクセスを可能にする。プログラマブル領域は、カスタマイズ可能なマスク層と接続する第３の相互接続層を備え、ＩＣをカスタマイズする。第２の固定領域をプログラム領域の上に形成し、固定領域を複数とする。
【選択図】図４
【解決手段】ウエハ上に設けた、カスタマイズ不可のマスク層を備えた第１の固定領域と、第１固定領域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、を備えるカスタム集積回路を形成するためのシステムおよび方法であって、第１の固定領域は、ベースセルを形成する多数のトランジスタと、第１の相互接続層と、第１の相互接続層の上に設けた第２の相互接続層とを備える。プログラマブル領域のマスク層のうち少なくとも１層を第２の相互接続層と接続して、ベースセルのすべてのトランジスタノードへの電気的アクセスを可能にする。プログラマブル領域は、カスタマイズ可能なマスク層と接続する第３の相互接続層を備え、ＩＣをカスタマイズする。第２の固定領域をプログラム領域の上に形成し、固定領域を複数とする。
【選択図】図４
Description
本発明はカスタム半導体集積回路デバイスに関する。
今日の複雑で高度に集積されたＡＳＩＣ（Application Specific Integrated Circuit
）またはＳｏＣ（System On Chip）は、例えばＣＰＵ（central processing units）、メ
モリ、高速トランシーバ、他のフルカスタムまたはセミカスタム仕様の機能ブロック等、
非常に多くの再利用可能なＩＰ（intellectual property、設計資産）を備えうる。これ
らのＩＰブロックは、例えば２層よりも多くの金属層およびビア層を含む可能性があるス
タンダードセル技術またはゲートアレイ技術等のフルカスタム手法またはセミカスタム手
法を用いて、それぞれ単独で設計および実装されうる。例えば、ＡＳＩＣ設計またはＳｏ
Ｃ設計において一般的に用いられる機能ブロックの１つとしてＲＡＭブロックが挙げられ
る。ＲＡＭブロックはフルカスタム設計でもよいし、メタルプログラマブル設計でもよく
、３層以上の金属層およびビア層を含む可能性がある。また、ＡＳＩＣやＳｏＣが、設計
の複雑度に応じて、５層より、または６層より多く、最大１０層の金属層を含みうること
も今日では非常に一般的である。
）またはＳｏＣ（System On Chip）は、例えばＣＰＵ（central processing units）、メ
モリ、高速トランシーバ、他のフルカスタムまたはセミカスタム仕様の機能ブロック等、
非常に多くの再利用可能なＩＰ（intellectual property、設計資産）を備えうる。これ
らのＩＰブロックは、例えば２層よりも多くの金属層およびビア層を含む可能性があるス
タンダードセル技術またはゲートアレイ技術等のフルカスタム手法またはセミカスタム手
法を用いて、それぞれ単独で設計および実装されうる。例えば、ＡＳＩＣ設計またはＳｏ
Ｃ設計において一般的に用いられる機能ブロックの１つとしてＲＡＭブロックが挙げられ
る。ＲＡＭブロックはフルカスタム設計でもよいし、メタルプログラマブル設計でもよく
、３層以上の金属層およびビア層を含む可能性がある。また、ＡＳＩＣやＳｏＣが、設計
の複雑度に応じて、５層より、または６層より多く、最大１０層の金属層を含みうること
も今日では非常に一般的である。
高度に集積されたＡＳＩＣまたはＳｏＣを製造する際に通常用いられる周知の手法の１
つとして、スタンダードセル技術が挙げられる。この技術においては、すべての層（活性
層および相互接続層（interconnect layer)）が完全にカスタマイズ可能なため、高度な
柔軟性を実現可能である。その結果、スタンダードセル方式では、多くの場合、最適なダ
イサイズ、最高性能、および最も容易なＩＰの集積化が達成可能である。しかしながら、
スタンダードセル技術においては、シリコンウエハにパターンを投射して集積回路を作製
する際、各層ごとに異なるマスクを用いる必要があり、今日の最先端ＩＣ製作プロセスノ
ード（例えば、４５ｎｍ）においては、一マスクセットあたりのマスクの費用が１００万
ドルを容易に超えてしまう場合がある。よって、時間およびコストの観点から、スタンダ
ードセル技術は多くのＡＳＩＣまたはＳｏＣを実現するには不向きとなってきている。
つとして、スタンダードセル技術が挙げられる。この技術においては、すべての層（活性
層および相互接続層（interconnect layer)）が完全にカスタマイズ可能なため、高度な
柔軟性を実現可能である。その結果、スタンダードセル方式では、多くの場合、最適なダ
イサイズ、最高性能、および最も容易なＩＰの集積化が達成可能である。しかしながら、
スタンダードセル技術においては、シリコンウエハにパターンを投射して集積回路を作製
する際、各層ごとに異なるマスクを用いる必要があり、今日の最先端ＩＣ製作プロセスノ
ード（例えば、４５ｎｍ）においては、一マスクセットあたりのマスクの費用が１００万
ドルを容易に超えてしまう場合がある。よって、時間およびコストの観点から、スタンダ
ードセル技術は多くのＡＳＩＣまたはＳｏＣを実現するには不向きとなってきている。
スタンダードセル技術の欠点、特に、ＡＳＩＣまたはＳｏＣ製造に際してかかる高いマ
スク費用および長時間にわたる製造時間を克服するため、例えばゲートアレイ技術および
ストラクチャードＡＳＩＣ技術等のメタルプログラマブル技術が提案されている。メタル
プログラマブル技術においては、固定マスク層の一部が独立して設計されており、金属層
またはビア層のみをカスタマイズしてＡＳＩＣまたはＳｏＣを作製すればよく、製造時間
の短縮およびマスク費用の削減を実現可能であるという利点がある。メタルプログラマブ
ル技術においては、多数のベースセルが非プログラマブル層（例えば、固定領域）に存在
し、ベースセルのカスタマイズは金属層またはビア層によってのみ行えばよい。さらに、
メタルプログラマブル技術を用いたＡＳＩＣまたはＳｏＣデバイスは、カスタマイズ不可
の金属層をあらかじめ多層備えた多数のＩＰブロックを備えることができ、それらの金属
層はＩＰブロック固有の固定的な（intrinsic）要素であるため、ＡＳＩＣまたはＳｏＣ
へ集積した際にも改変されることがない。
スク費用および長時間にわたる製造時間を克服するため、例えばゲートアレイ技術および
ストラクチャードＡＳＩＣ技術等のメタルプログラマブル技術が提案されている。メタル
プログラマブル技術においては、固定マスク層の一部が独立して設計されており、金属層
またはビア層のみをカスタマイズしてＡＳＩＣまたはＳｏＣを作製すればよく、製造時間
の短縮およびマスク費用の削減を実現可能であるという利点がある。メタルプログラマブ
ル技術においては、多数のベースセルが非プログラマブル層（例えば、固定領域）に存在
し、ベースセルのカスタマイズは金属層またはビア層によってのみ行えばよい。さらに、
メタルプログラマブル技術を用いたＡＳＩＣまたはＳｏＣデバイスは、カスタマイズ不可
の金属層をあらかじめ多層備えた多数のＩＰブロックを備えることができ、それらの金属
層はＩＰブロック固有の固定的な（intrinsic）要素であるため、ＡＳＩＣまたはＳｏＣ
へ集積した際にも改変されることがない。
図１Ａは、従来のゲートアレイ技術を用いて集積回路１００を製造する際に用いられう
る例示的な積層体（stack of layers）を示す図である。固定領域２００は、基板層２０
１、拡散層２０２、およびゲート電極層２０３を備え、Ｐ型およびＮ型ＭＯＳトランジス
タを形成することができる。固定領域２００の各層はカスタマイズ不可または改変不可と
してもよい。よって、利用可能なトランジスタまたはベースセルをあらかじめ規定して、
ウエハ上に前もって製作しておいてもよく、その後、プログラマブル領域２１０に存在す
る各層をカスタマイズすることにより、前記トランジスタまたはベースセルをカスタマイ
ズまたはプログラミング可能としている。従来のゲートアレイ技術においては、集積回路
１００を実装する際に固定領域２００の各層は共通となるため、結果として、スタンダー
ドセル技術と比較して層数を削減することが可能である。
る例示的な積層体（stack of layers）を示す図である。固定領域２００は、基板層２０
１、拡散層２０２、およびゲート電極層２０３を備え、Ｐ型およびＮ型ＭＯＳトランジス
タを形成することができる。固定領域２００の各層はカスタマイズ不可または改変不可と
してもよい。よって、利用可能なトランジスタまたはベースセルをあらかじめ規定して、
ウエハ上に前もって製作しておいてもよく、その後、プログラマブル領域２１０に存在す
る各層をカスタマイズすることにより、前記トランジスタまたはベースセルをカスタマイ
ズまたはプログラミング可能としている。従来のゲートアレイ技術においては、集積回路
１００を実装する際に固定領域２００の各層は共通となるため、結果として、スタンダー
ドセル技術と比較して層数を削減することが可能である。
図１Ｂは、従来のゲートアレイ技術を用いた２入力ＮＡＮＤ回路の一例を示すレイアウ
ト図である。最も一般的に用いられるゲートアレイベースセルは、２つのＰ型ＭＯＳトラ
ンジスタ２１と２つのＮ型ＭＯＳトランジスタ２２を含む。これらのトランジスタは、基
板層２０１、拡散層２０２、およびゲート電極層２０３で形成することができるが、各層
は図１Ａの固定領域２００の一部である。本図の設計では、プログラマブル領域２１０の
一部であるコンタクト層２０５および金属層２１１を用いて、いくつかのＰ型ＭＯＳのノ
ードとＮ型ＭＯＳのノードを接続し、ＮＡＮＤ機能回路を作製している。
ト図である。最も一般的に用いられるゲートアレイベースセルは、２つのＰ型ＭＯＳトラ
ンジスタ２１と２つのＮ型ＭＯＳトランジスタ２２を含む。これらのトランジスタは、基
板層２０１、拡散層２０２、およびゲート電極層２０３で形成することができるが、各層
は図１Ａの固定領域２００の一部である。本図の設計では、プログラマブル領域２１０の
一部であるコンタクト層２０５および金属層２１１を用いて、いくつかのＰ型ＭＯＳのノ
ードとＮ型ＭＯＳのノードを接続し、ＮＡＮＤ機能回路を作製している。
メタルオンリープログラマブル技術により実現可能な利点を維持しつつ、ダイサイズの
小型化および高性能化による潜在的な利点を実現するため、メタルプログラマブル技術に
おいては多くの試みがなされてきた。特許文献１〜特許文献５には、ゲート密度（例えば
、ダイサイズ）を向上させるためのさまざまなゲートアレイベースセル構造、およびベー
スセル中のさまざまなサイズのトランジスタが開示されている。特許文献６には、ゲート
密度を高めるための２種類の異なるベースセル、およびスタンダードセル技術およびゲー
トアレイ技術におけるグローバル配線と製品化までに要する時間の問題（time to market
problems）を改善するカスタマイズ化のための金属層のレベルの引き上げが開示されて
いる。特許文献７〜特許文献１０には、ＦＰＧＡ（Field Programmable Gate Array）に
おいて一般的な、ルックアップテーブル（ＬＵＴ）ベースセルを有する単一ビア層によっ
てカスタマイズ可能なメタルプログラマブル集積回路が開示されている。これらの開示に
よれば、結果として単一マスクによりプログラマブルなＩＣが製造可能であり、マスク費
用を削減することができる。しかしながら、これらのデバイスは、従来のゲートアレイと
比較して、例えばＬＵＴ等といったサイズがより大きいベースセルに依存しうる。加えて
、スタンダードセル技術に相当する密度、電力、性能が得られるとは限らない。特許文献
１１および特許文献１２には、マルチプレクサ、単純な組み合わせ論理回路、またはイン
バータ等を含む種々のベースセルにより、プログラマブルマスク層の層数を最小限に抑え
ることが開示されているが、これらのベースセルによっても、スタンダードセル技術と同
等の密度、電力、性能は得られない。
小型化および高性能化による潜在的な利点を実現するため、メタルプログラマブル技術に
おいては多くの試みがなされてきた。特許文献１〜特許文献５には、ゲート密度（例えば
、ダイサイズ）を向上させるためのさまざまなゲートアレイベースセル構造、およびベー
スセル中のさまざまなサイズのトランジスタが開示されている。特許文献６には、ゲート
密度を高めるための２種類の異なるベースセル、およびスタンダードセル技術およびゲー
トアレイ技術におけるグローバル配線と製品化までに要する時間の問題（time to market
problems）を改善するカスタマイズ化のための金属層のレベルの引き上げが開示されて
いる。特許文献７〜特許文献１０には、ＦＰＧＡ（Field Programmable Gate Array）に
おいて一般的な、ルックアップテーブル（ＬＵＴ）ベースセルを有する単一ビア層によっ
てカスタマイズ可能なメタルプログラマブル集積回路が開示されている。これらの開示に
よれば、結果として単一マスクによりプログラマブルなＩＣが製造可能であり、マスク費
用を削減することができる。しかしながら、これらのデバイスは、従来のゲートアレイと
比較して、例えばＬＵＴ等といったサイズがより大きいベースセルに依存しうる。加えて
、スタンダードセル技術に相当する密度、電力、性能が得られるとは限らない。特許文献
１１および特許文献１２には、マルチプレクサ、単純な組み合わせ論理回路、またはイン
バータ等を含む種々のベースセルにより、プログラマブルマスク層の層数を最小限に抑え
ることが開示されているが、これらのベースセルによっても、スタンダードセル技術と同
等の密度、電力、性能は得られない。
本発明の第１の態様によれば、ウエハ上に設けた、カスタマイズ不可のマスク層を備え
た第１の固定（非プログラマブル）領域と、第１固定領域の上に設けた、カスタマイズ可
能なマスク層を備えたプログラマブル領域と、を備えたカスタム集積回路（ＩＣ）を形成
するためのシステムおよび方法を開示する。第１の固定領域は、ベースセルを形成する、
多数のトランジスタと、第１の相互接続層と、前記第１の相互接続層の上に設けた第２の
相互接続層とを備える。プログラマブル領域内のマスク層のうち少なくとも１層は、第２
の相互接続層と接続することにより、ベースセルのすべてのトランジスタのノードへの電
気的アクセスを提供する。プログラマブル領域は、カスタマイズ可能なマスク層と接続す
る第３の相互接続層を備えて、ＩＣをカスタマイズする。
た第１の固定（非プログラマブル）領域と、第１固定領域の上に設けた、カスタマイズ可
能なマスク層を備えたプログラマブル領域と、を備えたカスタム集積回路（ＩＣ）を形成
するためのシステムおよび方法を開示する。第１の固定領域は、ベースセルを形成する、
多数のトランジスタと、第１の相互接続層と、前記第１の相互接続層の上に設けた第２の
相互接続層とを備える。プログラマブル領域内のマスク層のうち少なくとも１層は、第２
の相互接続層と接続することにより、ベースセルのすべてのトランジスタのノードへの電
気的アクセスを提供する。プログラマブル領域は、カスタマイズ可能なマスク層と接続す
る第３の相互接続層を備えて、ＩＣをカスタマイズする。
本発明の第２の態様によれば、カスタム集積回路（ＩＣ）は、ウエハ上に設けた、カス
タマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域と、第１の固定領
域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、プログラ
マブル領域の上に設けた第２の固定領域と、を備え、第１の固定領域は、ベースセルを形
成する、多数のトランジスタと、第１相互接続層と、前記第１の相互接続層の上に設けた
第２の相互接続層と、を備え、プログラマブル領域内のマスク層のうち少なくとも一層は
、第２相互接続層と接続し、ベースセルのすべてのトランジスタのノードへの電気的アク
セスを提供し、プログラマブル領域は、カスタマイズ可能なマスク層と接続してＩＣをカ
スタマイズする第３の相互接続層を備え、第２の固定領域は、固定領域を複数とし、カス
タムＩＣをカスタマイズする際に必要なマスクの数を削減する。
タマイズ不可のマスク層を備える第１の固定（非プログラマブル）領域と、第１の固定領
域の上に設けた、カスタマイズ可能なマスク層を備えたプログラマブル領域と、プログラ
マブル領域の上に設けた第２の固定領域と、を備え、第１の固定領域は、ベースセルを形
成する、多数のトランジスタと、第１相互接続層と、前記第１の相互接続層の上に設けた
第２の相互接続層と、を備え、プログラマブル領域内のマスク層のうち少なくとも一層は
、第２相互接続層と接続し、ベースセルのすべてのトランジスタのノードへの電気的アク
セスを提供し、プログラマブル領域は、カスタマイズ可能なマスク層と接続してＩＣをカ
スタマイズする第３の相互接続層を備え、第２の固定領域は、固定領域を複数とし、カス
タムＩＣをカスタマイズする際に必要なマスクの数を削減する。
本発明の第３の態様によれば、カスタム集積回路（ＩＣ）を製作する方法は、カスタマ
イズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、
第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を
形成するステップと、カスタマイズ可能なマスク層を備えるプログラマブル領域を第１の
固定領域の上に製作するステップと、第２の固定（非プログラマブル）領域をプログラマ
ブル領域の上に製作するステップと、プログラマブル領域内のカスタマイズ可能なマスク
層のうち少なくとも１層を、第１の固定領域内の第２の相互接続層に電気的に接続するス
テップと、ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、
プログラマブル領域内のカスタマイズ可能なマスク層を介して、ＩＣをフルカスタマイズ
するステップと、を含む。
イズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、
第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を
形成するステップと、カスタマイズ可能なマスク層を備えるプログラマブル領域を第１の
固定領域の上に製作するステップと、第２の固定（非プログラマブル）領域をプログラマ
ブル領域の上に製作するステップと、プログラマブル領域内のカスタマイズ可能なマスク
層のうち少なくとも１層を、第１の固定領域内の第２の相互接続層に電気的に接続するス
テップと、ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、
プログラマブル領域内のカスタマイズ可能なマスク層を介して、ＩＣをフルカスタマイズ
するステップと、を含む。
本発明の第４の態様によれば、カスタム集積回路（ＩＣ）を製作する方法は、カスタマ
イズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、
第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を
形成するステップと、カスタマイズ可能なマスク層を備えるプログラマブル領域を第１の
固定領域の上に製作するステップと、プログラマブル領域内のカスタマイズ可能なマスク
層のうち少なくとも１層を、第１の固定領域内の第２の相互接続層に電気的に接続するス
テップと、ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、
プログラマブル領域内のカスタマイズ可能なマスク層を介して、ＩＣをフルカスタマイズ
するステップと、を含む。
イズ不可のマスク層を備える第１の固定（非プログラマブル）領域をウエハ上に製作し、
第１の固定領域の１つ以上のベースセル内に第１の相互接続層および第２の相互接続層を
形成するステップと、カスタマイズ可能なマスク層を備えるプログラマブル領域を第１の
固定領域の上に製作するステップと、プログラマブル領域内のカスタマイズ可能なマスク
層のうち少なくとも１層を、第１の固定領域内の第２の相互接続層に電気的に接続するス
テップと、ベースセルのすべてのトランジスタのノードへの完全なアクセスを可能にし、
プログラマブル領域内のカスタマイズ可能なマスク層を介して、ＩＣをフルカスタマイズ
するステップと、を含む。
上記の各態様の実施にあたり、以下に挙げるもののうち１つ以上を含むことができる。
本システムにおいては、単一の半導体集積回路デバイス上の多数の相互接続層とともに、
一式のコンポーネントを設けることができ、各コンポーネントとして、プログラマブルセ
ルアレイ、ＲＡＭ、ＲＯＭ、および／または他の諸機能（ＩＰ）を挙げることができ、そ
れらはすべて、従来のゲートアレイにおけるカスタマイズ可能な層（例えば、コンタクト
層、メタル１層、および相互接続層）よりも上位の相互接続層（例えば、ビア２層、メタ
ル３層、およびその上の相互接続層）を介してカスタマイズ可能である。本システムによ
れば、複数の非プログラマブル層の領域を設けて、ＡＳＩＣまたはＳｏＣをカスタマイズ
する際に必要なマスクの数をさらに削減するものであってもよい。本システムによれば、
プログラマブル層をより上位の相互接続層へ昇格する（promote）ことにより、ベースセ
ルに含まれうる例えば拡散ノードやゲート電極といったトランジスタのすべてのノードへ
のアクセスが可能となる。よって、ＬＵＴ等のより大きいベースセルまたは他のストラク
チャードＡＳＩＣベースセルを用いた他のメタルプログラマブル技術と比較して、より高
い密度および性能が達成可能である。相互接続要求に基づいて所定のプログラマブル層お
よび固定層が選択可能な可変領域を用いて、プログラマブル層をより上位層へ昇格するこ
とにより、スタンダードセル技術やゲートアレイ技術と比較した場合に、さらに上位階層
でプログラム可能である性能（programmability）を実現することができる。
本システムにおいては、単一の半導体集積回路デバイス上の多数の相互接続層とともに、
一式のコンポーネントを設けることができ、各コンポーネントとして、プログラマブルセ
ルアレイ、ＲＡＭ、ＲＯＭ、および／または他の諸機能（ＩＰ）を挙げることができ、そ
れらはすべて、従来のゲートアレイにおけるカスタマイズ可能な層（例えば、コンタクト
層、メタル１層、および相互接続層）よりも上位の相互接続層（例えば、ビア２層、メタ
ル３層、およびその上の相互接続層）を介してカスタマイズ可能である。本システムによ
れば、複数の非プログラマブル層の領域を設けて、ＡＳＩＣまたはＳｏＣをカスタマイズ
する際に必要なマスクの数をさらに削減するものであってもよい。本システムによれば、
プログラマブル層をより上位の相互接続層へ昇格する（promote）ことにより、ベースセ
ルに含まれうる例えば拡散ノードやゲート電極といったトランジスタのすべてのノードへ
のアクセスが可能となる。よって、ＬＵＴ等のより大きいベースセルまたは他のストラク
チャードＡＳＩＣベースセルを用いた他のメタルプログラマブル技術と比較して、より高
い密度および性能が達成可能である。相互接続要求に基づいて所定のプログラマブル層お
よび固定層が選択可能な可変領域を用いて、プログラマブル層をより上位層へ昇格するこ
とにより、スタンダードセル技術やゲートアレイ技術と比較した場合に、さらに上位階層
でプログラム可能である性能（programmability）を実現することができる。
好適な各実施形態により可能となりうる利点として、以下の1つ以上の利点が挙げられ
る。本システムによれば、スタンダードセル技術における製品化までに要する時間、性能
、および密度を維持しつつ、多くのＩＰと複数の固定的な（intrinsic）金属層を用いる
ＡＳＩＣまたはＳｏＣが要するマスク費用を削減することができる。これらの特徴は、メ
タルプログラマブル技術の利点を維持しつつ達成される。さらに、上位相互接続層および
前記の各特徴点を利用することで、現在利用可能なＦＰＧＡと比較して、性能における利
点と単価（unit cost）における利点のうち一方または両方を実現可能である。また、必
要なマスクの数を削減することができるため、従来のゲートアレイ手法およびスタンダー
ドセル手法よりも、生産設備コスト（tooling cost）の点で有利である。上位相互接続層
および前記の特徴点を利用することで、スタンダードセル技術に相当するゲート密度およ
び性能が得られるが、これは空トラック（empty tracks）および複数のトラックポート（
multiple track ports）によりもたらされる高いルータビリティに起因するものである。
る。本システムによれば、スタンダードセル技術における製品化までに要する時間、性能
、および密度を維持しつつ、多くのＩＰと複数の固定的な（intrinsic）金属層を用いる
ＡＳＩＣまたはＳｏＣが要するマスク費用を削減することができる。これらの特徴は、メ
タルプログラマブル技術の利点を維持しつつ達成される。さらに、上位相互接続層および
前記の各特徴点を利用することで、現在利用可能なＦＰＧＡと比較して、性能における利
点と単価（unit cost）における利点のうち一方または両方を実現可能である。また、必
要なマスクの数を削減することができるため、従来のゲートアレイ手法およびスタンダー
ドセル手法よりも、生産設備コスト（tooling cost）の点で有利である。上位相互接続層
および前記の特徴点を利用することで、スタンダードセル技術に相当するゲート密度およ
び性能が得られるが、これは空トラック（empty tracks）および複数のトラックポート（
multiple track ports）によりもたらされる高いルータビリティに起因するものである。
本発明の上記の各態様は、以下に示す好適な各実施形態を添付図面に照らして理解する
ことにより、新規な特徴点等とともに、完全に明確になるであろう。しかしながら、各図
面は単に説明を目的とするものであり、本発明はこれらに限定されない。
ことにより、新規な特徴点等とともに、完全に明確になるであろう。しかしながら、各図
面は単に説明を目的とするものであり、本発明はこれらに限定されない。
本発明の好ましい例示的な実施形態は、以下の図面に基づいて詳しく述べられる。
従来のゲートアレイ構造の一例を示す図である。
従来のゲートアレイ構造の一例を示す図である。
本発明の一態様に係る、カスタム高集積回路（ＩＣ）の一例を示す図である
カスタムＩＣを製作する際に用いることのできる一般的な積層体を示す図である。
２つの固定領域間の間に挟まれたプログラマブル領域を形成する積層体の一例を示す図である。
相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
相互接続層を固定領域に有するベースセルのいくつかの好適な実施形態を示す図である。
プログラマブル領域を有する集積回路の例示的なレイアウト図である。
プログラマブル領域を有する集積回路の例示的なレイアウト図である。
プログラマブル領域を有する集積回路の例示的なレイアウト図である。
集積回路の別の一例であって、多数のベースセルを有する集積回路を示すレイアウト図である。
種々の集積回路のレイアウトを例示する図であり、各集積回路は異なる種類のベースセルを有する。
種々の集積回路のレイアウトを例示する図であり、各集積回路は異なる種類のベースセルを有する。
種々の集積回路のレイアウトを例示する図であり、各集積回路は異なる種類のベースセルを有する。
集積回路のさらに別の実施形態を示す図であり、集積回路は種々のプログラマブル領域を含み、種々のプログラマブル領域は１つ以上のプログラマブル層および１層以上の固定層またはそれらの任意の組み合わせを有する。
以下に、本発明の十分な理解のため、多くの具体的な詳細を記載する。しかしながら、
これらの具体的詳細の一部またはすべてがない場合でも、本発明が実施可能なことは当業
者とって明らかであろう。他の例においては、本発明を不必要に曖昧にすることにならぬ
よう、周知の工程動作は詳細に記載していない。
これらの具体的詳細の一部またはすべてがない場合でも、本発明が実施可能なことは当業
者とって明らかであろう。他の例においては、本発明を不必要に曖昧にすることにならぬ
よう、周知の工程動作は詳細に記載していない。
図２は、本発明の一態様に係るカスタム高集積回路（ＩＣ）１００の一例を示す図であ
る。集積回路１００は、１つ以上の中央処理装置（ＣＰＵ）１０１を備え、前記ＣＰＵは
、マイクロプロセッサ、マイクロコントローラ、状態機械、または他の適切な処理装置と
することができる。集積回路１００は、また、多数の出入力装置（Ｉ／Ｏ）１０２を備え
、ＩＣ１００とシステム内の他の各ＩＣとの間でデータまたは信号を送受信することもで
きる。ＩＣ１００はまた、多数のメモリ１０３を備えていてもよく、メモリは、ランダム
アクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、レジスタファイル、または
他のタイプのメモリとすることができる。ＩＣ１００は、さらに、本発明を具現化する集
積回路１０５を備えていてもよく、また、図２に示すように、ＩＣ１００をＣＰＵ１０１
の一要素としてＣＰＵ１０１に含むこともできる。同様に、多数の集積回路１０５が、任
意の機能回路ブロックまたはすべての機能回路ブロックに含まれていてもよい。さらに、
図２に示す各機能回路ブロック（またはＩＰ）は、スタンダードセル技術、フルカスタム
技術、またはメタルプログラマブル技術等のさまざまな技術を用いて実現可能であり、こ
れらの機能回路ブロックは、各機能ブロックの一部でありカスタマイズ不可でありうる固
定的な（intrinsic）相互接続層を含んでいてもよい。例えば、メモリ１０３のうちの１
つを、フルカスタムメモリ（ＲＡＭ）としてもよく、メモリの一部でありカスタマイズ不
可または改変不可とした多数のＣＭＯＳトランジスタおよび固定的な相互接続層で構成し
てもよい。メタル３層までの固定的な相互接続層を用いる多数の集積回路１０５およびメ
モリ１０３を含む集積回路１００が作製される場合、集積回路１０５において妥当なルー
タビリティおよびダイサイズを達成するには、５層以上の金属層およびそれらのビア層が
必要となりうる。この例においては、メモリは既にメタル３層までを有しているため、追
加の層が少なくとも２層必要となりうる。また、各メモリ間で信号接続を行うには、追加
の相互接続金属層およびそれらのビア層が少なくとも２層必要となりうる。例えば、メタ
ル３層までを固定的な階層とするメモリをまたいでの信号接続またはルーティングは、特
に、メタル４層、ビア４層、およびメタル５層を利用することにより行うことができる。
本例においては、従来のゲートアレイを用いてカスタマイズを行うには、５層すべての金
属層およびそれらのビア層が必要となりうる。しかしながら、本発明の一実施形態によれ
ば、カスタマイズを行うにあたり、３つの金属層およびそれらのビア層のみを必要とする
ため、マスク費用の削減および製造時間の短縮という利点が実現可能となる。
る。集積回路１００は、１つ以上の中央処理装置（ＣＰＵ）１０１を備え、前記ＣＰＵは
、マイクロプロセッサ、マイクロコントローラ、状態機械、または他の適切な処理装置と
することができる。集積回路１００は、また、多数の出入力装置（Ｉ／Ｏ）１０２を備え
、ＩＣ１００とシステム内の他の各ＩＣとの間でデータまたは信号を送受信することもで
きる。ＩＣ１００はまた、多数のメモリ１０３を備えていてもよく、メモリは、ランダム
アクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、レジスタファイル、または
他のタイプのメモリとすることができる。ＩＣ１００は、さらに、本発明を具現化する集
積回路１０５を備えていてもよく、また、図２に示すように、ＩＣ１００をＣＰＵ１０１
の一要素としてＣＰＵ１０１に含むこともできる。同様に、多数の集積回路１０５が、任
意の機能回路ブロックまたはすべての機能回路ブロックに含まれていてもよい。さらに、
図２に示す各機能回路ブロック（またはＩＰ）は、スタンダードセル技術、フルカスタム
技術、またはメタルプログラマブル技術等のさまざまな技術を用いて実現可能であり、こ
れらの機能回路ブロックは、各機能ブロックの一部でありカスタマイズ不可でありうる固
定的な（intrinsic）相互接続層を含んでいてもよい。例えば、メモリ１０３のうちの１
つを、フルカスタムメモリ（ＲＡＭ）としてもよく、メモリの一部でありカスタマイズ不
可または改変不可とした多数のＣＭＯＳトランジスタおよび固定的な相互接続層で構成し
てもよい。メタル３層までの固定的な相互接続層を用いる多数の集積回路１０５およびメ
モリ１０３を含む集積回路１００が作製される場合、集積回路１０５において妥当なルー
タビリティおよびダイサイズを達成するには、５層以上の金属層およびそれらのビア層が
必要となりうる。この例においては、メモリは既にメタル３層までを有しているため、追
加の層が少なくとも２層必要となりうる。また、各メモリ間で信号接続を行うには、追加
の相互接続金属層およびそれらのビア層が少なくとも２層必要となりうる。例えば、メタ
ル３層までを固定的な階層とするメモリをまたいでの信号接続またはルーティングは、特
に、メタル４層、ビア４層、およびメタル５層を利用することにより行うことができる。
本例においては、従来のゲートアレイを用いてカスタマイズを行うには、５層すべての金
属層およびそれらのビア層が必要となりうる。しかしながら、本発明の一実施形態によれ
ば、カスタマイズを行うにあたり、３つの金属層およびそれらのビア層のみを必要とする
ため、マスク費用の削減および製造時間の短縮という利点が実現可能となる。
図３は、ＩＣ１００の製作にあたり用いることのできる一般的な積層体を示す図である
。図３に示す一般的な積層体は、ＣＭＯＳ製造プロセスを余すところなく説明することを
意図したものではないことは理解されよう。しかしながら、集積回路１０５を標準的なＣ
ＭＯＳ製造プロセスによって製造してもよい。いくつかの実施形態を、ｎウェルとｐ基板
を用いたＣＭＯＳプロセスとの関連において説明するが、当業者であればこの概念が、三
重ウェルＣＭＯＳまたはＳＯＩ（Silicon-On-Insulator）等、ＣＭＯＳ技術のすべての変
形例に適用可能であることは容易に理解されよう。
。図３に示す一般的な積層体は、ＣＭＯＳ製造プロセスを余すところなく説明することを
意図したものではないことは理解されよう。しかしながら、集積回路１０５を標準的なＣ
ＭＯＳ製造プロセスによって製造してもよい。いくつかの実施形態を、ｎウェルとｐ基板
を用いたＣＭＯＳプロセスとの関連において説明するが、当業者であればこの概念が、三
重ウェルＣＭＯＳまたはＳＯＩ（Silicon-On-Insulator）等、ＣＭＯＳ技術のすべての変
形例に適用可能であることは容易に理解されよう。
ここで、図３を参照すると、基板２０１、拡散層２０２、およびゲート電極層２０３を
用いて多数のＰタイプおよびＮタイプのＭＯＳトランジスタが形成可能である。さらに、
コンタクト層２０５、メタル１層２１１、ビア１層２１２、および追加の相互接続層を用
いて、集積回路１００を作製可能である。今日のＣＭＯＳプロセス技術においては、一般
に、１０層までの金属層およびビア層を用いてＩＣ１００を作製する。スタンダードセル
技術においては、図３に示すすべての層がカスタマイズ可能であり、ＩＣ１００の各層ご
とに固有のパターンを含みうるため、固有のマスクセットを要する。
用いて多数のＰタイプおよびＮタイプのＭＯＳトランジスタが形成可能である。さらに、
コンタクト層２０５、メタル１層２１１、ビア１層２１２、および追加の相互接続層を用
いて、集積回路１００を作製可能である。今日のＣＭＯＳプロセス技術においては、一般
に、１０層までの金属層およびビア層を用いてＩＣ１００を作製する。スタンダードセル
技術においては、図３に示すすべての層がカスタマイズ可能であり、ＩＣ１００の各層ご
とに固有のパターンを含みうるため、固有のマスクセットを要する。
メタルプログラマブル技術においては、２つの異なる領域が複数の相互接続層（例えば
、金属層およびビア層）を含みうる。領域のうちの１つは、固定（非プログラマブル）領
域であってもよく、この領域内の各マスク層は固定されておりカスタマイズ不可でありう
る。一方、第２の領域は、プログラマブル領域であってもよく、この領域内の各マスク層
はカスタマイズ可能であり、特定の設計を有する集積回路の作製が可能となる。
、金属層およびビア層）を含みうる。領域のうちの１つは、固定（非プログラマブル）領
域であってもよく、この領域内の各マスク層は固定されておりカスタマイズ不可でありう
る。一方、第２の領域は、プログラマブル領域であってもよく、この領域内の各マスク層
はカスタマイズ可能であり、特定の設計を有する集積回路の作製が可能となる。
図４に示すように、好適な実施形態によれば、プログラマブル領域内のマスク層のみを
用いてトランジスタレベルでのカスタマイズを実現しつつも、プログラマブル領域に含ま
れるマスクの数を削減することが可能となる。固定領域の上に設けた可変プログラマブル
領域を用いることにより、固定的な相互接続層を有しうる多数の機能ブロックまたは設計
資産（ＩＰ）を有する集積回路を柔軟に実装することが可能となる。図４のシステムにお
いては、プログラマブル領域の上に存在する相互接続層を固定する（別の固定領域）こと
により、存在するカスタマイズ層の数を削減しているが、別の固定領域は、配電および接
地配線ネットワーク、クロックネットワーク、および、例えばシステムリセット、テスト
モード、テストイネーブル等のグローバル信号ネットワークに利用可能な追加のマスク層
を含んでいてもよい。
用いてトランジスタレベルでのカスタマイズを実現しつつも、プログラマブル領域に含ま
れるマスクの数を削減することが可能となる。固定領域の上に設けた可変プログラマブル
領域を用いることにより、固定的な相互接続層を有しうる多数の機能ブロックまたは設計
資産（ＩＰ）を有する集積回路を柔軟に実装することが可能となる。図４のシステムにお
いては、プログラマブル領域の上に存在する相互接続層を固定する（別の固定領域）こと
により、存在するカスタマイズ層の数を削減しているが、別の固定領域は、配電および接
地配線ネットワーク、クロックネットワーク、および、例えばシステムリセット、テスト
モード、テストイネーブル等のグローバル信号ネットワークに利用可能な追加のマスク層
を含んでいてもよい。
図４は、本発明の種々の実施形態に係る集積回路１００を製造する際に用いる積層体の
一例を示す図である。図４の各実施形態においては、固定領域３００内の層数を増加させ
、プログラマブル層をより上位の相互接続層であるプログラマブル領域３１０へ移動可能
としている。よって、ＩＣ１００を新たに作製するにあたり必要なマスク数を削減するこ
とができる。ＩＣ１００は、前述の、メタル３層までが固定的な相互接続層であるメモリ
（ＲＡＭ）の例のように、カスタマイズ不可である固定的な相互接続層を有する多数の集
積回路１０５および機能ブロックを含んでいてもよい。
一例を示す図である。図４の各実施形態においては、固定領域３００内の層数を増加させ
、プログラマブル層をより上位の相互接続層であるプログラマブル領域３１０へ移動可能
としている。よって、ＩＣ１００を新たに作製するにあたり必要なマスク数を削減するこ
とができる。ＩＣ１００は、前述の、メタル３層までが固定的な相互接続層であるメモリ
（ＲＡＭ）の例のように、カスタマイズ不可である固定的な相互接続層を有する多数の集
積回路１０５および機能ブロックを含んでいてもよい。
図４の例において、固定領域３００は、従来のゲートアレイ技術の場合を示す図１Ａの
固定領域２００に加え、コンタクト層２０５、メタル１層２１１、ビア１層２１２、メタ
ル２層２２１を含む。種々の実施形態においては、特定の設計に応じて後から仕様・設定
変更するため、メタル２層２２１までは前もって製作したＩＣ１００のウエハを保持する
ことにより、固定層の数を増加しカスタマイズ可能な層の数を削減して、生産設備コスト
の削減および製造時間の短縮が可能となる。
固定領域２００に加え、コンタクト層２０５、メタル１層２１１、ビア１層２１２、メタ
ル２層２２１を含む。種々の実施形態においては、特定の設計に応じて後から仕様・設定
変更するため、メタル２層２２１までは前もって製作したＩＣ１００のウエハを保持する
ことにより、固定層の数を増加しカスタマイズ可能な層の数を削減して、生産設備コスト
の削減および製造時間の短縮が可能となる。
図４において、ＩＣ１００は、プログラマブル領域３１０の上に追加の固定領域３２０
を備えることもでき、プログラマブル層の層数をさらに削減してもよい。追加の固定領域
３２０は、ビア５層２５２、メタル６層２６１、および追加の相互接続層２７０を含んで
いてもよく、固定領域３２０は、配電ネットワーク、クロックネットワーク、および、シ
ステムリセット、テストモード、テストイネーブル等のグローバル信号ネットワークに利
用されうる。
を備えることもでき、プログラマブル層の層数をさらに削減してもよい。追加の固定領域
３２０は、ビア５層２５２、メタル６層２６１、および追加の相互接続層２７０を含んで
いてもよく、固定領域３２０は、配電ネットワーク、クロックネットワーク、および、シ
ステムリセット、テストモード、テストイネーブル等のグローバル信号ネットワークに利
用されうる。
図５Ａ〜図５Ｅは、プログラマブル領域３１０内の１層以上を用いて集積回路１０５を
作製する、種々の好適な実施形態を示す図である。回路１０５では、固定領域３００内の
層をあらかじめ決定および製作することもでき、それにより、マスク費用を削減し製造時
間を短縮してもよい。
作製する、種々の好適な実施形態を示す図である。回路１０５では、固定領域３００内の
層をあらかじめ決定および製作することもでき、それにより、マスク費用を削減し製造時
間を短縮してもよい。
図５Ａは、例示的なベースセル４００を用いた一実施形態の回路図であり、ベースセル
は、本例では、４つのＭＯＳトランジスタを含む。その他の実施形態では、ベースセルは
、６つ以上のＭＯＳトランジスタを含んでもよい。ベースセルは、２つのＰ型ＭＯＳトラ
ンジスタおよび２つのＮ型ＭＯＳトランジスタを有する。ＭＰＬおよびＭＰＲはＰ型トラ
ンジスタであり、左のＰ型トランジスタＭＰＬおよび右のＰ型トランジスタＭＰＲは共通
のドレインノードＰＭを有し、互いに接続している。左のＰ型トランジスタＭＰＬのソー
スノードをＰＬと表記し、右のＰ型トランジスタＭＰＲのソースノードをＰＲと表記する
。同様に、ＭＮＬおよびＭＮＲはＮ型ＭＯＳトランジスタであり、左のＮ型トランジスタ
ＭＮＬおよび右のＮ型トランジスタＭＮＲは共通のドレインノードＮＭを有する。左のＮ
型トランジスタＭＮＬのソースノードをＮＬと表記し、右のＮ型トランジスタＭＮＲのソ
ースノードをＮＲと表記する。Ｐ型トランジスタのボディノードであるＰＢおよびＮ型ト
ランジスタのボディノードであるＮＢも図示されている。ボディノード、ソースノード、
ドレインノード、およびゲートノードはすべてより上位レベル（例えば、メタル２層）へ
昇格（promoted）されて、プログラマブル領域３１０内の層によりプログラム可能である
。
は、本例では、４つのＭＯＳトランジスタを含む。その他の実施形態では、ベースセルは
、６つ以上のＭＯＳトランジスタを含んでもよい。ベースセルは、２つのＰ型ＭＯＳトラ
ンジスタおよび２つのＮ型ＭＯＳトランジスタを有する。ＭＰＬおよびＭＰＲはＰ型トラ
ンジスタであり、左のＰ型トランジスタＭＰＬおよび右のＰ型トランジスタＭＰＲは共通
のドレインノードＰＭを有し、互いに接続している。左のＰ型トランジスタＭＰＬのソー
スノードをＰＬと表記し、右のＰ型トランジスタＭＰＲのソースノードをＰＲと表記する
。同様に、ＭＮＬおよびＭＮＲはＮ型ＭＯＳトランジスタであり、左のＮ型トランジスタ
ＭＮＬおよび右のＮ型トランジスタＭＮＲは共通のドレインノードＮＭを有する。左のＮ
型トランジスタＭＮＬのソースノードをＮＬと表記し、右のＮ型トランジスタＭＮＲのソ
ースノードをＮＲと表記する。Ｐ型トランジスタのボディノードであるＰＢおよびＮ型ト
ランジスタのボディノードであるＮＢも図示されている。ボディノード、ソースノード、
ドレインノード、およびゲートノードはすべてより上位レベル（例えば、メタル２層）へ
昇格（promoted）されて、プログラマブル領域３１０内の層によりプログラム可能である
。
図５Ｂは、図５Ａの回路図と等価のベースセル４００の例示的なレイアウト図である。
ＭＰＬトランジスタおよびＭＮＬトランジスタの各ゲートは、ＧＬと表記されたゲート電
極と接続される。同様に、ＭＰＲトランジスタおよびＭＮＲトランジスタの各ゲートは、
ＧＲと表記されたゲート電極と接続される。図５Ｂにおいてもまた、ボディノード、ソー
スノード、ドレインノード、およびゲートノードはすべてより上位レベル（例えば、メタ
ル２層）へ昇格（promoted）されて、プログラマブル領域３１０内の層によりプログラム
可能である。
ＭＰＬトランジスタおよびＭＮＬトランジスタの各ゲートは、ＧＬと表記されたゲート電
極と接続される。同様に、ＭＰＲトランジスタおよびＭＮＲトランジスタの各ゲートは、
ＧＲと表記されたゲート電極と接続される。図５Ｂにおいてもまた、ボディノード、ソー
スノード、ドレインノード、およびゲートノードはすべてより上位レベル（例えば、メタ
ル２層）へ昇格（promoted）されて、プログラマブル領域３１０内の層によりプログラム
可能である。
図５Ｃは、図５Ｂに図示したベースセル４００の例示的なレイアウト図であり、固定領
域３００の一部でありうるコンタクト層２０５およびメタル１層２１１をさらに示す図で
ある。従来のスタンダードセル技術およびゲートアレイ技術においては、コンタクト層２
０５およびメタル１層２１１を用いて、トランジスタのさまざまなノードへの接続を行い
、図１Ａ〜１Ｂに示す所定の各機能を創出する。図５Ｃの実施形態においては、コンタク
ト層２０５およびメタル１層２１１は、主に、すべてのトランジスタのノードに上層のメ
タル２層２２１への伝導経路を提供するのに用いられる。
域３００の一部でありうるコンタクト層２０５およびメタル１層２１１をさらに示す図で
ある。従来のスタンダードセル技術およびゲートアレイ技術においては、コンタクト層２
０５およびメタル１層２１１を用いて、トランジスタのさまざまなノードへの接続を行い
、図１Ａ〜１Ｂに示す所定の各機能を創出する。図５Ｃの実施形態においては、コンタク
ト層２０５およびメタル１層２１１は、主に、すべてのトランジスタのノードに上層のメ
タル２層２２１への伝導経路を提供するのに用いられる。
種々の実施形態において、ゲートノード用および拡散ノード用のメタル１配線は、おも
に、ゲート電極方向（Ｙ方向）と同方向（平行）に配置されることが多い。本図において
は、ゲート電極層２０３はおもに垂直方向に延びており、ボディノード以外のすべてのト
ランジスタのノード用のメタル１配線は垂直方向を向いていてもよい。本発明のさらに別
の実施形態においては、電源ノード（ＶＣＣ）用のメタル１配線は、ゲート電極方向に直
交していてもよく、Ｐ型トランジスタのボディノードへ接続する。接地ノード（ＶＳＳ）
用のメタル１配線もまた、ゲート電極方向に直交していてもよく、Ｎ型トランジスタのボ
ディノードへ接続する。
に、ゲート電極方向（Ｙ方向）と同方向（平行）に配置されることが多い。本図において
は、ゲート電極層２０３はおもに垂直方向に延びており、ボディノード以外のすべてのト
ランジスタのノード用のメタル１配線は垂直方向を向いていてもよい。本発明のさらに別
の実施形態においては、電源ノード（ＶＣＣ）用のメタル１配線は、ゲート電極方向に直
交していてもよく、Ｐ型トランジスタのボディノードへ接続する。接地ノード（ＶＳＳ）
用のメタル１配線もまた、ゲート電極方向に直交していてもよく、Ｎ型トランジスタのボ
ディノードへ接続する。
図５Ｄは、図５Ｃに図示されるベースセル４００の例示的なレイアウト図であり、固定
領域３００内のビア１層２１２およびメタル２層２２１をさらに示す図である。メタル２
配線は、電源（ＶＣＣ）配線および接地（ＶＳＳ）配線を除いて、メタル１層と直交して
いてもよい。一実装形態においては、電源（ＶＣＣ）配線および接地（ＶＳＳ）メタル２
配線をメタル１配線の上部に配置してビア１層２１２と接続し、通電容量を増加させる一
方、ベースセル４００をカスタマイズする際に、電源および接地接続の簡素化が容易にな
り、プログラマブル領域３１０を用いてさまざまな機能性を有するセルを作製する。
領域３００内のビア１層２１２およびメタル２層２２１をさらに示す図である。メタル２
配線は、電源（ＶＣＣ）配線および接地（ＶＳＳ）配線を除いて、メタル１層と直交して
いてもよい。一実装形態においては、電源（ＶＣＣ）配線および接地（ＶＳＳ）メタル２
配線をメタル１配線の上部に配置してビア１層２１２と接続し、通電容量を増加させる一
方、ベースセル４００をカスタマイズする際に、電源および接地接続の簡素化が容易にな
り、プログラマブル領域３１０を用いてさまざまな機能性を有するセルを作製する。
本発明のさらに別の実施形態では、ベースセル４００に含まれる多数のメタル２層２２
１の配線は、どのトランジスタのノードとも接続していなくてもよく、上位層との信号接
続用のフィードスルーとして用いられてもよい。図５Ｄにおいて、メタル２配線４１１、
４１２、および４１３はフィードスルー配線であり、上位の相互接続層においてさまざま
なセル機能を実現しうるものであり、１つのベースセルから別の１つ以上のベースセルへ
の水平方向の信号接続を促進しうる。図５Ｄに示すように、図５Ａに示したすべてのトラ
ンジスタのノードはメタル２層２２１へ昇格（promoted）し（すなわち利用可能または電
気的にアクセス可能となり）、プログラマブル領域３１０内の層を用いて、異なる機能性
を有するセルを作製する際に用いることができる。
１の配線は、どのトランジスタのノードとも接続していなくてもよく、上位層との信号接
続用のフィードスルーとして用いられてもよい。図５Ｄにおいて、メタル２配線４１１、
４１２、および４１３はフィードスルー配線であり、上位の相互接続層においてさまざま
なセル機能を実現しうるものであり、１つのベースセルから別の１つ以上のベースセルへ
の水平方向の信号接続を促進しうる。図５Ｄに示すように、図５Ａに示したすべてのトラ
ンジスタのノードはメタル２層２２１へ昇格（promoted）し（すなわち利用可能または電
気的にアクセス可能となり）、プログラマブル領域３１０内の層を用いて、異なる機能性
を有するセルを作製する際に用いることができる。
図５Ｅは、図５Ｄのレイアウト図を簡略化した図であり、図５Ａに示すすべてのトラン
ジスタのノードから昇格した対応ノードを有するメタル２層のみを図示している。図５Ｅ
は、メタル３層２３１およびメタル５層２５１により使用されうる垂直トラック４２０、
およびメタル４層２４１およびメタル６層２６１により使用されうる水平トラック４３０
も図示しており、各トラックのピッチは、金属およびビアの間隔および幅の製造用設計規
則に基づいて、対応する各層の最小金属ピッチとすることができる。
ジスタのノードから昇格した対応ノードを有するメタル２層のみを図示している。図５Ｅ
は、メタル３層２３１およびメタル５層２５１により使用されうる垂直トラック４２０、
およびメタル４層２４１およびメタル６層２６１により使用されうる水平トラック４３０
も図示しており、各トラックのピッチは、金属およびビアの間隔および幅の製造用設計規
則に基づいて、対応する各層の最小金属ピッチとすることができる。
一実施形態によると、メタル２層２２１は好適な水平方向を有し、メタル３層２３１は
そのメタル２層２２１の好適な方向に直交する好適な垂直方向を有しうる。同様に、メタ
ル４層２４１は好適な水平方向を有し、メタル５層２５１はそのメタル４層２４１の好適
な方向に直交し、かつメタル２層２２１の好適な方向と同じである好適な垂直方向を有し
うる。
そのメタル２層２２１の好適な方向に直交する好適な垂直方向を有しうる。同様に、メタ
ル４層２４１は好適な水平方向を有し、メタル５層２５１はそのメタル４層２４１の好適
な方向に直交し、かつメタル２層２２１の好適な方向と同じである好適な垂直方向を有し
うる。
別の実施形態によると、メタル２配線の形状および長さは、メタル２配線４１１および
４１２として図示されるように、おのおの異なっていてもよい。メタル２配線は、他層（
例えばメタル３層、メタル５層）からの垂直配線により使用されうる、２本以上の垂直ル
ーティングトラック上にまたがっており、さまざまな機能回路を作製する際のレイアウト
を単純化し、１つ以上の（例えば、その層の金属配線のない）空トラックを実現してゲー
ト利用密度を高める。
４１２として図示されるように、おのおの異なっていてもよい。メタル２配線は、他層（
例えばメタル３層、メタル５層）からの垂直配線により使用されうる、２本以上の垂直ル
ーティングトラック上にまたがっており、さまざまな機能回路を作製する際のレイアウト
を単純化し、１つ以上の（例えば、その層の金属配線のない）空トラックを実現してゲー
ト利用密度を高める。
本発明のさらに別の実施形態によると、電源ＶＣＣ用および接地ＶＳＳ用メタル２配線
は、ベースセル４００の他のメタル２配線と、同じまたは異なる幅を有していてもよいし
、他のメタル２配線と、同じまたは異なる間隔（ピッチ）を有していてもよい。本実施形
態により可能となりうる利点としては、電源および接地配線ネットワークを設計する際の
柔軟性を促進できる点、プログラマブル領域３１０を用いて電源接続の頻度を減らし、よ
り望ましいルータビリティおよびゲート利用が実現可能という点が挙げられる。
は、ベースセル４００の他のメタル２配線と、同じまたは異なる幅を有していてもよいし
、他のメタル２配線と、同じまたは異なる間隔（ピッチ）を有していてもよい。本実施形
態により可能となりうる利点としては、電源および接地配線ネットワークを設計する際の
柔軟性を促進できる点、プログラマブル領域３１０を用いて電源接続の頻度を減らし、よ
り望ましいルータビリティおよびゲート利用が実現可能という点が挙げられる。
本発明のさらなる実施形態によると、ベースセル４００は、プログラマブル領域３１０
の層のみを利用して、インバータ回路、バッファ回路、ＮＡＮＤ回路、ＮＯＲ回路、フリ
ップフロップ回路、ラッチ回路、マルチプレクサ回路、および他の機能回路等、多様な機
能を果たすよう形成されてもよい。
の層のみを利用して、インバータ回路、バッファ回路、ＮＡＮＤ回路、ＮＯＲ回路、フリ
ップフロップ回路、ラッチ回路、マルチプレクサ回路、および他の機能回路等、多様な機
能を果たすよう形成されてもよい。
図６Ａは、本発明のある特定の実施形態による２入力ＮＡＮＤ回路の例示的なレイアウ
ト図であり、１つのベースセル４００は、プログラマブル領域３１０のビア２層２２２お
よびメタル３層２３１のみを用いてＮＡＮＤ機能回路を作製している。ベースセル４００
のメタル２配線は、２つ以上の垂直トラック上にまたがっており、従来のゲートアレイと
比較して、より単純にトランジスタのノードの接続を実現できるよう配列されていてもよ
い。その場合、占有される垂直金属トラックの数が減少する可能性があり、集積回路１０
０の作製に利用可能な１つ以上の（同層金属配線のない）空垂直トラックが実現されうる
。
ト図であり、１つのベースセル４００は、プログラマブル領域３１０のビア２層２２２お
よびメタル３層２３１のみを用いてＮＡＮＤ機能回路を作製している。ベースセル４００
のメタル２配線は、２つ以上の垂直トラック上にまたがっており、従来のゲートアレイと
比較して、より単純にトランジスタのノードの接続を実現できるよう配列されていてもよ
い。その場合、占有される垂直金属トラックの数が減少する可能性があり、集積回路１０
０の作製に利用可能な１つ以上の（同層金属配線のない）空垂直トラックが実現されうる
。
図６Ａの例を参照すると、ＮＡＮＤ機能を作製するにあたり４本のうち３本のメタル３
垂直トラックのみが利用されうる。よって、このデバイスでは、１本の（メタル３配線な
しの）空メタル３垂直トラック５１０が集積回路１００を構成する際に利用可能となりう
る。この可能となりうる利点は、図６Ｂに図示されよう。図６Ｂでは２つの異なる２つの
入力ＮＡＮＤ回路が隣り合って設置されている。本例では、図６Ａでは垂直トラック５１
０である垂直トラック５２０にはメタル３配線がなく、集積回路１００を構成する際の信
号接続に利用可能である。
垂直トラックのみが利用されうる。よって、このデバイスでは、１本の（メタル３配線な
しの）空メタル３垂直トラック５１０が集積回路１００を構成する際に利用可能となりう
る。この可能となりうる利点は、図６Ｂに図示されよう。図６Ｂでは２つの異なる２つの
入力ＮＡＮＤ回路が隣り合って設置されている。本例では、図６Ａでは垂直トラック５１
０である垂直トラック５２０にはメタル３配線がなく、集積回路１００を構成する際の信
号接続に利用可能である。
ここで図６Ａを参照すると、いくつかの実施形態に係る、別の図示される利点は、Ａ２
ポート５０１用およびＺＮポート５０３用のメタル３配線は、ポートの垂直方向において
（アクセス可能な）他のメタル３配線とは関係がないことである。よって、メタル３層を
用いたこれらのポートへの接続可能性を実現し、集積回路１００を実装する際、ルータビ
リティおよびゲート利用密度を高めることが可能となりうる。図６Ａの実施形態の他の利
点は、メタル３ポートＡ１、メタル３ポートＡ２、およびメタル３ポートＡ３は、多数の
水平トラック上にまたがるため、信号接続を向上可能なことである。なぜなら、自動的信
号ルータは、集積回路１００を構成する際、複数の金属層およびビア層を用いて、ジョグ
または方向転換なしに、信号接続にとって最適な水平ルーティングトラックを選択するこ
とができるからである。例えば、ＺＮポート５０３は１０本の水平ルーティングトラック
上にまたがっており、自動信号ルータは、その中から最短かつ直線的な信号接続（例えば
メタル４層）を、複数の金属層およびビア層を用いて、ジョグまたは方向転換なしで、選
択しうる。
ポート５０１用およびＺＮポート５０３用のメタル３配線は、ポートの垂直方向において
（アクセス可能な）他のメタル３配線とは関係がないことである。よって、メタル３層を
用いたこれらのポートへの接続可能性を実現し、集積回路１００を実装する際、ルータビ
リティおよびゲート利用密度を高めることが可能となりうる。図６Ａの実施形態の他の利
点は、メタル３ポートＡ１、メタル３ポートＡ２、およびメタル３ポートＡ３は、多数の
水平トラック上にまたがるため、信号接続を向上可能なことである。なぜなら、自動的信
号ルータは、集積回路１００を構成する際、複数の金属層およびビア層を用いて、ジョグ
または方向転換なしに、信号接続にとって最適な水平ルーティングトラックを選択するこ
とができるからである。例えば、ＺＮポート５０３は１０本の水平ルーティングトラック
上にまたがっており、自動信号ルータは、その中から最短かつ直線的な信号接続（例えば
メタル４層）を、複数の金属層およびビア層を用いて、ジョグまたは方向転換なしで、選
択しうる。
図６Ｃは、３つのベースセル４００を用いて、インバータに接続されている４入力ＮＡ
ＮＤにより作製可能な４入力ＡＮＤ回路を示すレイアウト図であり、後工程に利用可能な
１本以上の空メタル３垂直トラックが存在しうることをさらに示している。垂直トラック
５２１、５２２、および５２３は空でありメタル３配線を有していない。よって集積回路
１００に実装した際の信号接続を高めることが可能となる。本発明の各実施形態によると
、２つ以上のベースセル４００により実装可能な機能回路は、２本以上の空のメタル３垂
直トラックを有する可能性があるため、より望ましいルータビリティおよびゲート利用が
実現可能となる。
ＮＤにより作製可能な４入力ＡＮＤ回路を示すレイアウト図であり、後工程に利用可能な
１本以上の空メタル３垂直トラックが存在しうることをさらに示している。垂直トラック
５２１、５２２、および５２３は空でありメタル３配線を有していない。よって集積回路
１００に実装した際の信号接続を高めることが可能となる。本発明の各実施形態によると
、２つ以上のベースセル４００により実装可能な機能回路は、２本以上の空のメタル３垂
直トラックを有する可能性があるため、より望ましいルータビリティおよびゲート利用が
実現可能となる。
図７は、多数のベースセル４００を有する別の例示的集積回路１０５を示す図である。
例示的なＩＣは、図５Ｅに示されるようなメタル２層のみを有する２×４配列のベースセ
ル４００を含む。一実施形態によると、多数のベースセル４００は、電源（ＶＣＣ）バス
または接地（ＶＳＳ）バスを共有するために、行方向に配列されていてもよく、それらは
交互にＸ軸に対して対称（例えば、Ｘ軸に対して線対称）であってもよい。具体的な実施
形態ではベースセル４００は行方向に配列されうるが、他の実施形態ではベースセル４０
０は列方向に配列されていてもよい。
例示的なＩＣは、図５Ｅに示されるようなメタル２層のみを有する２×４配列のベースセ
ル４００を含む。一実施形態によると、多数のベースセル４００は、電源（ＶＣＣ）バス
または接地（ＶＳＳ）バスを共有するために、行方向に配列されていてもよく、それらは
交互にＸ軸に対して対称（例えば、Ｘ軸に対して線対称）であってもよい。具体的な実施
形態ではベースセル４００は行方向に配列されうるが、他の実施形態ではベースセル４０
０は列方向に配列されていてもよい。
本発明の他の実施形態は、機能ブロックをさらに容易にレイアウトするために１つ以上
の異なるタイプのベースセル４００を有していてもよい。図８Ａおよび８Ｂは、図５Ｃに
示された同じベースセル４００を有しつつ、異なるメタル２配線パターンを有しうる例示
的ベースセルを示す図である。
の異なるタイプのベースセル４００を有していてもよい。図８Ａおよび８Ｂは、図５Ｃに
示された同じベースセル４００を有しつつ、異なるメタル２配線パターンを有しうる例示
的ベースセルを示す図である。
例えば、図８Ａは、図５Ｅと同様のメタル２パターンを有する、第１タイプ（タイプＡ
）のベースセル４００であってもよい。図８Ｂは、図５Ｅとは異なるメタル２パターンを
有する、第２タイプ（タイプＢ）のベースセル４００であってもよく、１つ以上の異なる
メタル２パターンが存在しうる。図８Ｂはそのような例で、第２タイプのベースセル４０
０は、１本のメタル２配線７０２を含み、それは図８Ａのメタル２配線７０１とは異なる
ものであってもよい。
）のベースセル４００であってもよい。図８Ｂは、図５Ｅとは異なるメタル２パターンを
有する、第２タイプ（タイプＢ）のベースセル４００であってもよく、１つ以上の異なる
メタル２パターンが存在しうる。図８Ｂはそのような例で、第２タイプのベースセル４０
０は、１本のメタル２配線７０２を含み、それは図８Ａのメタル２配線７０１とは異なる
ものであってもよい。
図８Ｃは集積回路１０５の別の実施形態の図であり、集積回路１０５は、多数の第１タ
イプおよび第２タイプのベースセル４００を含む。本図において、両方のタイプのベース
セル４００の２×４配列が含まれる。本実施形態においては、より長尺なメタル２配線７
０３が実現可能であるという利点が得られるため、大規模なセル機能を作製する際により
容易にレイアウトすることができ、接続可能なベースセル４００を多く含むことができる
。
イプおよび第２タイプのベースセル４００を含む。本図において、両方のタイプのベース
セル４００の２×４配列が含まれる。本実施形態においては、より長尺なメタル２配線７
０３が実現可能であるという利点が得られるため、大規模なセル機能を作製する際により
容易にレイアウトすることができ、接続可能なベースセル４００を多く含むことができる
。
図９は、さらに別の実施形態を示す図であり、この実施形態では、集積回路１００は１
層以上のプログラマブル層および１層以上の固定層またはそれらの任意の組み合わせを有
する可変プログラマブル領域８９０を含む。固定領域８００はすでに記載した構成と同様
であってよいし、プログラマブル領域８１０を用いた集積回路１０５の作製に供するもの
であってもよい。しかしながら、種々の固定的な金属層を含む多数の機能ブロックを有す
る集積回路１００を作製するためには、追加の相互接続層が必要となる場合もありうる。
したがって、図９の実施形態においては、集積回路１０５の作製にあたり、より層数の多
い固定領域８００およびプログラマブル領域８１０を用いてもよい。また、集積回路１０
０の相互接続要求に基づき追加のプログラマブル層および固定層を加えてもよく、プログ
ラマブル相互接続層の層数をさらに最小限に削減してもよい。
層以上のプログラマブル層および１層以上の固定層またはそれらの任意の組み合わせを有
する可変プログラマブル領域８９０を含む。固定領域８００はすでに記載した構成と同様
であってよいし、プログラマブル領域８１０を用いた集積回路１０５の作製に供するもの
であってもよい。しかしながら、種々の固定的な金属層を含む多数の機能ブロックを有す
る集積回路１００を作製するためには、追加の相互接続層が必要となる場合もありうる。
したがって、図９の実施形態においては、集積回路１０５の作製にあたり、より層数の多
い固定領域８００およびプログラマブル領域８１０を用いてもよい。また、集積回路１０
０の相互接続要求に基づき追加のプログラマブル層および固定層を加えてもよく、プログ
ラマブル相互接続層の層数をさらに最小限に削減してもよい。
当業者には、上記の記載は例示に過ぎず、いかなる場合も限定を意図したものではない
ことが理解されよう。開示した範囲内の内容を精査すれば、本発明のその他の実施形態も
、当業者には容易に自明となるであろう。
ことが理解されよう。開示した範囲内の内容を精査すれば、本発明のその他の実施形態も
、当業者には容易に自明となるであろう。
以上、好適な実施形態を種々の変形例や変更例とともに参照して、本発明の具体的な利
点について詳細に説明したが、本発明のより広範な局面において、さらなる実施形態、変
更、および変形が可能であり、それらはすべて以下に記載の請求の範囲に示す本発明の精
神および範囲により規定される。
点について詳細に説明したが、本発明のより広範な局面において、さらなる実施形態、変
更、および変形が可能であり、それらはすべて以下に記載の請求の範囲に示す本発明の精
神および範囲により規定される。
Claims (18)
- 論理ゲートの２次元アレイを含むゲートアレイ層であって、各論理ゲートは複数のトランジスタを含み、各トランジスタは前記トランジスタの異なる端子に対応する複数のトランジスタノードを含む、ゲートアレイ層と、
前記ゲートアレイ層に接続され、配電ネットワーク、クロックネットワークおよびグローバル信号ネットワークの少なくとも１つを構成する、少なくとも１つの上部テンプレートベース金属層であって、該上部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、少なくとも１つの上部テンプレートベース金属層と、
前記ゲートアレイ層に接続され、敷きつめられたセルのアレイを構成する、少なくとも１つの下部テンプレートベース金属層であって、前記少なくとも１つの下部テンプレートベースメタル層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、少なくとも１つの下部テンプレートベースメタル層と、
を備え、
前記セルのそれぞれは、
配線により相互接続してセル内で回路の一部を形成するために、前記セルの下層の各トランジスタに対して、水平配線の１つに接続が形成されることによりトランジスタノードへの接続が実現されて各トランジスタノードがアクセス可能となるように、それぞれ異なるトランジスタノードに接続された複数の千鳥水平配線と、
前記千鳥水平配線に接続されて前記トランジスタを複数相互接続する垂直配線によって本質的に構成される、少なくとも１つのプログラマブル金属層と
を備え、
前記少なくとも１つのプログラマブル金属層は、前記少なくとも１つの上部テンプレートベース金属層の下層であり、前記少なくとも１つの下部テンプレートベース層の上層である、
集積回路。 - 前記トランジスタのそれぞれとの間でトランジスタレベルの相互接続を形成するように構成された、少なくとも１つの下部テンプレートベース金属層をさらに備え、該下部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、請求項１に記載の集積回路。
- 少なくとも前記テンプレートベース金属層のそれぞれの配線の過半数に対し、各配線の長さおよび各配線の隣接する配線との間隔は、少なくとも当該集積回路の設計前にあらかじめ規定されている、請求項２に記載の集積回路。
- 前記テンプレートベース金属層のそれぞれは、敷きつめられて配置された複数のセルを含み、前記セルの一部は少なくとも同一の配列を有する、請求項２に記載の集積回路。
- 前記トランジスタのそれぞれとの間でトランジスタレベルの相互接続が可能になるように構成された、複数の下部テンプレートベース金属層をさらに備え、前記下部テンプレートベース金属層のそれぞれの配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、請求項２に記載の集積回路。
- 前記少なくとも１つのプログラマブル金属層は、前記少なくとも１つの下部テンプレートベース金属層の下層である、請求項２に記載の集積回路。
- 前記トランジスタを複数相互接続する、複数のプログラマブル金属層をさらに備える、請求項２に記載の集積回路。
- 前記複数のプログラマブル金属層は、前記少なくとも１つの下部テンプレートベース金属層の上層である、請求項７に記載の集積回路。
- 前記少なくとも１つのプログラマブル金属層は、前記少なくとも１つの他の下部テンプレートベース金属層の上層である、請求項２に記載の集積回路。
- 前記トランジスタのそれぞれとの間でトランジスタレベルの相互接続が可能になるように構成された、前記トランジスタを複数相互接続する、複数の他の下部テンプレートベース金属層をさらに備え、前記複数の他の下部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、請求項２に記載の集積回路。
- 前記少なくとも１つのプログラマブル金属層は、前記複数の他の下部テンプレートベース金属層の上層である、請求項１０に記載の集積回路。
- 前記トランジスタのそれぞれとの間でトランジスタレベルの相互接続が可能になるように構成された、前記トランジスタを複数相互接続する、少なくとも１つの他の下部テンプレートベース金属層をさらに備え、前記少なくとも１つの他の下部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、請求項１に記載の集積回路。
- 前記少なくとも２つの他の下部テンプレートベース金属層は、前記トランジスタの全てのトランジスタノードに電気的なアクセスを提供するように構成された、請求項１に記載の集積回路。
- 論理ゲートの２次元アレイを含むゲートアレイ層であって、各論理ゲートは複数のトランジスタを含み、各トランジスタは前記トランジスタの異なる端子に対応する複数のトランジスタノードを含む、ゲートアレイ層と、
前記ゲートアレイ層に接続され、配電ネットワーク、クロックネットワークおよびグローバル信号ネットワークの少なくとも１つを構成する、少なくとも１つの上部テンプレートベース金属層であって、該上部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、少なくとも１つの上部テンプレートベース金属層と、
前記ゲートアレイ層に接続され、敷きつめられたセルのアレイを構成する、少なくとも１つの下部テンプレートベース金属層であって、前記少なくとも１つの下部テンプレートベースメタル層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定され、前記セルのそれぞれは、配線により相互接続してセル内で回路の一部を形成するために、前記セルの下層の各トランジスタに対して、水平配線の１つに接続が形成されることによりトランジスタノードへの接続が実現されて各トランジスタノードがアクセス可能となるように、それぞれ異なるトランジスタノードに接続された複数の千鳥水平配線を備える、少なくとも１つの下部テンプレートベースメタル層と、
前記トランジスタを複数相互接続する、複数のプログラマブル金属層と、
を備え、
前記複数のプログラマブル金属層は、前記少なくとも１つの上部テンプレートベース金属層の下層であり、前記千鳥水平配線に接続された垂直配線を本質的に含む少なくとも１つのプログラマブル金属層を含む、
集積回路。 - 論理ゲートの２次元アレイを含むゲートアレイ層であって、各論理ゲートは複数のトランジスタを含み、各トランジスタは前記トランジスタの異なる端子に対応する複数のトランジスタノードを含む、ゲートアレイ層と、
前記ゲートアレイ層に接続され、配電ネットワーク、クロックネットワークおよびグローバル信号ネットワークの少なくとも１つを構成する、少なくとも１つの上部テンプレートベース金属層であって、該上部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、少なくとも１つの上部テンプレートベース金属層と、
前記ゲートアレイ層に接続され、敷きつめられたセルのアレイを構成する、少なくとも１つの下部テンプレートベース金属層であって、前記少なくとも１つの下部テンプレートベースメタル層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定され、前記セルのそれぞれは、配線により相互接続してセル内で回路の一部を形成するために、前記セルの下層の各トランジスタに対して、水平配線の１つに接続が形成されることによりトランジスタノードへの接続が実現されて各トランジスタノードがアクセス可能となるように、それぞれ異なるトランジスタノードに接続された複数の千鳥水平配線を備える、少なくとも１つの下部テンプレートベースメタル層と、
前記トランジスタを複数相互接続する少なくとも１つのプログラマブル金属層と、
前記トランジスタのそれぞれとの間でトランジスタレベルの相互接続が可能になるように構成された、前記トランジスタを複数相互接続する、少なくとも１つの他の下部テンプレートベース金属層をさらに備え、前記少なくとも１つの他の下部テンプレートベース金属層の配線の構成は、少なくとも当該集積回路の設計前に主にあらかじめ規定されている、
集積回路。 - 前記トランジスタのそれぞれとの間でトランジスタレベルの相互接続が可能になるように構成された、前記トランジスタを複数相互接続する、少なくとも１つのたの下部テンプレートベース金属層をさらに備え、前記少なくとも１つの他の下部テンプレートベース金属層は、少なくとも前記集積回路の設計前に主にあらかじめ規定されている、請求項１４に記載の集積回路。
- 前記少なくとも１つの他の下部テンプレートベース金属層は、前記トランジスタの全てのトランジスタノードに電気的なアクセスを提供するように構成された、請求項１６に記載の集積回路。
- 前記少なくとも１つの他の下部テンプレートベース金属層は、前記トランジスタの全てのトランジスタノードに電気的なアクセスを提供するように構成された、請求項１５に記載の集積回路。
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|---|---|---|---|
| JP2014534617A Pending JP2014528649A (ja) | 2011-10-07 | 2012-09-28 | 複数のプログラマブル領域を有するゲートアレイ構造 |
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