JPH04306876A - ゲートアレイ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

【０００１】この発明はゲートアレイと呼ばれるトラン
ジスタ拡散層を共通パターンとし、その上の配線パター
ンで種々の論理を実現するゲートアレイ集積回路に関す
るもので、特に、同一チップ内に相補型トランジスタ（
以下、ＣＭＯＳトランジスタと称す）とバイポーラトラ
ンジスタとを規則的に敷き詰めるゲートアレイ（Ｓｅａ
　ｏｆ　Ｇａｔｅ　Ａｒｒａｙ）　集積回路に関するも
のである。

【０００２】

【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩは大規模化の傾向にあり、その要求に対処する
為、高集積化が可能で、低消費電力という特徴をもつＣ
ＭＯＳトランジスタが主流になってきている。しかし、
高速化の要求に対しては、微細化技術の進展に依りＭＯ
Ｓの動作速度が向上しているとはいえ、充分に応えられ
ないのが現状である。通常、高速の分野では、ＥＣＬを
中心とするバイポーラトランジスタが主流であるが、バ
イポーラ素子は消費電力が極めて大きく、高集積化の大
きな制約になっている。

【０００３】このような背景において、高速，低消費電
力のデバイスを実現すべく，ＣＭＯＳトランジスタの高
集積・低消費電力という特徴とバイポーラトランジスタ
の高速性を併せ持つことを可能とするＢｉＣＭＯＳ技術
が注目されてきている。

【０００４】図１１は従来のバイポーラトランジスタと
ＣＭＯＳトランジスタを備えたゲートアレイ（以下、Ｂ
ｉＣＭＯＳゲートアレイと称す）　として、２入力ＮＡ
ＮＤゲートの基本セルの構造例を示す図であり、これは
例えば特開昭６０−１６５７５１号公報に示されている
。

【０００５】図１１において、４はゲートアレイの基本
セルであり、該基本セル４内には、ＰＭＯＳトランジス
タ１、ＮＭＯＳトランジスタ２、バイポーラトランジス
タ１４，１５、抵抗１６，１７が形成されている。２８
はゲート電極、３４，３５はそれぞれバイポーラトラン
ジスタ１４，１５の分離領域、３６はＮウエルであり、
Ｎウエル３６内にはＰＭＯＳトランジスタ１のチャネル
領域及びソース，ドレイン拡散領域としての拡散層３２
が形成されている。また、３３はＮＭＯＳトランジスタ
２のチャネル領域及びソース，ドレイン拡散領域として
の拡散層である。

【０００６】このような基本セル４でゲートアレイを構
成すると、全てのゲート電極２８がＢｉＣＭＯＳゲート
になる必要がないため、ＣＭＯＳトランジスタに対して
分離されたバイポーラトランジスタ１４，１５が多く存
在することになり、集積度が低くなるという問題が生じ
る。

【０００７】そこでこの問題を解決し、領域を少しでも
有効に使えるように、複数個のＣＭＯＳトランジスタに
対して１個のバイポーラトランジスタをもつ基本セル構
造としたものが、アイ・イー・イー・イー　　カスタム
　　インテグレィテッド　　サーキッツカンファレンス
　　１９８９年　　８．５．１　〜８．５．４　頁（Ｉ
ＥＥＥ　ＣＩＣＣ　１９８９　　Ｐ．Ｐ．　８．５．１
−８．５．４　）に示されており、これを図１２に示す
。また、図１３は図１２の基本セルを用いてＢｉＣＭＯ
Ｓ論理ゲートを構成する時の概念を示す基本セルのパタ
ーンレイアウトを示す平面図である。これらの図におい
て、図１１と同一符号は同一または相当部分を示し、１
ａはＰＭＯＳトランジスタのゲート、３７はＮウエルと
電位をとるためのＮ＋　拡散層、３８はＰウエルと電位
をとるためのＰ＋　拡散層を示している。また、１８は
ＰＭＯＳトランジスタ１，ＮＭＯＳトランジスタ２，抵
抗１７，バイポーラトランジスタ１４，１５により構成
されるＢｉＣＭＯＳトランジスタの論理ゲートであり、
１９はその配線領域を示している。

【０００８】図１２に示した基本セル４を同一半導体基
板上に敷き詰めて配置したＢｉＣＭＯＳゲートアレイ回
路は、分離されたバイポーラトランジスタの数を最小化
し、必要とする場合は、上下に隣接する基本セルのバイ
ポーラトランジスタを利用する。これにより、１つのＣ
ＭＯＳトランジスタに対して分離されたバイポーラトラ
ンジスタが１個と従来の半分になり、チップサイズの増
大が抑制される。

【０００９】

【発明が解決しようとする課題】しかしながら上述した
図１２のＢｉＣＭＯＳゲートアレイ用の基本セル４は、
依然としてバイポーラ部分の面積がかなり大きく、例え
ば、同一設計ルールでは、約２〜３倍以上もＣＭＯＳゲ
ートアレイに比べてセル面積が大きくなり、集積度がか
なり低下するという欠点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、集積度を上げることができ、か
つ、高速化が可能なＢｉＣＭＯＳのゲートアレイ集積回
路を提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るゲートア
レイ集積回路は、内部領域と分離したバイポーラトラン
ジスタ領域を設けることなく、ＣＭＯＳトランジスタと
、ＣＭＯＳトランジスタのＮＭＯＳトランジスタ，ＰＭ
ＯＳトランジスタのそれぞれのソースまたはドレイン拡
散領域をそのベースと共有するように形成した２つのバ
イポーラトランジスタ、あるいは、ＮＭＯＳトランジス
タ，ＰＭＯＳトランジスタのいずれか一方のトランジス
タのソースまたはドレイン拡散領域をそのベースと共有
するように形成した１つのバイポーラトランジスタとを
有する基本セルを、内部ゲート領域に敷き詰めて配置し
、ＢｉＣＭＯＳゲートアレイとしたものである。

【００１２】

【作用】この発明に係るゲートアレイ集積回路は、ＣＭ
ＯＳトランジスタと、ＣＭＯＳトランジスタのＰＭＯＳ
トランジスタ，ＮＭＯＳトランジスタのそれぞれに融合
された２つのバイポーラトランジスタ、あるいはＰＭＯ
ＳトランジスタあるいはＮＭＯＳトランジスタのいずれ
か一方に融合されたバイポーラトランジスタのみを用い
て基本セルを構成したので、基本セル内に内部領域と分
離された独立したバイポーラトランジスタの領域がなく
なり、チップ全体の領域を有効に活用することができる
。また、配線長が短くなるので、負荷容量が減少し、高
速化が図れる。

【００１３】

【実施例】図１はこの発明の一実施例によるゲートアレ
イ集積回路の基本セル構造を示す図である。図において
、１はＰＭＯＳトランジスタ、２はＮＭＯＳトランジス
タ、３はＰＭＯＳトランジスタ１に融合されたＮＰＮバ
イポーラトランジスタであり、これらにより基本セル４
を構成している。また、２０はＰＭＯＳトランジスタ１
のＮウエル電位固定領域，及びＮＰＮバイポーラトラン
ジスタトランジスタ３のコレクタ領域、２１，２４，２
６は分離酸化膜領域、２２はＰ＋　ソース・ドレイン拡
散領域，及びＰＭＯＳトランジスタ１のチャネル領域、
２３はＮＰＮバイポーラトランジスタ３のベース，エミ
ッタ領域、２５はＮ＋　ソース・ドレイン拡散領域，及
びＮＭＯＳトランジスタ２のチャネル領域、２７はＮＭ
ＯＳトランジスタのＰウエル電位固定領域であり、２８
はゲート電極である。

【００１４】また、図２はプルアップ側だけＢｉＣＭＯ
Ｓとした、　Ｐｕｌｌ−ｕｐＢｉＣＭＯＳタイプの２入
力ＮＡＮＤゲートの回路図を示しており、図２において
、１はＰＭＯＳトランジスタ、２はＮＭＯＳトランジス
タ、３はＰＭＯＳトランジスタ１のソース拡散領域また
はドレイン拡散領域をそのベースとして形成した、ＰＭ
ＯＳトランジスタに融合されたＮＰＮバイポーラトラン
ジスタ、５は電源端子、６はグランド電位を供給する端
子、７，８はともにＮＭＯＳトランジスタ２のゲートに
接続された入力ピン、９は出力ピン、１０はＰＭＯＳト
ランジスタ１に融合されたバイポーラトランジスタ３の
ベース電荷引き抜き抵抗であり、これはそのゲートがグ
ランド６に接続されたＰＭＯＳトランジスタから構成さ
れている。

【００１５】また、図３に図２に対応する本発明の一実
施例によるゲートアレイ集積回路のレイアウトパターン
例を、図４に図３のＩＶ−ＩＶ’断面図を示す。図３，
図４において、図１及び図２と同一符号は同一または相
当部分を示しており、１ａはＰＭＯＳトランジスタ１の
ゲートであり、１ｂはＰＭＯＳトランジスタのソースあ
るいはドレイン領域、１１はアルミ配線である。また、
１ｃはＰＭＯＳトランジスタのＮウエル、３ａ，３ｂ，
３ｃはそれぞれＰＭＯＳトランジスタに融合されたバイ
ポーラトランジスタ３のエミッタ領域，ベース領域，コ
レクタ領域を示しており、１２は分離酸化膜、３０はＰ
型半導体基板、３１はＮ＋　半導体層である。

【００１６】図２において、バイポーラトランジスタ３
のベース電荷引き抜き抵抗１０は、作り付けの抵抗では
なく、ＰＭＯＳトランジスタのＯＮ抵抗を利用している
。また、バイポーラトランジスタ３はコレクタ３ｃが常
に電源電位５に接続されている。このため図４に示した
ように、バイポーラトランジスタ３のコレクタ３ｃをＰ
ＭＯＳトランジスタ１のウェル１ｃと共通化することが
可能である。従って、ＰＭＯＳトランジスタのソース・
ドレイン１ｂと接してバイポーラトランジスタ３のベー
ス３ｂを作り、その中にエミッタ３ａを作ることができ
る。

【００１７】このようにして作られたセルのレイアウト
パターンが図１である。図１において、基本セル４はＰ
ＭＯＳトランジスタ１，ＮＭＯＳトランジスタ２とＰＭ
ＯＳトランジスタ１に融合されたＮＰＮバイポーラトラ
ンジスタ３とから構成されている。ＭＯＳトランジスタ
の分離はゲート分離方式を採用しており、ＰＭＯＳトラ
ンジスタ１のソース・ドレイン１ａ内に作られたバイポ
ーラトランジスタ３同士の分離もゲート分離方式を用い
ている。このためバイポーラトランジスタ３をＭＯＳト
ランジスタ１，２と同じ間隔で配置できる。また、バイ
ポーラトランジスタ３のベース領域３ｂはＰＭＯＳトラ
ンジスタ１のドレイン領域と接続されているため、この
ための配線が不要であり、集積度を大幅に上げることが
できる。また、配線が不要となるので、負荷容量が減少
でき、高速化が図れる。

【００１８】このように、本実施例においては内部領域
と分離されたバイポーラトランジスタを用いず、ＰＭＯ
Ｓトランジスタ１に融合されたバイポーラトランジスタ
３を用いるので、全てがＭＯＳトランジスタと同じ間隔
で配置されることとなり、回路の配置に無駄がなく、バ
イポーラトランジスタを使用しているにも関わらず高集
積化，高速化を実現できる。

【００１９】また、図６は図１に示した基本セル４をゲ
ートアレイ集積回路内に配置した状態を示しており、こ
れは、基本セル４をＹ方向だけ折り返して配置し、内部
領域を敷き詰めたものである。図において、図１と同一
符号は同一または相当部分を示している。このようなＹ
方向の折り返し配置でゲートアレイ集積回路を構成した
場合、使用しない部分を配線領域として扱うことが可能
である。また、このような配置によれば、隣接する基本
セルにおいて、ＰＭＯＳトランジスタ１，ＮＭＯＳトラ
ンジスタ２のウエル電位固定領域２０，２７を共通にで
きるため、電位固定のための領域の面積を半分にでき、
集積化を図ることができる。さらに、大規模なまとまっ
た回路を搭載する場合は、用いる論理ゲートに合わせて
容易に配線領域の位置を変更することが可能であり、レ
イアウトの配線が短く、集積度の高い回路を構成するこ
とができる。また、配線長を短くできるので、負荷容量
を減少でき高速化も図れる。

【００２０】また、図２に示したＰｕｌｌ−ｕｐ　Ｂｉ
ＣＭＯＳタイプはＣＭＯＳ，ＢｉＣＭＯＳ（Ｐｕｓｈ−
ＰｕｌｌＢｉＣＭＯＳタイプ）と比べて、ほとんどのフ
ァンアウトと配線容量から求められる負荷容量の範囲で
は高速である。しかし、ＮＭＯＳトランジスタ２のドラ
イブ能力不足を補う必要がある場合には、ＮＭＯＳトラ
ンジスタ２のゲート長をＰＭＯＳトランジスタ１のそれ
より小さくしたり、また、ＮＭＯＳトランジスタ１を並
列に接続するとよく、これにより、バイポーラトランジ
スタを用いた場合（Ｐｕｓｈ−ＰｕｌｌＢｉＣＭＯＳタ
イプ）と同様の高速化が期待できる。図５に　Ｐｕｌｌ
−ｕｐＢｉＣＭＯＳタイプの２入力ＮＡＮＤゲートの回
路において、ＮＭＯＳトランジスタ２を並列に接続した
状態を示す。

【００２１】以下、この発明の他の実施例によるゲート
アレイ集積回路の基本セルを図７にを用いて説明する。 図７において、図１と同一符号は同一または相当部分を
示している。基本セル４を１つのＰＭＯＳトランジスタ
１と２つのＮＭＯＳトランジスタ２とＰＭＯＳトランジ
スタ１に融合された１つのＮＰＮバイポーラトランジス
タ３とから構成している。本実施例ではＮＭＯＳトラン
ジスタ２の数を２個と上記実施例の２倍に増やしている
が、これは上述の図５に示した回路、つまりＮＭＯＳト
ランジスタ２を２個並列に接続した場合のように、ＰＭ
ＯＳトランジスタ１よりもＮＭＯＳトランジスタ２の数
が多いときに非常に有効である。

【００２２】このようにＮＭＯＳトランジスタ２の数が
増加した場合においても、上記実施例と同様に、ＭＯＳ
トランジスタの分離，及びバイポーラトランジスタ３同
士の分離にゲート分離方式を用いているため、バイポー
ラトランジスタ３をＭＯＳトランジスタ１，２と同じ間
隔で配置でき、無駄なくこれらをレイアウトすることが
でき、これにより集積度を上げることができる。また、
配線長を短くすることができるので負荷容量を減少でき
高速化を図ることもできる。

【００２３】また、図７に示した本実施例による基本セ
ル４に関しても、これを用いてゲートアレイ集積回路を
構成する場合には、基本セル４をＹ方向だけ折り返して
配置してその内部領域を敷き詰めるとよく、これにより
、上記実施例と同様の効果が期待できる。また、図５に
対応する本実施例のレイアウトパターンを図８に示す。

【００２４】さらに、図９はこの発明のさらに他の実施
例によるゲートアレイ集積回路の基本セルを示す図であ
る。図において、図１と同一符号は同一または相当部分
を示しており、本実施例の基本セルは、ＰＭＯＳトラン
ジスタ１に融合されたバイポーラトランジスタ３のベー
ス電荷引き抜き抵抗として、作り付けの抵抗１３を用い
たものである。このため、上記の実施例に比してさらに
高集積化が可能となる。また、図１０は図９に示した基
本セル４の配置を示す図であるが、これは上記の実施例
と同様に、基本セル４をＹ方向だけ折り返し配置で内部
領域を敷き詰めるというものである。

【００２５】以上のように、幾つかの実施例に基づき具
体的に説明したが、この発明は上記の実施例のみに限定
されるものではない。

【００２６】即ち、上記実施例では基本セル内の１つの
バイポーラトランジスタとして、ＰＭＯＳトランジスタ
に融合したＮＰＮバイポーラトランジスタを用いた例に
ついて示したが、これはＮＭＯＳトランジスタに融合し
たＰＮＰバイポーラトランジスタであってもよく、この
場合においても上記実施例と同様の効果を奏する。

【００２７】また、さらには、上記実施例では基本セル
を、ＣＭＯＳトランジスタとＰＭＯＳトランジスタに融
合したＮＰＮバイポーラトランジスタにより構成したが
、ＮＭＯＳトランジスタにも同様に１つのバイポーラト
ランジスタを融合してＰＮＰバイポーラトランジスタと
し、これを含めて基本セルを構成するようにしてもよい
。

【００２８】

【発明の効果】以上のように、この発明によるゲートア
レイ集積回路は、その基本セルを、ＣＭＯＳトランジス
タと、ＣＭＯＳトランジスタを構成する１つあるいは２
つのＭＯＳトランジスタと融合したバイポーラトランジ
スタとにより構成したので、基本セル内で内部ゲート領
域と分離されたバイポーラトランジスタの領域をなくす
ことができ、これにより、基本セル面積の削減ができ、
チップ全体の領域を有効に活用でき、集積度を上げるこ
とが可能となるという効果がある。また、配線長を短く
することができるので負荷容量が減少でき、高速化にも
役立つという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるゲートアレイ集積回
路におけるＰｕｌｌ−ｕｐ　ＢｉＣＭＯＳタイプの基本
セルを示す図である。

【図２】２入力ＮＡＮＤゲート（Ｐｕｌｌ−ｕｐＢｉＣ
ＭＯＳタイプ）の回路図を示す図である。

【図３】図２に対応する本発明の一実施例によるゲート
アレイ集積回路の基本セルのレイアウトパターンを示す
図である。

【図４】図３のＩＶ−ＩＶ’断面を示す図である。

【図５】２入力ＮＡＮＤゲート（Ｐｕｌｌ−ｕｐＢｉＣ
ＭＯＳタイプ）において、ＮＭＯＳトランジスタを並列
に接続した回路を示す図である。

【図６】図１に示した基本セルのゲートアレイ集積回路
内の配置を示す図である。

【図７】この発明の他の実施例によるＰｕｌｌ−ｕｐ　
ＢｉＣＭＯＳタイプの基本セルを示す図である。

【図８】図５に対応する本発明の他の実施例によるゲー
トアレイ集積回路の基本セルのレイアウトパターンを示
す図である。

【図９】この発明のさらに他の実施例によるＰｕｌｌ−
ｕｐ　ＢｉＣＭＯＳタイプの基本セルを示す図である。

【図１０】図９に示した基本セルのゲートアレイ集積回
路内の配置を示す図である。

【図１１】従来のＢｉＣＭＯＳゲートアレイ用の基本セ
ルを示す図である。

【図１２】従来のＢｉＣＭＯＳゲートアレイ用の基本セ
ルを示す図である。

【図１３】図１２の基本セルを用いてＢｉＣＭＯＳ論理
ゲートを構成する時の概念を示すパターン平面図である
。

【符号の説明】

１　　　　　　　　　　ＰＭＯＳトランジスタ１ａ　　
　　　　　　ＰＭＯＳトランジスタのウエル２　　　　
　　　　　　ＮＭＯＳトランジスタ３　　　　　　　　
　　ＰＭＯＳトランジスタに融合されたバイポーラトラ
ンジスタ ３ａ　　　　　　　　ＰＭＯＳトランジスタに融合され
たバイポーラトランジスタのエミッタ ３ｂ　　　　　　　　ＰＭＯＳトランジスタに融合され
たバイポーラトランジスタのベース ３ｃ　　　　　　　　ＰＭＯＳトランジスタに融合され
たバイポーラトランジスタのコレクタ ４　　　　　　　　　　基本セル ５　　　　　　　　　　電源端子 ６　　　　　　　　　　グランド ７，８　　　　　　入力ピン ９　　　　　　　　　　出力ピン １０　　　　　　　　バイポーラトランジスタのベース
電荷引き抜き抵抗 １１　　　　　　　　アルミ配線 １２　　　　　　　　酸化膜 １３　　　　　　　　作り付けの抵抗 ２０　　　　　　　　ＰＭＯＳトランジスタのＮウエル
電位固定領域及びＮＰＮバイポーラトランジスタトラン
ジスタのコレクタ領域 ２１，２４，２６　　分離酸化膜領域 ２２　　　　　　　　Ｐ＋　ソース・ドレイン拡散領域
及びＰＭＯＳトランジスタのチャネル領域 ２３　　　　　　　　ＮＰＮバイポーラトランジスタ３
のベース，エミッタ領域 ２５　　　　　　　　Ｎ＋　ソース・ドレイン拡散領域
及びＮＭＯＳトランジスタのチャネル領域 ２７　　　　　　　　ＮＭＯＳトランジスタのＰウエル
電位固定領域 ２８　　　　　　　　ゲート電極 ２９　　　　　　　　Ｐ＋　拡散領域 ３０　　　　　　　　Ｐ型半導体基板 ３１　　　　　　　　Ｎ＋　拡散領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　同一半導体基板上に、相補型トランジ
   スタとバイポーラトランジスタとを含む基本セルを規則
   的に敷き詰めてなる、ゲートアレイ集積回路ににおいて
   、前記基本セルは、少なくとも、１つの相補型トランジ
   スタと、該相補型トランジスタを構成する第１導電型ト
   ランジスタ，第２導電型トランジスタのそれぞれのソー
   スまたはドレイン拡散領域をそのベースと共有するよう
   に形成した２つのバイポーラトランジスタ、あるいは、
   前記第１導電型トランジスタ，第２導電型トランジスタ
   のいずれか一方のトランジスタのソースまたはドレイン
   拡散領域をそのベースと共有するように形成した１つの
   バイポーラトランジスタと、からなることを特徴とする
   ゲートアレイ集積回路。