JPS6017930A - マスタ・スライス方式に於ける基本セル - Google Patents
マスタ・スライス方式に於ける基本セルInfo
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- JPS6017930A JPS6017930A JP58125288A JP12528883A JPS6017930A JP S6017930 A JPS6017930 A JP S6017930A JP 58125288 A JP58125288 A JP 58125288A JP 12528883 A JP12528883 A JP 12528883A JP S6017930 A JPS6017930 A JP S6017930A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスク・スライス方式を通用して製造される
大規模集積回路装置（ＬＳＩ）を構成する為の基本セル
の改良に関する。
大規模集積回路装置（ＬＳＩ）を構成する為の基本セル
の改良に関する。
従来技術と問題点
マスク・スライス方式は、一つの半導体チップ中に複数
のトランジスタや抵抗からなる基本セルを予め大量に作
製しておき、必要品種に応じて配線マスクを作製し、そ
の配線マスクを用いてトランジスタや抵抗間を接続する
加工を施して所望の動作をするＬＳＩを完成させるもの
である。
のトランジスタや抵抗からなる基本セルを予め大量に作
製しておき、必要品種に応じて配線マスクを作製し、そ
の配線マスクを用いてトランジスタや抵抗間を接続する
加工を施して所望の動作をするＬＳＩを完成させるもの
である。
従来、前記マスク・スライス方式を実施する際に適用さ
れる基本セルとして第１図及び第２図に関して説明され
るものが知られている。
れる基本セルとして第１図及び第２図に関して説明され
るものが知られている。
第１図は従来の基本セルの要部等価回路図である。
図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
図からＩＩる３Ｊ二うに、同一チャネルの１〜ランジス
タＱＰＩ及びＱＰ２、或いは、ＱＮＩ及びＱＮ２は、そ
のソース或いは）゛１／インのうち、いずれか一方を共
有し、〒トた、異なるチャネルの１〜ランジスタ例えば
ＱＰＩ及びＱＮＩ、或いけ、ＱＰ２及びＱＮ２をそれぞ
れ一絹としてそれぞれゲートを共有している。
タＱＰＩ及びＱＰ２、或いは、ＱＮＩ及びＱＮ２は、そ
のソース或いは）゛１／インのうち、いずれか一方を共
有し、〒トた、異なるチャネルの１〜ランジスタ例えば
ＱＰＩ及びＱＮＩ、或いけ、ＱＰ２及びＱＮ２をそれぞ
れ一絹としてそれぞれゲートを共有している。
第２図は第１図に示した基本セルの回路構成を具現化し
た所謂バルク・パターンを表わす要部平面図であり、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
た所謂バルク・パターンを表わす要部平面図であり、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
図に於いて、１はｐ型不純物拡散領域、２はｎ型不純物
拡１１に領域、３０１及び３Ｇ２は多結晶シリコン・デ
ー１−フｌｌ極、４ＣＮはｎ型基板コンタク１−・パタ
ーン、４ＣＰはｐ型基板コンタクト・パターンをそれぞ
れ示している。尚、ｎ型不純物拡散領域１はｎチャネル
・トランジスタＱＰＩ及びＱＰ２のソース領域或いし１
ドレイン領域を構成するものであり、そして、ｎ型不純
物拡散領域２ばｎチャネル・トランジスタＱＮＩ及びＱ
Ｎ２のソース領域或いば１・゛レイン領域を構成するも
のである。
拡１１に領域、３０１及び３Ｇ２は多結晶シリコン・デ
ー１−フｌｌ極、４ＣＮはｎ型基板コンタク１−・パタ
ーン、４ＣＰはｐ型基板コンタクト・パターンをそれぞ
れ示している。尚、ｎ型不純物拡散領域１はｎチャネル
・トランジスタＱＰＩ及びＱＰ２のソース領域或いし１
ドレイン領域を構成するものであり、そして、ｎ型不純
物拡散領域２ばｎチャネル・トランジスタＱＮＩ及びＱ
Ｎ２のソース領域或いば１・゛レイン領域を構成するも
のである。
通常のＬ Ｓ Ｉ ７４．、Ｉ：、 ＡｌすＶ体チップ
中δこ第２図に見られる基本セルを縦に並べた形状の基
本セル列が１１）１隔をおいて配設され、回路は基本セ
ル上にアルミニウム（／！７りからなる配線を施すこと
に依り形成される。
中δこ第２図に見られる基本セルを縦に並べた形状の基
本セル列が１１）１隔をおいて配設され、回路は基本セ
ル上にアルミニウム（／！７りからなる配線を施すこと
に依り形成される。
とごろで、第１図及び第２図に関して説明した基本セル
（コ、２人力ＮＡＮＤ或いは２人カＮＯＲ等の論理回１
／３を作ｊｉｂする場合にば有効であるが、ＲＡＭ （
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ。
（コ、２人力ＮＡＮＤ或いは２人カＮＯＲ等の論理回１
／３を作ｊｉｂする場合にば有効であるが、ＲＡＭ （
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ。
ｒｙ）、ｌ−ランスミッション・ゲート回路、クロック
ド（ｃｌｏｃｋｃｄ）デー１−回路（Ｃ２ＭＯ３回路）
等の回路を形成する場合は、多数を必要としたり、余剰
トランジスタが生したりする欠点がある。
ド（ｃｌｏｃｋｃｄ）デー１−回路（Ｃ２ＭＯ３回路）
等の回路を形成する場合は、多数を必要としたり、余剰
トランジスタが生したりする欠点がある。
例えば、ＲＡＭセルを形成するには、前記基本セルでは
４個を必要とし、しかも、使用しないトランジスタが６
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、一つの基本セルを用いて二つ作製するこ
としかできない。更にまた、クロックド・ゲート回路を
形成する場合では、前記基本セルを２１１１ｉ１必要と
し、そして、そこに含まれるトランジスタのうち半分は
使用されること２（＜余剰のものとなってしまう。
４個を必要とし、しかも、使用しないトランジスタが６
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、一つの基本セルを用いて二つ作製するこ
としかできない。更にまた、クロックド・ゲート回路を
形成する場合では、前記基本セルを２１１１ｉ１必要と
し、そして、そこに含まれるトランジスタのうち半分は
使用されること２（＜余剰のものとなってしまう。
発明の目的
本発明は、前記の如きマスク・スライス方式を適用して
製造されるＬＳＩを構成する為の基本セルの構成に改良
を加え、従来可能であったＮＡＮＤを或いばＮＯｒ？等
の論理回路の作製は勿論のこと、ＲＡＭ、１−ランスミ
ッション・デー１回１洛、クロックド・ゲート回路等を
少ない基本セル数で容易に構成することができるように
、また、余剰１−ランジスタが生しないようにし、従来
技術に依る場合に比較して、占有面積を少なくしようと
するものである。
製造されるＬＳＩを構成する為の基本セルの構成に改良
を加え、従来可能であったＮＡＮＤを或いばＮＯｒ？等
の論理回路の作製は勿論のこと、ＲＡＭ、１−ランスミ
ッション・デー１回１洛、クロックド・ゲート回路等を
少ない基本セル数で容易に構成することができるように
、また、余剰１−ランジスタが生しないようにし、従来
技術に依る場合に比較して、占有面積を少なくしようと
するものである。
発明の構成
本発明の基本セルでは、ソース領域或いはドレイン領域
を共有する２個のｎチャネル・トランジスタからなるｎ
チャネル・トランジスタ領域及びソース領域或いはドレ
イン領域を共有する２個のｎチャネル・トランジスタか
らなるｎチャネル・１−ランジスタ領域を有し且つ前記
２（ｆｌｉｔのｐチャネル・トランジスタ及び２１情１
のｎチャネル・トランジスタをそれぞれ別個に対応づけ
てｎチャネル・トランジスタのゲー１〜とｎチャネル・
トランジスタのゲー１〜とを共通接続してなる基本セル
に於いて、前記ｎチャネル領域の外側方に更に２個のｎ
チャネル（或いはｎチャネル）ｌ−ランジスタが並設さ
れると共に前記ｎチャネル・トランジスタ領域の外側方
に更に２個のｎチャネル（或いはｎチャネル）トランジ
スタが並設されてなる構成を採ることに依り、従来の基
本セルで有効に形成することができたＮＡＮＤ或いはＮ
ＯＨなどの論理回路は勿論のこと、ＲＡＭ、）ランスミ
ッション・ゲート回路、クロックド・ゲート回路なども
少ない基本セル数で、しかも、余剰トランジスタが生じ
ないように、従って、小さな占有面積で実現させ得る。
を共有する２個のｎチャネル・トランジスタからなるｎ
チャネル・トランジスタ領域及びソース領域或いはドレ
イン領域を共有する２個のｎチャネル・トランジスタか
らなるｎチャネル・１−ランジスタ領域を有し且つ前記
２（ｆｌｉｔのｐチャネル・トランジスタ及び２１情１
のｎチャネル・トランジスタをそれぞれ別個に対応づけ
てｎチャネル・トランジスタのゲー１〜とｎチャネル・
トランジスタのゲー１〜とを共通接続してなる基本セル
に於いて、前記ｎチャネル領域の外側方に更に２個のｎ
チャネル（或いはｎチャネル）ｌ−ランジスタが並設さ
れると共に前記ｎチャネル・トランジスタ領域の外側方
に更に２個のｎチャネル（或いはｎチャネル）トランジ
スタが並設されてなる構成を採ることに依り、従来の基
本セルで有効に形成することができたＮＡＮＤ或いはＮ
ＯＨなどの論理回路は勿論のこと、ＲＡＭ、）ランスミ
ッション・ゲート回路、クロックド・ゲート回路なども
少ない基本セル数で、しかも、余剰トランジスタが生じ
ないように、従って、小さな占有面積で実現させ得る。
発明の実施例
ｆＡＳ図副本発明−実施例の要部等価回路図であり、第
１図及び第２図に関して説明した部分と同１４１Ｘ分ε
：１同記号で１１↑小ｊ／である。
１図及び第２図に関して説明した部分と同１４１Ｘ分ε
：１同記号で１１↑小ｊ／である。
図にｈムいて、（：ｌ Ｉ） ：ｉ及びＱ Ｐ ４ ！
；ｌ新たに付加したｎチャネル・１〜ランジスタ、ＱＮ
３及びＱＮ４し、１新たにイ］加したｎチャネル・Ｉ・
ランジスタをそれぞれ示している。尚、付加するｌ・ラ
ンジスタの位置番よ、ｎチャネル・１−ランジスタとｎ
チャネル・トランジスタを図示されている状態と逆にし
ても良い。
；ｌ新たに付加したｎチャネル・１〜ランジスタ、ＱＮ
３及びＱＮ４し、１新たにイ］加したｎチャネル・Ｉ・
ランジスタをそれぞれ示している。尚、付加するｌ・ラ
ンジスタの位置番よ、ｎチャネル・１−ランジスタとｎ
チャネル・トランジスタを図示されている状態と逆にし
ても良い。
第４図は第３図に示した基本セルの回路構成を具現化し
た所、ｉＷバルク・パターンを表わす要部平面図であり
、第３図に関して説明した部分と同部分は同記号で指示
しである。
た所、ｉＷバルク・パターンを表わす要部平面図であり
、第３図に関して説明した部分と同部分は同記号で指示
しである。
図に於いて、５及び６はｎ型不純物拡散領域、７Ｇ］及
び７ Ｇ ２４才多結晶シリコン・ゲート電極、８及び
９ばｎ型不純物拡散領域、１０Ｇ１及び１０Ｇ２は多結
晶シリコン・ゲート電極をそれぞれ示しＣいる。尚、ｎ
型不純物拡散領域５絹ｐチヤネル・トランジスタＱＰ３
の、ｐ不純物拡１ｉ’ｌ領１μ（６はｎチャネル・トラ
ンジスタＱＰ４のそれぞれのソース領域或いはドレイン
領域を構成し、ｎ型不純物拡散領域８Ｇオｎチヤネル・
トランジスタＱＮ３の、ｎ型不純物拡１１に領域９はｎ
チャネル・トランジスタＱＮ／Ｉのそれぞれのソース領
域或いは１ルイン領域を構成するものである。尚、第３
図に関して説明したように、ｎチャネル・トランジスタ
ＱＰ３及びＱＰ４とｎチャネル・トランジスタＱＮ３及
びＱＮ／ｌとの位置を反対にしても良い。
び７ Ｇ ２４才多結晶シリコン・ゲート電極、８及び
９ばｎ型不純物拡散領域、１０Ｇ１及び１０Ｇ２は多結
晶シリコン・ゲート電極をそれぞれ示しＣいる。尚、ｎ
型不純物拡散領域５絹ｐチヤネル・トランジスタＱＰ３
の、ｐ不純物拡１ｉ’ｌ領１μ（６はｎチャネル・トラ
ンジスタＱＰ４のそれぞれのソース領域或いはドレイン
領域を構成し、ｎ型不純物拡散領域８Ｇオｎチヤネル・
トランジスタＱＮ３の、ｎ型不純物拡１１に領域９はｎ
チャネル・トランジスタＱＮ／Ｉのそれぞれのソース領
域或いは１ルイン領域を構成するものである。尚、第３
図に関して説明したように、ｎチャネル・トランジスタ
ＱＰ３及びＱＰ４とｎチャネル・トランジスタＱＮ３及
びＱＮ／ｌとの位置を反対にしても良い。
次に、前記第３図及び第４図に関して説明した基本セル
を用いて種々の回路を構成する場合を例示して説明する
。
を用いて種々の回路を構成する場合を例示して説明する
。
第５図４；Ｉ： ＲＡ Ｍセルを構成した場合の要７４
１１等価回路図であり、第３図及び第４図に関して説明
した部分と同部分は同記号で指示しである。尚、ＲＡＭ
を構成する場合、前記付加したトランジスタのチャネル
幅は従来の基本セルの構成と同じ部分に含まれる（・ラ
ンジスタのチャネル幅よりも大にする必要がある。
１１等価回路図であり、第３図及び第４図に関して説明
した部分と同部分は同記号で指示しである。尚、ＲＡＭ
を構成する場合、前記付加したトランジスタのチャネル
幅は従来の基本セルの構成と同じ部分に含まれる（・ラ
ンジスタのチャネル幅よりも大にする必要がある。
図に於いて、ＩＮＶＩ及びＩＮＶ２はインバータ、Ｗ
ＲＤ ｔｌ読め出しワード線、ＷＷは書き込めワード線
、Ｄｉば人力データ信号、五〒は反転入力データ信号、
Ｄｏ＆オ反転１１１カデータ信号をそれぞれ示している
。
ＲＤ ｔｌ読め出しワード線、ＷＷは書き込めワード線
、Ｄｉば人力データ信号、五〒は反転入力データ信号、
Ｄｏ＆オ反転１１１カデータ信号をそれぞれ示している
。
この回路に於けるインバーターＮＶＩ及びＩＮＶ ２
＋；ｌｐチャネル・Ｉ・ランジスタＱＰＩ及びＱＰ２、
ｎチャネル・トランジスタＱＮＩ及びＱＮ２で構成され
るものである。
＋；ｌｐチャネル・Ｉ・ランジスタＱＰＩ及びＱＰ２、
ｎチャネル・トランジスタＱＮＩ及びＱＮ２で構成され
るものである。
第６図は第５図に示した回路構成を具現化したバルク・
パターンを表わす要部平面図であり、第５図に関して説
明した部分と同部分は同記号で指示しである。
パターンを表わす要部平面図であり、第５図に関して説
明した部分と同部分は同記号で指示しである。
図に於いて、Ｌ Ａは第１Ｎ「１のＡ７＋配線（太い実
線）、ＬＢは第２層目の゛ＡＡ配線（太い破線）、ＮＡ
は第１層目のＡＡ配線ＬＡと半導体基板とのコンタクト
部分（白丸：○）、ＮＢ＆才第２層目のＡＰ配線ＬＢと
第１層目のＡｎ配線ＬＡとのコンタクト部分（２重丸：
◎）、ｖＤＩ＋は正側電源レベル、ＶＳＳは接地側電源
レベルをそれぞれ示している。因に、この実施例に依れ
ば、従来の基本セルを使用した場合と比較して、同一プ
ロセスであれば、面積ば１／２にすることができる。尚
、従来の基本セルでＲＡＭセルを構成するには４個が必
要であり、しかも、不使用のトランジスタが６個も生ず
ること番、ｌ前記した通りである。
線）、ＬＢは第２層目の゛ＡＡ配線（太い破線）、ＮＡ
は第１層目のＡＡ配線ＬＡと半導体基板とのコンタクト
部分（白丸：○）、ＮＢ＆才第２層目のＡＰ配線ＬＢと
第１層目のＡｎ配線ＬＡとのコンタクト部分（２重丸：
◎）、ｖＤＩ＋は正側電源レベル、ＶＳＳは接地側電源
レベルをそれぞれ示している。因に、この実施例に依れ
ば、従来の基本セルを使用した場合と比較して、同一プ
ロセスであれば、面積ば１／２にすることができる。尚
、従来の基本セルでＲＡＭセルを構成するには４個が必
要であり、しかも、不使用のトランジスタが６個も生ず
ること番、ｌ前記した通りである。
第７図は１〜ランスミツシヨン・ゲー１へ回路を構成し
た場合の要部等価回路し１であり、第３図乃至第６図に
関して説明した部分と同部分は同記号で指示しである。
た場合の要部等価回路し１であり、第３図乃至第６図に
関して説明した部分と同部分は同記号で指示しである。
図に於いて、Ａは入力信号、Ｘは出力信号、ＣＫはクロ
ック信号、■は反転クロック信号をそれぞれ示している
。
ック信号、■は反転クロック信号をそれぞれ示している
。
トランスミッション・ゲート回路を構成するには、相隣
る基本セル列に於けるｎチャネル・トランジスタとｎチ
ャネル・トランジスタとを各々１（１＾１宛用いる。こ
の構成は、第７図の回路構成を具現化したバルク・パタ
ーンを表わず要部平面図である第８図を見ると良く理解
できる。尚、第８図では第３図乃至第７図に関して説明
した部分と同０ 部分は同記号でｌｆｔ示しである。
る基本セル列に於けるｎチャネル・トランジスタとｎチ
ャネル・トランジスタとを各々１（１＾１宛用いる。こ
の構成は、第７図の回路構成を具現化したバルク・パタ
ーンを表わず要部平面図である第８図を見ると良く理解
できる。尚、第８図では第３図乃至第７図に関して説明
した部分と同０ 部分は同記号でｌｆｔ示しである。
図に於いて、ＢＣＩは成る基本セル列に所属する基本セ
ル、ＢＣ２は前記基本セル列の隣の基本セル列に所属す
る基本セルである。
ル、ＢＣ２は前記基本セル列の隣の基本セル列に所属す
る基本セルである。
図から判るように、Ｉ・ランスミッション・デー１〜回
路を構成するには、成る基本セル列に所属する基本セル
ＲＣＩに於げるｎチャネル・トランジスタＱＮ、１と前
記基本セル列の隣の基本セル列に所属する基本セルＥＣ
２に於けるｎチャネル・ｊ・ランジスタＱＰ３とを用い
ると良い。この例に見られるように、刀°木セルが相隣
っている場合に於いて番才、各々の一部を使用すること
に依ってトランスミソシコン・ゲート回路を構成するこ
とができる。
路を構成するには、成る基本セル列に所属する基本セル
ＲＣＩに於げるｎチャネル・トランジスタＱＮ、１と前
記基本セル列の隣の基本セル列に所属する基本セルＥＣ
２に於けるｎチャネル・ｊ・ランジスタＱＰ３とを用い
ると良い。この例に見られるように、刀°木セルが相隣
っている場合に於いて番才、各々の一部を使用すること
に依ってトランスミソシコン・ゲート回路を構成するこ
とができる。
第９図はクロックド・ゲート回路を構成した場合の要部
等価回路図であり、第３図乃至第８図に関して説明した
部分と同部分は同記号でＬ斤示しである。
等価回路図であり、第３図乃至第８図に関して説明した
部分と同部分は同記号でＬ斤示しである。
この場合ｔＪ゛、相隣る基本セル列に於けるｎチャネル
・］−ランジスタとｎチャネル・トランジスタ１１ ′ とを各々２個宛用いて構成するものであり、その様子は
第８図の回路構成を具現化したバルク・パターンを表わ
す要部平面図である第１０図を参照すれば良く理解でき
る。尚、第１０図では第３図乃至第９図に関して説明し
た部分と同部分は同記号で指示しである。
・］−ランジスタとｎチャネル・トランジスタ１１ ′ とを各々２個宛用いて構成するものであり、その様子は
第８図の回路構成を具現化したバルク・パターンを表わ
す要部平面図である第１０図を参照すれば良く理解でき
る。尚、第１０図では第３図乃至第９図に関して説明し
た部分と同部分は同記号で指示しである。
図から判るように、クロックＦ・デー１〜回路を構成す
るには、成る基本セル列に所属する基本セルＢＣＩに於
げるｎチャネル・トランジスタＱＮ３及びＱＮ４と前記
基本セル列の隣の基本セル列に所属する基本セルＢｃ２
に於けるｎチャネル・１〜ランジスクＱＰ３及びＱＰ４
を用いて構成すれば良い。因Ｑご、従来の基本セルを用
いてクロックド・デー１−回路を構成するに圀゛２個を
必要とし、また、面積で見ると、本発明の基本セルに依
った場合、従来の約１／２にすることができる。
るには、成る基本セル列に所属する基本セルＢＣＩに於
げるｎチャネル・トランジスタＱＮ３及びＱＮ４と前記
基本セル列の隣の基本セル列に所属する基本セルＢｃ２
に於けるｎチャネル・１〜ランジスクＱＰ３及びＱＰ４
を用いて構成すれば良い。因Ｑご、従来の基本セルを用
いてクロックド・デー１−回路を構成するに圀゛２個を
必要とし、また、面積で見ると、本発明の基本セルに依
った場合、従来の約１／２にすることができる。
この外、従来の基本セルに依って構成し得る回路と同様
な回路を構成することができるの６才明らかであるが、
その場合、本発明に於いて新たに付加されたｎチャネル
・トランジスタＱＰ３及び２ ＱＰ／ｌ、ｎチャネル・トランジスタＱＮ３及びＱＮ４
が使用されなければ、それ等が位置する部分は配線領域
として使用することができる。尚、複数の基本セル列が
存在する場合、相隣る基本セルの各々の一部を用いて従
来の基本セルに依る場合と同様の回路、例えば２人力Ｎ
ＡＮＤ、インバータ等を構成することができる。
な回路を構成することができるの６才明らかであるが、
その場合、本発明に於いて新たに付加されたｎチャネル
・トランジスタＱＰ３及び２ ＱＰ／ｌ、ｎチャネル・トランジスタＱＮ３及びＱＮ４
が使用されなければ、それ等が位置する部分は配線領域
として使用することができる。尚、複数の基本セル列が
存在する場合、相隣る基本セルの各々の一部を用いて従
来の基本セルに依る場合と同様の回路、例えば２人力Ｎ
ＡＮＤ、インバータ等を構成することができる。
第１１図は他の実施例を表わす要部平面図であり、第３
図乃至第１０図に関して説明した部分と同部分は同記号
で指示しである。
図乃至第１０図に関して説明した部分と同部分は同記号
で指示しである。
この実施例では、基本セルとしてＢＣＬａ。
ＢＣＩ ｂ、ＢＣＩ ｃ、ＢＣｌｄの４（固が縦に並べ
て配設されているが、そのうち、基本セルＢＣＩａ、Ｂ
Ｃ］ｂ＋ ＢＣｌｃでは新たに付加した２個のｎチャネ
ル・トランジスタＱＰ３及びＱＰ４．２個のｎチャネル
・トランジスタＱＮ３及びＱＮ４の向きが第４図に関し
て説明した実施例と相違しているだけで他は同じである
。即ち、第４図に見られる実施例では、各トランジスタ
ＱＰ３．ＱＰ４．ＱＮ３．ＱＮ４のゲート長方向がトラ
ンジ３ スタＱＰＩ、ＱＰ２．ＱＮＩ、ＱＮ２のそれに対して直
交する方向、即ぢ、横方向（紙面で見て左右方向）に向
いて配設されているが、第１】図の実施例では、全トラ
ンジスタのゲート圏方向は同方向、即ち、縦方向（紙面
で見て上下方向）に向いて配設されている。尚、基本セ
ルＢＣ１ｄＢ才第４図に示したものと同じ方向になって
いる。
て配設されているが、そのうち、基本セルＢＣＩａ、Ｂ
Ｃ］ｂ＋ ＢＣｌｃでは新たに付加した２個のｎチャネ
ル・トランジスタＱＰ３及びＱＰ４．２個のｎチャネル
・トランジスタＱＮ３及びＱＮ４の向きが第４図に関し
て説明した実施例と相違しているだけで他は同じである
。即ち、第４図に見られる実施例では、各トランジスタ
ＱＰ３．ＱＰ４．ＱＮ３．ＱＮ４のゲート長方向がトラ
ンジ３ スタＱＰＩ、ＱＰ２．ＱＮＩ、ＱＮ２のそれに対して直
交する方向、即ぢ、横方向（紙面で見て左右方向）に向
いて配設されているが、第１】図の実施例では、全トラ
ンジスタのゲート圏方向は同方向、即ち、縦方向（紙面
で見て上下方向）に向いて配設されている。尚、基本セ
ルＢＣ１ｄＢ才第４図に示したものと同じ方向になって
いる。
発明の効果
本発明に依るマスク・スライス方式に於ける基本セルで
は、ソース領域或いはドレイン領域を共有する２１固の
ｐチャネ月ハトランジスタからなるｒ＋ （−ヤネル・
トランジスタ領域及びソース領域或いはドレイン領域を
共有する２個のｎチャネル・トランジスタからなるｎチ
ャネル・トランジスタ領域を有し且つ前記２ ｆｌｌｒ
ｌのｎチャネル・トランジスタ及び２個のｎチャネル・
トランジスタをそれぞれ別個に対応づけてｎチャネル・
トランジスタのゲートとｎチャネル・トランジスタのゲ
ートとを共通接続してなる基本セルに於いて、前記ｎチ
ャネル領域の外側に更に２個のｎチャネル（或い４ ばｎチャネル）１−ランジスタが並設されると共に前記
ｎチャネル領域の外側に更に２個のｎチャネル（或いは
ｎチャネル）トランジスタが並設されてなる構造になっ
ている。即ち、従来の基本セルる横ｉ告に対し、２１固
のｐチャネル・１〜ランジスタ及び２ （１？ＩＩのｎ
チャネル・トランジスタが付加された構成になっている
ものであり、このような構成を採ることに依り、例えば
、２人力ＮＡＮＤ或いは２人力ＮＯＲを構成する場合ば
従来の基本セルを用いたときと同様に配線を行ない、ま
た、ＲＡＭセル、１−ランスミッション・ゲート回路、
クロックド・ゲート回路を構成する場合には、新たに付
加した４（１＾１のトランジスタを使用することに依り
、従来の基本セルを用いて構成した場合と比較すると１
／２〜Ｉ／３の面積に回路を形成することが可能になる
。
は、ソース領域或いはドレイン領域を共有する２１固の
ｐチャネ月ハトランジスタからなるｒ＋ （−ヤネル・
トランジスタ領域及びソース領域或いはドレイン領域を
共有する２個のｎチャネル・トランジスタからなるｎチ
ャネル・トランジスタ領域を有し且つ前記２ ｆｌｌｒ
ｌのｎチャネル・トランジスタ及び２個のｎチャネル・
トランジスタをそれぞれ別個に対応づけてｎチャネル・
トランジスタのゲートとｎチャネル・トランジスタのゲ
ートとを共通接続してなる基本セルに於いて、前記ｎチ
ャネル領域の外側に更に２個のｎチャネル（或い４ ばｎチャネル）１−ランジスタが並設されると共に前記
ｎチャネル領域の外側に更に２個のｎチャネル（或いは
ｎチャネル）トランジスタが並設されてなる構造になっ
ている。即ち、従来の基本セルる横ｉ告に対し、２１固
のｐチャネル・１〜ランジスタ及び２ （１？ＩＩのｎ
チャネル・トランジスタが付加された構成になっている
ものであり、このような構成を採ることに依り、例えば
、２人力ＮＡＮＤ或いは２人力ＮＯＲを構成する場合ば
従来の基本セルを用いたときと同様に配線を行ない、ま
た、ＲＡＭセル、１−ランスミッション・ゲート回路、
クロックド・ゲート回路を構成する場合には、新たに付
加した４（１＾１のトランジスタを使用することに依り
、従来の基本セルを用いて構成した場合と比較すると１
／２〜Ｉ／３の面積に回路を形成することが可能になる
。
第１１ツｌ Ｂ；ｌ従来の基本セルの要部等価回路図、
第２図は第１図に示した基本セルのバルク・パターンを
表わす要部平面図、第３図は本発明一実施例５ の要部等価回路図、第４図は第３図に示した基本セルの
バルク・パターンを表わす要部平面図、第５図はＲＡＭ
セルを構成した場合の要部等価回路図、第６図は第５図
に示した回路のバルク・パターンを表わず要部平面図、
第７図はトランスミッション・ゲート回路を構成した場
合の要部等価回路図、第８図は第７図に示した回路のバ
ルク・パターンを表わす要部平面図、第９図はクロック
ド・ゲート回路を構成した場合の要部等価回路図、第１
０図は第９図に示した回路のバルク・パターンを表わす
要部平面図、第１１図は他の実施例のバルク・パターン
を表わす要部平面図である。 図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタ、
１はｎ型不純物拡散領域、２ばｎ型不純物拡散領域、３
ＧＩ及び３Ｇ２は多結晶シリコン・ゲート電極、４ＣＮ
はｎ型基板コンククト・パターン、４ＣＰはｐ型基板コ
ンタクト・パターン、ＱＰ３及びＱＰ４はｎチャネル・
トランジスタ、ＱＮ３及びＱＮ４はｎチャネル・トラン
６ ジスタ、５及び６はｎ型不純物拡散領域、７０１及び７
Ｇ ２ ｃａｔ多結晶シリコン・ゲート電極、８及び
９はｎ型不純物拡Ｉｔ（領域、１０Ｇ１及び１０Ｇ２は
多結晶シリコン・デー１−電極、ＴＮＶＩ及びＩＮＶ２
４オインパータ、ＷＲＤは読み出しワード線、ＷＷば書
き込みワード線、Ｄｉは入力データ信号、Ｄｉは反転入
力データ信号、■τは反転出力データ信号、ＬＡは第１
層目のＡβ配線、ＬＢは第２層目のへｅ配線、ＮＡは第
１層目のＡ℃配線■、八と半導体基板とのコンタクト部
分、ＮＢは第２１輔目のＡρ配線Ｌ Ｂと第１闇目の７
１配線ＬＡとのコンタクＩ・部分、■卸は正側電源レベ
ル、ＶＳＳは接地側電源レベル、Ａは入力信号、Ｘは出
力信号、ＣＫはクロック信号、６７は反転クロック信号
、Ｂ Ｃ］ 目成る基本セル列に所属する基本セル、Ｂ
Ｃ２ば基本セルＢＣＩが所属する基本セル列の隣の基本
セル列に所属する基本セル、ＢＣｌａ、ＢＣＩ ｂ、Ｂ
Ｃｌｃ、ＢＣｌｄは基本セルである。 ７
第２図は第１図に示した基本セルのバルク・パターンを
表わす要部平面図、第３図は本発明一実施例５ の要部等価回路図、第４図は第３図に示した基本セルの
バルク・パターンを表わす要部平面図、第５図はＲＡＭ
セルを構成した場合の要部等価回路図、第６図は第５図
に示した回路のバルク・パターンを表わず要部平面図、
第７図はトランスミッション・ゲート回路を構成した場
合の要部等価回路図、第８図は第７図に示した回路のバ
ルク・パターンを表わす要部平面図、第９図はクロック
ド・ゲート回路を構成した場合の要部等価回路図、第１
０図は第９図に示した回路のバルク・パターンを表わす
要部平面図、第１１図は他の実施例のバルク・パターン
を表わす要部平面図である。 図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタ、
１はｎ型不純物拡散領域、２ばｎ型不純物拡散領域、３
ＧＩ及び３Ｇ２は多結晶シリコン・ゲート電極、４ＣＮ
はｎ型基板コンククト・パターン、４ＣＰはｐ型基板コ
ンタクト・パターン、ＱＰ３及びＱＰ４はｎチャネル・
トランジスタ、ＱＮ３及びＱＮ４はｎチャネル・トラン
６ ジスタ、５及び６はｎ型不純物拡散領域、７０１及び７
Ｇ ２ ｃａｔ多結晶シリコン・ゲート電極、８及び
９はｎ型不純物拡Ｉｔ（領域、１０Ｇ１及び１０Ｇ２は
多結晶シリコン・デー１−電極、ＴＮＶＩ及びＩＮＶ２
４オインパータ、ＷＲＤは読み出しワード線、ＷＷば書
き込みワード線、Ｄｉは入力データ信号、Ｄｉは反転入
力データ信号、■τは反転出力データ信号、ＬＡは第１
層目のＡβ配線、ＬＢは第２層目のへｅ配線、ＮＡは第
１層目のＡ℃配線■、八と半導体基板とのコンタクト部
分、ＮＢは第２１輔目のＡρ配線Ｌ Ｂと第１闇目の７
１配線ＬＡとのコンタクＩ・部分、■卸は正側電源レベ
ル、ＶＳＳは接地側電源レベル、Ａは入力信号、Ｘは出
力信号、ＣＫはクロック信号、６７は反転クロック信号
、Ｂ Ｃ］ 目成る基本セル列に所属する基本セル、Ｂ
Ｃ２ば基本セルＢＣＩが所属する基本セル列の隣の基本
セル列に所属する基本セル、ＢＣｌａ、ＢＣＩ ｂ、Ｂ
Ｃｌｃ、ＢＣｌｄは基本セルである。 ７
Claims (1)
- ソース領域或いはドレイン領域を共有する２１［１ｉ１
のｎチャネル・トランジスタからなるｎチャネル・１−
ランジスタ領域及びソース領域或いはドレイン領域を共
有する２個のｎチャネル・トランジスタからなるｎチャ
ネル・ｌ−ランジスタ領域を有し且つ前記２個のｎチャ
ネル・トランジスタ及び２１固のｎチャネル・トランジ
スタをそれぞれ′Ａ１１１固に対応づけてｎチャネル・
ｌ・ランジスタのゲートとｎチャネル・トランジスタの
ゲートとを共通接続してなる基本セルに於いて、前記ｎ
チャネル領域の外側に更に２（ｌｌ＋１のｎチャネル（
或いはｎチャネル）１〜ランジスタが並設されると共に
前記ｎチャネル領域の外側に更に２個のｎチャネル（或
いはｎチャネル）トランジスタが並設されてなることを
特徴とするマスク・スライス方式に於ける基本セル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125288A JPS6017930A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
| KR1019840003972A KR890004568B1 (ko) | 1983-07-09 | 1984-07-09 | 마스터슬라이스형 반도체장치 |
| DE8484304668T DE3477312D1 (de) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| EP84304668A EP0131463B1 (en) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| US07/008,042 US4816887A (en) | 1983-07-09 | 1987-01-21 | CMOS gate array with orthagonal gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125288A JPS6017930A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017930A true JPS6017930A (ja) | 1985-01-29 |
| JPH0329187B2 JPH0329187B2 (ja) | 1991-04-23 |
Family
ID=14906364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125288A Granted JPS6017930A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017930A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177456A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | ゲートアレイの基本セル |
| JPH02303066A (ja) * | 1989-04-28 | 1990-12-17 | Internatl Business Mach Corp <Ibm> | マスタ・スライス集積回路 |
| JPH03251338A (ja) * | 1990-02-27 | 1991-11-08 | Canon Inc | 試料移送装置 |
| WO1991020094A1 (en) * | 1990-06-15 | 1991-12-26 | Seiko Epson Corporation | Semiconductor device |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
-
1983
- 1983-07-09 JP JP58125288A patent/JPS6017930A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177456A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | ゲートアレイの基本セル |
| JPH02303066A (ja) * | 1989-04-28 | 1990-12-17 | Internatl Business Mach Corp <Ibm> | マスタ・スライス集積回路 |
| JPH03251338A (ja) * | 1990-02-27 | 1991-11-08 | Canon Inc | 試料移送装置 |
| WO1991020094A1 (en) * | 1990-06-15 | 1991-12-26 | Seiko Epson Corporation | Semiconductor device |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329187B2 (ja) | 1991-04-23 |
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