JP2009123993A - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 244000126211 Hericium coralloides Species 0.000 claims 2
- 239000010410 layer Substances 0.000 description 114
- 238000009792 diffusion process Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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Abstract
【課題】IOスロットを無駄にすることなく、内部回路に対して電源供給することが可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、配線層を下から第1の共通配線層101a、カスタマイズ層102、第2の共通配線層101bの3層構造とした。第2の共通配線層101bには、外部から電源が供給される電源パッド1aと接続される内部電源ラインが形成されている。内部電源ラインは、電源パッド1aと同一層に形成されるとともに、汎用ロジックセルにより構成される内部回路領域10にまで延在している。
【選択図】図2
【解決手段】半導体集積回路装置は、配線層を下から第1の共通配線層101a、カスタマイズ層102、第2の共通配線層101bの3層構造とした。第2の共通配線層101bには、外部から電源が供給される電源パッド1aと接続される内部電源ラインが形成されている。内部電源ラインは、電源パッド1aと同一層に形成されるとともに、汎用ロジックセルにより構成される内部回路領域10にまで延在している。
【選択図】図2
Description
本発明は、半導体集積回路装置に関するものであり、より詳しくは、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、ユーザ回路を構成するカスタマイズ層を備えた半導体集積回路装置に関する。
従来より、半導体集積回路装置を開発する様々な手法が提案されているが、その中にストラクチャードASIC(Application Specific Integrated Circuit)と呼ばれる技術がある。ストラクチャードASICでは、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層を備えている。そして、共通配線層とその下層の基本素子層(トランジスタ層)によって、複数の機能セルを予め構成しておき、これらの機能セルをカスタマイズ層によって配線することによってユーザ回路を実現している。
この技術によれば、共通配線層を形成するためのマスクは共通化できるため、開発費を低減できるという利点がある。また、ユーザの要求とは無関係に、予め機能セルを共通配線層によって構成することができるため、開発期間を短くすることができるという利点もある。
ストラクチャードASICをはじめとするマスタスライス方式の半導体集積回路装置(以下、単に「半導体装置」と呼ぶ場合もある)の一例について説明する。図6に当該半導体装置の上面図を示し、図7に図6のA−A'断面における断面図を示す。図に示されるように、半導体チップ100の4辺に亘る周辺領域には、複数のパッド1が形成されている。パッド1の内側に入出力バッファ領域20が設けられ、その内側にはさらに内部回路領域10が設けられている。パッド1と同層に入出力バッファ用周回電源ライン2が形成されている。この入出力バッファ用周回電源ライン2は、入出力バッファ領域20に形成されている。入出力バッファ領域20には、入出力(IO)スロットと呼ばれる基本セルを並べた構成を形成している。入出力バッファ用周回電源ライン2は、これらすべてのIOスロットに対して均一に電源供給する役割を持つ。
また、内部回路領域10には、内部回路が形成されている。共通配線層101の上にカスタマイズ層102が形成されている。
特開2002−299452号公報
特開平5−48054号公報
特許第3626044号公報
電源配線に関しては、パッド1と同層の入出力バッファ領域20に入出力バッファ用周回電源ライン2が設けられ、共通配線層101の内部回路領域10に内部電源ライン41〜44が設けられている。内部電源ライン41〜44は、チップ100の周辺領域においてビアを介してパッド1と電気的に接続されている。
ここで、内部電源ラインは、カスタマイズ層102に設けることも可能であるが、ユーザに対してより多くの配線チャネル、即ちユーザが配線可能な領域を確保するために、共通配線層101に設けられるのが一般的である。しかしながら、共通配線層101においても内部ブロック内配線、マクロ内配線、埋め込みクロック配線や埋め込みテスト回路配線を配線する必要があるため、十分な幅で十分な数の内部電源ラインを共通配線層101に設けることは困難である。特に半導体装置の高性能化及び高集積化に伴って、消費電力が大きくなり、内部電源ラインを十分に確保する要請が高まっている現状では、この問題は無視できない。さらに、シグナルインテグリティの観点からも内部電源ラインを適切に配置することが求められている。
また、図6、7に示されるように、内部電源ライン41〜44は、チップ100の周辺領域においてビアを介してパッド1と電気的に接続されているので、十分な内部電源ラインを内部回路領域の全域に亘って形成することは、より困難であった。
例えば、特許文献1及び特許文献2においてもチップの入出力バッファ領域の最上層に入出力バッファ用周回電源ラインが形成されているため、内部電源パターンは、入出力バッファ用周回電源ラインよりも下位層のメタルを経由して形成される。このように、下位層のメタルを経由してパッドと内部電源パターンを接続すると、当該下位層のメタルを設けた領域ではIOスロットと接続することが困難となる。例えば、1(W)当たり20本の電源パッド(例えば、内部電源(VDD)用パッド20本及びグランド(GND)用パッド20本)が必要な場合、40本のIOスロットが無駄となる。
このような課題を解決するために、本発明にかかる半導体集積回路装置は、ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第1の共通配線層と、前記第1の共通配線層よりも上層に設けられ、ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第2の共通配線層と、前記第1の共通配線層と前記第2の共通配線層の間に設けられ、ユーザ回路を構成するカスタマイズ層とを備え、前記第1の共通配線層、前記第2の共通配線層及び前記カスタマイズ層において汎用ロジックセルの配線を行なう半導体集積回路装置であって、前記第2の共通配線層には、外部から電源が供給される電源パッドと接続される電源配線が形成され、当該電源配線は、前記電源パッドと同一層に形成されるとともに、前記汎用ロジックセルにより構成される内部回路領域にまで延在している構成を採用した。このような構成によれば、内部回路に対して電源供給する電源配線を、カスタマイズ層よりも上層に設けられた共通配線層であって、電源パッドと同一層に形成し、そして内部回路領域まで延在させたため、IOスロットを無駄にすることなく、内部回路に対して電源供給することができる。
本発明によれば、共通配線とカスタマイズ層を有する半導体集積回路装置において、内部回路に対して電源供給する電源配線を、カスタマイズ層よりも上層に設けられた共通配線層であって、電源パッドと同一層に形成し、そして内部回路領域まで延在させたため、IOスロットを無駄にすることなく、内部回路に対して電源供給することが可能な半導体集積回路装置を提供することができる。
発明の実施の形態1.
本発明の実施の形態1にかかる半導体装置の構成を図1及び図2を用いて説明する。図1は当該半導体装置の上面図であり、図2は図1のA−A'断面における断面図である。図に示されるように、半導体チップ100の4辺に亘る周辺領域には、複数のパッド1が形成されている。パッド1は、電源パッド1aと入出力用パッド1bがある。電源パッド1aは、ワイヤボンディングにより外部端子と接続され、外部からワイヤを介して電源が供給される。パッド1の内側に入出力バッファ領域20が設けられ、その内側にはさらに内部回路領域10が設けられている。
本発明の実施の形態1にかかる半導体装置の構成を図1及び図2を用いて説明する。図1は当該半導体装置の上面図であり、図2は図1のA−A'断面における断面図である。図に示されるように、半導体チップ100の4辺に亘る周辺領域には、複数のパッド1が形成されている。パッド1は、電源パッド1aと入出力用パッド1bがある。電源パッド1aは、ワイヤボンディングにより外部端子と接続され、外部からワイヤを介して電源が供給される。パッド1の内側に入出力バッファ領域20が設けられ、その内側にはさらに内部回路領域10が設けられている。
入出力バッファ用周回電源ライン2は、入出力バッファ領域20に形成されている。入出力バッファ領域20には、入出力(IO)スロットと呼ばれる基本セルを並べた構成が形成されている。入出力バッファ用周回電源ライン2は、これらすべてのIOスロットに対して均一に電源供給する役割を持つ。本実施の形態にかかる半導体装置において、入出力バッファ用周回電源ライン2は、最上層ではなく、カスタマイズ層102に設けられている。これにより、電源パッド1aと後述する内部電源ラインを同層に形成することができる。内部領域10には、内部回路が形成されている。
本発明にかかる半導体装置は、トランジスタ等の基本素子が形成された基本素子層(図示せず)の上に共通配線層101及びカスタマイズ層102が形成されている、いわゆるストラクチャードASICである。このストラクチャードASICは、プラットフォームASICと呼ばれる場合もある。
本例にかかる半導体装置では、基本素子層(図示せず)の上に共通配線層101aが形成され、その上にカスタマイズ層102が形成されている。さらに、カスタマイズ層102の上に共通配線層101bが形成されている。かかる基本素子層と共通配線層101は、一般に下地層と呼ばれ、ユーザ回路構成に依存しないため予め設計することができる。
共通配線層101a,bは、共用マスクを用いて形成され、ユーザ回路に依存せずに複数の品種にわたって共通のメタル配線層である。共通配線層101aは、例えば、3層より構成され、共通配線層101bは2層により構成される。共通配線層101bによって、例えばクロック配線、テスト回路が形成される。
共通配線層101aの配線幅は、共通配線層101bの配線幅よりも狭い。例えば、共通配線層101aの配線幅は、共通配線層101bの配線幅の半分以下である。本実施の形態にかかる共通配線層101aの配線幅は5〜10μm、配線厚さは0.4〜0.5μmであり、共通配線層101bの配線幅は50〜100μm、配線厚さは1.0〜1.6μmである。
本例にかかる共通配線層101bは、配線層のうち、最上層を含む層に設けられている。そして、共通配線層101bの最上層には、内部電源ライン3a,3bが形成されている。内部電源ライン3a,3bは、電源パッド1aと同層に設けられ、この電源パッド1aと電気的に接続されている。ここで、電源パッド1aには、その表面にAl等の被覆層が形成される場合があるが、この場合も、本明細書では、内部電源ライン3a,3bは電源パッド1aと同層であるとする。内部電源ライン3a,3bは、内部回路領域10まで延在している。特に図1に示す内部電源ライン3a,3bは、チップ100において対向する2辺のそれぞれに設けられたパッド1a間を連結するように接続している。
内部電源ライン3a,3bと、内部回路領域10の内部回路とは、内部回路領域10における任意の位置においてビアを介して接続される。
内部電源ライン4a,4bは、共通配線層101aに形成される。この内部電源ライン4a,4bは、内部電源ライン3a,3bとは異なり、入出力バッファ領域20よりも外側の周辺領域においてビアを介して電源パッド1aと接続される。内部電源ライン4a,4bにより内部回路に供給される電源電圧は、入出力バッファ用周回電源ライン2によりIOスロットに供給される電源電圧よりも低い。
かかる基本素子層と共通配線層101からなる下地層によって内部回路領域10に複数の機能セルが予め形成される。機能セルは、汎用ロジックセルを含む。複数の機能セルが内部回路領域10において行と列のマトリクス状(アレイ状)に配置されている。
カスタマイズ層102は、個別マスクを用いて形成され、ユーザ回路を構成するためのメタル配線層である。共通配線層101の最上層には機能セルのノードが形成されており、これらのノード間をカスタマイズ層102によって接続することによってユーザ回路を構成する。カスタマイズ層102は、例えば、2層により構成される。
このように、本実施の形態1にかかる半導体装置では、内部電源ライン3a,3bを、カスタマイズ層102よりも上層の共通配線層101b内の、電源パッド1aと同一層に形成し、そして内部回路領域10まで延在させたため、IOスロットを無駄にすることなく、内部回路に対して電源供給することができる。
さらに、内部電源ライン3a,3bは、対向する辺の周辺に位置する電源パッド1aを連結するように接続されているため、内部回路との接続配線長を短くすることができる。
ここで、図3及び図4を用いて、本発明が適用される半導体装置の構成例について説明しておく。図3は当該半導体装置の平面図であり、図4は図3における線X−X'に沿った断面図である。図3、図4に示される半導体装置は、上述の基本素子層上に共通配線層101aが設けられた状態を示すものであり、カスタマイズ層及び共通配線層101bを形成する前段階の下地層のみを有する。
図4に示されるように、基板14上にノード6、出力端子7、電源線8、接地線9、コンタクト12、ゲートコンタクト13、共通配線層15、ゲートポリシリコン19、ビア20、コンタクト22、配線23が配置され、形成されている。
図4に示されるように、基板14にN型拡散層11とP型拡散層10が形成される。P型拡散層10の周りにはNウェル17が形成される。基板14上には絶縁膜16が形成されている。また、N型拡散層11とP型拡散層10の上面には、配線23と接続されたコンタクト22が形成されている。N型拡散層11、コンタクト22及び配線23によってノード6が構成され、また、P型拡散層10、コンタクト22及び配線23によってもノード6が構成される。
図4において符号15で示す層が共通配線層101aであり、電源線8、接地線9、ノード6、コンタクト22や配線23が形成されている。特にノード6は、共通配線層101aの最上層に設けられて、カスタマイズ層に設けられた配線と接続されるが、全てのノード6がカスタマイズ層の配線と接続されるのではなく、ユーザ回路を構成するために必要なノード6のみが接続される。その意味において、ストラクチャードASICでは共通配線層101aに結果としてカスタマイズ層と接続されない余分なノード6が設けられている。図5において符号18で示す層が下地層である。
発明の実施の形態2.
本実施の形態2にかかる半導体装置は、発明の実施の形態1にかかる半導体装置と配線パターンが異なる。図5に本実施の形態2にかかる半導体装置の上面図を示す。図に示されるように、本実施の形態2にかかる半導体装置では、チップ100の対向する2辺(図上では上下の2辺)に電源パッド1aを配列し、残りの対向2辺(図上では左右の2辺)に入出力用パッド1bを配列した。電源パッド1aを配列した辺には入出力バッファを設けていない。
本実施の形態2にかかる半導体装置は、発明の実施の形態1にかかる半導体装置と配線パターンが異なる。図5に本実施の形態2にかかる半導体装置の上面図を示す。図に示されるように、本実施の形態2にかかる半導体装置では、チップ100の対向する2辺(図上では上下の2辺)に電源パッド1aを配列し、残りの対向2辺(図上では左右の2辺)に入出力用パッド1bを配列した。電源パッド1aを配列した辺には入出力バッファを設けていない。
電源パッド1aを設けた一辺には櫛歯形状の内部電源ライン3c(電源線)が設けられ、対向する一辺には同じく櫛歯形状の内部電源ライン3d(接地線)が設けられている。内部電源ライン3c,3dはそれぞれ一方向に配列された電源パッド1aを互いに連結するように、その配列方向に延在した直線状の配線パターンから、当該配列方向に対して垂直な方向(即ち、チップ100の内側方向)に複数の直線状の配線パターンが互いに平行に延出している。そして、反対側の辺から延出した配線パターンが一つおきになるよう配置している。このような配線パターンでは、電源線である内部電源ライン3cと、接地線である内部電源ライン3dとが平行にかつ交互に配列されるため、内部回路領域の任意の位置において配線長を長くすることなく電源供給を得ることができる。
入出力バッファ領域20では、対向辺の電源パッド1aを直線状に連結する入出力バッファ用電源ライン2a(電源線)と入出力バッファ用電源ライン2b(接地線)とが設けられている。
このように、本実施の形態2では、入出力バッファ領域20をチップの2辺に配置し、残りの2辺は電源パッドを配置するようにしたため、回路の消費電力に応じて追加する電源ピンを不要とすることができる。
1 パッド
2 入出力バッファ用周回電源ライン
3 内部電源ライン
4 内部電源ライン
5 配線
101a,101b 共通配線層
102 カスタマイズ層
2 入出力バッファ用周回電源ライン
3 内部電源ライン
4 内部電源ライン
5 配線
101a,101b 共通配線層
102 カスタマイズ層
Claims (10)
- ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第1の共通配線層と、
前記第1の共通配線層よりも上層に設けられ、ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第2の共通配線層と、
前記第1の共通配線層と前記第2の共通配線層の間に設けられ、ユーザ回路を構成するカスタマイズ層とを備え、
前記第1の共通配線層、前記第2の共通配線層及び前記カスタマイズ層において汎用ロジックセルの配線を行なう半導体集積回路装置であって、
前記第2の共通配線層には、外部から電源が供給される電源パッドと接続される電源配線が形成され、
当該電源配線は、前記電源パッドと同一層に形成されるとともに、前記汎用ロジックセルにより構成される内部回路領域にまで延在している半導体集積回路装置。 - 前記電源配線は、前記第2の共通配線層の最上層に形成されていることを特徴とする請求項1記載の半導体集積回路装置。
- 前記電源配線は、前記内部回路領域においてビアを介して内部回路に接続されていることを特徴とする請求項1記載の半導体集積回路装置。
- 前記半導体集積回路装置はチップにより構成され、当該チップの少なくとも一辺の周辺領域に入出力用パッドが設けられ、当該入出力用パッドが設けられた辺とは異なる辺の周辺領域に前記電源パッドが設けられていることを特徴とする請求項1記載の半導体集積回路装置。
- 前記チップの二辺の周辺領域に入出力用パッドが設けられ、その他の二辺に前記電源パッドが設けられていることを特徴とする請求項4記載の半導体集積回路装置。
- 前記半導体集積回路装置はチップにより構成され、前記電源配線は、対向する二辺のそれぞれに設けられた電源パッド間を連結するように接続されていることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第2の共通配線層には、グランド用パッドと接続されるグランド配線が形成され、当該グランド配線は、前記グランド用パッドと同一層に形成されるとともに、前記汎用ロジックセルにより構成される内部回路領域にまで延在していることを特徴とする請求項1記載の半導体集積回路装置。
- 前記半導体集積回路装置はチップにより構成され、前記電源パッドは前記チップの一辺の周辺領域に設けられ、前記グランド用パッドは前記電源パッドが設けられた辺に対向する辺の周辺領域に設けられ、
前記電源配線及び前記グランド配線は、それぞれ櫛歯形状を有し、櫛歯部分において当該電源配線と前記グランド配線とが交互に配置されていることを特徴とする請求項7記載の半導体集積回路装置。 - 前記第1の共通配線層の配線幅は、前記第2の共通配線層の配線幅よりも狭いことを特徴とする請求項1乃至8いずれかに記載の半導体集積回路装置。
- 前記第1の共通配線層の配線幅は、前記第2の共通配線層の配線幅の半分以下であることを特徴とする請求項9記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007297615A JP2009123993A (ja) | 2007-11-16 | 2007-11-16 | 半導体集積回路装置 |
US12/270,469 US20090127721A1 (en) | 2007-11-16 | 2008-11-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007297615A JP2009123993A (ja) | 2007-11-16 | 2007-11-16 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009123993A true JP2009123993A (ja) | 2009-06-04 |
Family
ID=40641037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007297615A Pending JP2009123993A (ja) | 2007-11-16 | 2007-11-16 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090127721A1 (ja) |
JP (1) | JP2009123993A (ja) |
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---|---|---|---|---|
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KR101690170B1 (ko) | 2011-10-07 | 2016-12-27 | 베이샌드 인코퍼레이티드 | 커스텀 집적 회로 |
Also Published As
Publication number | Publication date |
---|---|
US20090127721A1 (en) | 2009-05-21 |
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