JP2007299800A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
左右方向及び上下方向のいずれに配線する場合であっても迂回配線や引き回し配線を行うことなく、信号処理の流れに沿って配線を行なうことが可能な構造の半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置１００は、共通配線層１０２とカスタマイズ層１０３を備えたストラクチャードＡＳＩＣに関する。当該半導体集積回路装置１００では、フリップフロップ等の順序回路１を構成する機能セルと、組合せ回路２を構成する機能セルが行と列のマトリクス状に配置されている。そして、本発明では、順序回路１を構成する機能セルをマトリクスにおいて斜め方向に配置した。
【選択図】 図２

Description

本発明は、半導体集積回路装置に関するものであり、より詳しくは、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、ユーザ回路を構成するカスタマイズ層を備えた半導体集積回路装置に関する。

従来より、半導体集積回路装置を開発する様々な手法が提案されているが、その中にストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）と呼ばれる技術がある。ストラクチャードＡＳＩＣでは、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層を備えている。そして、共通配線層とその下層の基本素子層（トランジスタ層）によって、複数の機能セルを予め構成しておき、これらの機能セルをカスタマイズ層によって配線することによってユーザ回路を実現している。
なお、ストラクチャードＡＳＩＣでは、特許文献４に開示されるように、共通配線層とその下層の基本素子層（トランジスタ層）によって予め構成される機能セルは、共通配線層の上に掲載されるカスタマイズ層で、たとえばＮＡＮＤ、ＮＯＲ、ＥＸＯＲ、ＥＸＮＯＲといったように機能を変えることができるように構成された、汎用ロジックモジュールあるいは汎用ロジックセルなどと称される回路が利用される。

この技術によれば、共通配線層を形成するためのマスクは共通化できるため、開発費を低減できるという利点がある。また、ユーザの要求とは無関係に、予め機能セルを共通配線層によって構成することができるため、基本素子層から共通配線層までを"下地"として作りおきし、ユーザの要求を受けてからカスタマイズ層以降を作成することが可能となる。このため、開発期間を短くすることができるという利点もある。

ストラクチャードＡＳＩＣによって構成される半導体集積回路装置の一例について説明する。図１１にクロック同期回路の構成例を示す。図に示されるように、フリップフロップ１の間に所望の論理を構成する組合せ回路２が形成されている。一般に半導体集積回路装置では、フリップフロップ１のような順序回路と組合せ回路２によって回路が構成される。
ここで、最下層の配線層からユーザ回路にあわせて配線を行うＧＡ（Ｇａｔｅ Ａｒｒａｙ）では、同じトラジスタを並べた共通の基本素子層からそれぞれ最適な回路として、フリップフロップ１のような順序回路や組合せ回路２を構成することが可能である。しかしながら、基本素子層の上に共通配線層を備えるストラクチャードＡＳＩＣにおいては、フリップフロップ１のような順序回路にも組み合わせ回路２にも機能を変えることができるように構成した機能セルを利用すると、機能セルそのものの回路規模が大きくなり、ユーザ回路の収容性が悪化する。また、組合せ回路として機能を変えることができるように構成した機能セルを用意し、これを複数組み合わせて順序回路を構成しても、順序回路専用に設計した回路に比べやはり回路規模が大きくなり、ユーザ回路の収容性が悪化する。したがってフリップフロップ１のような順序回路は、組み合わせ回路用の機能セルとは別の機能セルとして用意されるのが一般的である。

このような背景により、ストラクチャードＡＳＩＣでは、フリップフロップ１を含む順序回路を構成する機能セルと、順序回路以外の組合せ回路２を構成する機能セルとの２種類の機能セルが予め構成されている。

図１２に、特許文献１に開示された従来の回路配置例を示す。図に示されるように、基板５の内部回路領域（配線領域）４に、フリップフロップ（ＦＦ）１と、組合せ回路であるプログラマブルロジックアレイ部（ＰＬＡ）部２がそれぞれ同一列に並んで配置され、それらの列が行方向に交互に配置されている。そして、内部回路領域４の周囲に入出力部３が配置されている。特許文献２、３に開示された回路も同様の回路配置がなされている。これらの文献に示されるように、従来の半導体集積回路装置では、フリップフロップ１と組合せ回路２は、それぞれ同一列若しくは同一行に配置されていた。
特開昭６４−４１３２６号公報 特開平１１−１７０１４号公報 特開平２−２９１２４号公報 特許第３５５５０８０号公報

図１２中の右方向の矢印で示されるように、信号がチップの右方向に流れていく場合には、ＰＬＡ部２−１１、フリップフロップ１−１１、ＰＬＡ部２−１２、フリップフロップ１−１２・・・・フリップフロップ１−１ｎというように、交互にＰＬＡ部２とフリップフロップ１とが配置されているため、他の行への配線の引き回しが発生しにくい。しかしながら、インターフェース上の問題等から右方向でなく上方向に配線する場合もある。このような場合には、図１２中の上方向の矢印で示されるように、ＰＬＡ部２−ｍ２・・・・ＰＬＡ部２−３２、フリップフロップ１−３２、ＰＬＡ部２−３２、ＰＬＡ部２−２２、フリップフロップ１−２２、ＰＬＡ部２−２２、ＰＬＡ部２−１２というように、他の列への配線の引き回しが発生しやすい。

また、図１３（ａ）に、バス信号等の同一機能を有する信号配線を複数設け、組み合わせ回路２１等の回路を介して信号が右方向に流れていく場合には、フリップフロップ１とフリップフロップ１との間の論理機能をそれぞれの信号配線について同じように構成することができる。しかしながら、信号配線を途中で直角方向に曲げたい場合もある。このような場合には、図１３（ｂ）に示されるように、外側に位置する信号配線の方が内側に位置する信号配線よりも長くなるため、配線長が異なり、複数の信号配線間で遅延が発生するという問題があった。さらに、図１３（ｂ）に示されるように右方向から曲げて上方向に配線した部分では、上方向への信号配線が集中するため配線混雑による迂回配線や引き回し配線が発生するという問題点もあった。

本発明にかかる第１の観点による半導体集積回路装置は、順序回路を構成する複数の第１の機能セルと、順序回路以外の回路を構成する複数の第２の機能セルが行と列のマトリクス状に配置されることにより内部回路領域を構成し、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、前記共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層において前記第１の機能セル及び第２の機能セルの配線を行なう半導体集積回路装置であって、前記複数の第１の機能セルに含まれる一部又は全部の第１の機能セルは、前記マトリクスにおいて斜め方向に配置されているものである。本発明によれば、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、共通配線層の上に設けられユーザ回路を構成するカスタマイズ層を備えた半導体集積回路装置において、順序回路を構成する機能セルに含まれる一部又は全部の機能セルを斜め方向に配置したため、左右方向及び上下方向のいずれに配線する場合であっても迂回配線や引き回し配線を行うことなく、信号処理の流れに沿って配線を行なうことができる。また、複数本を並列して配線するバスのような信号配線を途中で曲げて配線するような場合であっても、順序回路と順序回路を中心に上下左右方向にその他の回路を配置できる領域との関係が、どの順序回路を起点としてみても同じため、順序回路とその他の回路との関係や個数は複数の信号配線間で同じ構成とすることが可能となる。

本発明にかかる第２の観点による半導体集積回路装置は、順序回路を構成する複数の第１の機能セルと、順序回路以外の回路を構成する複数の第２の機能セルが行と列のマトリクス状に配置されることにより内部回路領域を構成し、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、前記共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層において前記第１の機能セル及び第２の機能セルの配線を行なう半導体集積回路装置であって、前記複数の第１の機能セルに含まれる一部又は全部の第１の機能セルは、その行方向及び列方向に前記第２の機能セルが隣接して配置されているものである。本発明によれば第１の観点による半導体集積回路装置と同じ効果を奏する。

本発明によれば、左右方向及び上下方向のいずれに配線する場合であっても迂回配線や引き回し配線を行うことなく、信号処理の流れに沿って配線を行なうことができる。また、複数本を並列して配線するバスのような信号配線を途中で曲げて配線するような場合であっても、順序回路とその他の回路との関係や個数は複数の信号配線間で同じ構成とすることが可能となる。

本発明の実施の形態にかかる半導体集積回路装置（以下、単に半導体装置とする）は、図１に示されるように、基本素子層１０１の上層に共通配線層１０２が設けられ、さらに共通配線層１０２上にカスタマイズ層１０３が設けられたストラクチャードＡＳＩＣである。なお、このストラクチャードＡＳＩＣは、プラットフォームＡＳＩＣと呼ばれる場合もある。

基本素子層１０１は、配線層の下層に位置し、トランジスタ等の基本素子が形成された層、即ちトランジスタ層である。

共通配線層１０２は、共用マスクを用いて形成され、ユーザ回路に依存せずに複数の品種にわたって共通のメタル配線層である。共通配線層１０２は、例えば、５層ある配線層のうち下位の３層により構成される。共通配線層１０２によって、例えばクロック配線、電源配線、テスト回路が形成される。かかる基本素子層１０１と共通配線層１０２は、一般に下地層と呼ばれ、ユーザ回路構成に依存しないため予め設計することができる。

かかる基本素子層１０１と共通配線層１０２からなる下地層によって内部回路領域に複数の機能セルが予め形成される。機能セルは、汎用のマクロセルである。機能セルには、順序回路を構成する機能セルと、順序回路以外の回路を構成する機能セルが含まれ、これらが内部回路領域において行と列のマトリクス状（アレイ状）に配置されている。

順序回路は、例えば、フリップフロップ、ラッチ、シフトレジスタやカウンタであり、現在の入力値だけでなく、過去に入力された値によって出力値を決定する論理回路である。

順序回路以外の回路を構成する機能セルには、いわゆる汎用ロジックセルが含まれる。また、順序回路以外の回路には、組合せ回路が含まれる。組合せ回路は、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＩＮＶ回路、ＡＮＤ回路、ＯＲ回路、セレクタ回路等があり、現在入力された値だけで出力値を決定する論理回路である。

カスタマイズ層１０３は、個別マスクを用いて形成され、ユーザ回路を構成するためのメタル配線層である。共通配線層の最上層には機能セルのノードが形成されており、これらのノード間をカスタマイズ層によって接続することによってユーザ回路を構成する。カスタマイズ層１０３は、例えば、５層ある配線層のうち上位の２層により構成される。

図２に、本発明にかかる半導体装置における、フリップフロップ１を構成する機能セル（以下の説明において単に「フリップフロップ１」と表現する場合もある）と組合せ回路２を構成する機能セル（以下の説明において単に「組合せ回路２」と表現する場合もある）の配置例を示す。図において、一マスが一つの組合せ回路２の機能セルの配置領域に相当する。フリップフロップ１の機能セルは、一般的な組合せ回路２の機能セルと比較して配置面積が大きいため、三マス分が割り当てられている。

図２に示されるように、フリップフロップ１は、行と列のマトリクス状に配置された機能セルの中で、斜め方向に配置されている。より具体的には、フリップフロップ１は、マトリクスにおいて対角線方向に配置されている。そのため、フリップフロップ１の行方向及び列方向に隣接する機能セルは、フリップフロップ１ではなく、フリップフロップ１以外の組合せ回路２を構成する機能セルである。図２に示す例では、斜め方向に配置された一連のフリップフロップ１に対して、列方向に同一距離だけ離れて平行に、さらに別の一連のフリップフロップ１が配置されている。また、図２に示す例では、図において左上から右下に向かってフリップフロップが配置されている。行方向及び列方向にフリップフロップ１の配置を観察したとき、フリップフロップ１は、行方向及び列方向にそれぞれ同一間隔、即ちフリップフロップ１間の距離が均一になるよう配置されている。このようにフリップフロップ１が行方向及び列方向にそれぞれ同一間隔とすることより、様々なユーザ回路に対応できる、汎用性の高い構成とすることが可能となる。

図３を用いて、本発明の効果について説明する。信号処理の方向がＦ１の矢印で示されるような上下方向の場合のみならず、Ｆ２の矢印で示されるような左右方向の場合にも、フリップフロップ１を中心に上下左右方向（即ち、四方）に組合せ回路２が位置しているため、迂回配線や引き回し配線を行うことなく、信号処理の流れに沿って信号配線を行なうことができる。
また、このような迂回配線や引き回し配線が回避されるため、回避された分だけ他の配線を行うスペースが確保でき、ユーザ回路を実現するカスタマイズ層の配線資源を有効に使うことが可能となる。場合によってはカスタマイズ層の削減でき、ストラクチャードＡＳＩＣをさらに安価にかつ短期間で製造することが可能となる。

また、複数本を並列してＦ３の矢印で示されるように配線するバスのような信号配線を右側から上方に途中で曲げて配線するような場合であっても、フリップフロップ１とフリップフロップを中心に上下左右方向に組合せ回路を配置できる領域との関係がどのフリップフロップ１を起点としてみても同じため、フリップフロップ１と組合せ回路２との関係や個数は複数の信号配線間で同じ構成とすることが可能となる。即ち、上下方向にも左右方向にも、フリップフロップ１が配置されているため、上下方向の配線と左右方向の配線をフリップフロップ１があるか否かにとらわれずに、配線することができる、即ち配線の自由度が高められる。従って、例えば、途中で曲がることによって内側と外側で配線長が異なったとしても、さらに逆方向に曲げることによってトータルとして同じ配線長とするような配線を採用することが容易にできる。

このように、本発明によれば、ストラクチャードＡＳＩＣにおいて、信号処理方向に関する様々なユーザの要求に対して平均的に応じることが可能となり、汎用性が向上することになる。

ここで、図４及び図５を用いて、本発明が適用される半導体装置の構成例について説明しておく。図４は当該半導体装置に備えられる機能セルの１例（図１４に示す）を示した平面図であり、図５は図４における線Ｘ−Ｘ'に沿った断面図である。図４、図５に示される半導体装置は、上述の基本素子層上に共通配線層が設けられた状態を示すものであり、カスタマイズ層を形成する前段階の下地層のみを有する。
図１４に示すように本発明が適用される半導体装置に備えられる機能セルは、Ｐ型トランジスタ２１、２２，４１、４３、Ｎ型トランジスタ３１，３２，４２，４４ならびにインバータ５１から構成される。この機能セルは、ノード７１〜７８の一部または全部をクランプしたり、ノード７１〜７８間を結線したり、クランプとノード間結線を組み合わせたりすることで論理を変えることが可能である。

このように論理を変えられる機能セルが、以下に説明するように共通配線層を含む下地層に構成されている。図４に示されるように、基板１４上に機能セルのノード７１〜７８、出力端子７９、電源線８、接地線９、ゲートコンタクト１３、共通配線層１５、ゲートポリシリコン１９、ビア２０、コンタクト２２、配線２３が配置され、形成されている。

図５に示されるように、基板１４にＮ型拡散層１１とＰ型拡散層１０が形成される。Ｐ型拡散層１０の周りにはＮウェル１７が形成される。基板１４上には絶縁膜１６が形成されている。また、Ｎ型拡散層１１とＰ型拡散層１０の上面には、配線２３と接続されたコンタクト２２が形成されている。Ｎ型拡散層１１、コンタクト２２及び配線２３によってノード７１〜７８が構成され、また、Ｐ型拡散層１０、コンタクト２２及び配線２３によってもノード７１〜７８が構成される。

図５において符号１５で示す層が共通配線層であり、電源線８、接地線９、ノード７１〜７８、コンタクト２２や配線２３が形成されている。ここで、機能セルは、所望とする論理に変えるために、特にノード７１〜７８は、共通配線層１５の最上層に設けられて、カスタマイズ層に設けられた配線と接続されるが、全てのノード７１〜７８がカスタマイズ層の配線と接続されるのではなく、ユーザ回路を構成するために必要なノード７１〜７８のみが接続される。その意味において、ストラクチャードＡＳＩＣでは共通配線層１５に結果としてカスタマイズ層と接続されない余分なノード７１〜７８が設けられている。図５において符号１８で示す層が下地層である。カスタマイズ層では、機能セルを所望とする論理となるように配線するとともに、この機能セル間の配線を行ってユーザ回路を実現する。なお、図４，５ではビア２０を含む例を示したが、これを含まない構成も可能である。

図２に示す配置例では、複数のフリップフロップ１は、右上から左下に向かって配置されていたが、これに限らず、図６に示されるように、左上から右下に向かって配置されていてもよい。

図７に示されるように、複数のフリップフロップ１を右上から左下に向かって斜めに配置するとともに、左上から右下に向かっても配置し、両者が交差するようにしてもよい。また、図８に示されるように、千鳥格子状に配置してもよい。さらに、図９に示されるように、斜めに配置したフリップフロップ１は、斜め方向に連続せずに、所定距離分だけ離間させて配置するようにしてもよい。図２、図６〜図９に示される例は、いずれもフリップフロップ１の行方向及び列方向に隣接した直近の機能セルは、フリップフロップ１ではなく、組合せ回路２である。

本発明にかかる半導体装置において、フリップフロップ等の順序回路がマトリクスにおいて斜め方向に配置された領域（即ち、順序回路の行方向及び列方向に組合せ回路が隣接して配置された領域）は、内部回路領域の全域に亘る必要はなく、一部であってもよい。例えば、図１０に示されるように、順序回路がマトリクスにおいて斜め方向に配置された領域１００と、順序回路がマトリクスにおいて行又は列方向に配置された領域２００とが内部回路領域に設けられていてもよい。

本発明にかかる半導体集積回路装置の構造を示す断面模式図である。 本発明にかかる半導体集積回路装置における機能セルの配置例を示す図である。 本発明にかかる半導体集積回路装置の効果を説明するための説明図である。 本発明にかかる半導体集積回路装置の構造を示す平面図である。 本発明にかかる半導体集積回路装置の構造を示す断面図である。 本発明にかかる半導体集積回路装置における機能セルの配置例を示す図である。 本発明にかかる半導体集積回路装置における機能セルの配置例を示す図である。 本発明にかかる半導体集積回路装置における機能セルの配置例を示す図である。 本発明にかかる半導体集積回路装置における機能セルの配置例を示す図である。 本発明にかかる半導体集積回路装置における機能セルの配置例を示す図である。 一般的なクロック同期回路構成を示す回路図である。 従来の半導体集積回路装置における機能セルの配置例を示す図である。 従来の半導体集積回路装置の問題点を説明するための説明図である。 本発明にかかる半導体集積回路装置の回路例を示す回路図である。

符号の説明

１ 順序回路（フリップフロップ）
２ 組合せ回路
４ 内部配線領域
５ 基板
１００ 半導体集積回路装置
１０１ 基本素子層
１０２ 共通配線層
１０３ カスタマイズ層

Claims (11)

1. 順序回路を構成する複数の第１の機能セルと、順序回路以外の回路を構成する複数の第２の機能セルが行と列のマトリクス状に配置されることにより内部回路領域を構成し、
   ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、前記共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層において前記第１の機能セル及び第２の機能セルの配線を行なう半導体集積回路装置であって、
   前記複数の第１の機能セルに含まれる一部又は全部の第１の機能セルは、前記マトリクスにおいて斜め方向に配置されている半導体集積回路装置。
2. 前記複数の第１の機能セルが、前記マトリクスにおいて対角線方向に配置されていることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記複数の第１の機能セルが、前記マトリクスにおいて交差するように配置されていることを特徴とする請求項１記載の半導体集積回路装置。
4. 前記第１の機能セルが前記マトリクスにおいて斜め方向に配置された領域と、前記第１の機能セルが前記マトリクスにおいて行又は列方向に配置された領域とを備えたことを特徴とする請求項１記載の半導体集積回路装置。
5. 順序回路を構成する複数の第１の機能セルと、順序回路以外の回路を構成する複数の第２の機能セルが行と列のマトリクス状に配置されることにより内部回路領域を構成し、
   ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、前記共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層において前記第１の機能セル及び第２の機能セルの配線を行なう半導体集積回路装置であって、
   前記複数の第１の機能セルに含まれる一部又は全部の第１の機能セルは、その行方向及び列方向に前記第２の機能セルが隣接して配置されている半導体集積回路装置。
6. 前記第１の機能セルの行方向及び列方向に前記第２の機能セルが隣接して配置された領域と、前記第１の機能セルが前記マトリクスにおいて行又は列方向に配置された領域とを備えたことを特徴とする請求項５記載の半導体集積回路装置。
7. 同一行における前記第１の機能セル間の距離が均一であることを特徴とする請求項１〜６いずれかに記載の半導体集積回路装置。
8. 同一列における前記第１の機能セル間の距離が均一であることを特徴とする請求項１〜７いずれかに記載の半導体集積回路装置。
9. 前記順序回路は、フリップフロップ又はラッチであることを特徴とする請求項１〜８いずれかに記載の半導体集積回路装置。
10. 前記第２の機能セルには、汎用ロジックセルが含まれることを特徴とする請求項１〜９いずれかに記載の半導体集積回路装置。
11. 前記半導体集積回路装置は、ストラクチャードＡＳＩＣであることを特徴とする請求項１〜１０いずれかに記載の半導体集積回路装置。

Images