JPH0722510A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- JPH0722510A JPH0722510A JP16303393A JP16303393A JPH0722510A JP H0722510 A JPH0722510 A JP H0722510A JP 16303393 A JP16303393 A JP 16303393A JP 16303393 A JP16303393 A JP 16303393A JP H0722510 A JPH0722510 A JP H0722510A
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Abstract
(57)【要約】
【目的】 マスタスライス方式を採用する半導体集積回
路装置の開発期間を短縮する。 【構成】 予め半導体チップ領域に形成されていた複数
の基本セル８を配線接続することによって構成された所
定の回路を有する半導体集積回路装置のレイアウト設計
に際して、複数の基本セル８と前記所定の回路に電源を
供給する複数の電源配線と所定の回路に外部から電源を
供給するために前記半導体チップ領域の最上層に形成さ
れる電源用のＣＣＢバンプ７ａとが各々の配置規則に整
合性を持った状態で配置されてなる電源ブロックセル６
を作成する工程と、電源ブロックセル６を所定の回路の
形成領域に繰り返し配置する工程とを有する半導体集積
回路装置の製造方法である。
路装置の開発期間を短縮する。 【構成】 予め半導体チップ領域に形成されていた複数
の基本セル８を配線接続することによって構成された所
定の回路を有する半導体集積回路装置のレイアウト設計
に際して、複数の基本セル８と前記所定の回路に電源を
供給する複数の電源配線と所定の回路に外部から電源を
供給するために前記半導体チップ領域の最上層に形成さ
れる電源用のＣＣＢバンプ７ａとが各々の配置規則に整
合性を持った状態で配置されてなる電源ブロックセル６
を作成する工程と、電源ブロックセル６を所定の回路の
形成領域に繰り返し配置する工程とを有する半導体集積
回路装置の製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、特定用途向けの半導体集積回路装置
（ＡＳＩＣ：Aplication Specific IC）、例えばゲート
アレイに適用して有効な技術に関するものである。
術に関し、特に、特定用途向けの半導体集積回路装置
（ＡＳＩＣ：Aplication Specific IC）、例えばゲート
アレイに適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＡＳＩＣを代表するゲートアレイの製造
には、開発期間の短縮等を目的として、いわゆるマスタ
スライス方式が採用されている。
には、開発期間の短縮等を目的として、いわゆるマスタ
スライス方式が採用されている。
【０００３】マスタスライス方式は、半導体ウエハ上の
各半導体チップ領域に、標準化された複数の半導体素子
を予め規則的に配置しておいて、製品の製造に際して、
その半導体素子間の配線接続の仕方を変えることによ
り、要望に合った半導体集積回路装置を製造する方式で
ある。
各半導体チップ領域に、標準化された複数の半導体素子
を予め規則的に配置しておいて、製品の製造に際して、
その半導体素子間の配線接続の仕方を変えることによ
り、要望に合った半導体集積回路装置を製造する方式で
ある。
【０００４】すなわち、ゲートアレイは、予め拡散工程
までを行った半導体ウエハ（以下、マスタウエハとい
う）を用意しておき、配線工程のみで要望に合った集積
回路を構成した半導体集積回路装置である。この場合、
製品および試作品の開発に際して、既に拡散工程まで終
了しているので、その開発期間を非常に短くできる。
までを行った半導体ウエハ（以下、マスタウエハとい
う）を用意しておき、配線工程のみで要望に合った集積
回路を構成した半導体集積回路装置である。この場合、
製品および試作品の開発に際して、既に拡散工程まで終
了しているので、その開発期間を非常に短くできる。
【０００５】ゲートアレイの場合は、マスタウエハの各
半導体チップ領域に、複数の基本セルが予め規則的に配
置されている。基本セルには、所定の論理回路を構成す
るのに必要な１または２以上の半導体素子が配置されて
いる。
半導体チップ領域に、複数の基本セルが予め規則的に配
置されている。基本セルには、所定の論理回路を構成す
るのに必要な１または２以上の半導体素子が配置されて
いる。
【０００６】そして、製品または試作品の開発に際して
は、その基本セル内および基本セル間の配線接続によっ
て、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップおよ
びシフトレジスタ等のような論理回路およびマクロセル
が構成され、さらにそれらの論理回路、マクロセル間の
配線接続によって所望の半導体集積回路装置が構成され
る。
は、その基本セル内および基本セル間の配線接続によっ
て、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップおよ
びシフトレジスタ等のような論理回路およびマクロセル
が構成され、さらにそれらの論理回路、マクロセル間の
配線接続によって所望の半導体集積回路装置が構成され
る。
【０００７】なお、マスタスライス方式については、例
えば株式会社オーム社、昭和５９年１１月３０日発行、
「ＬＳＩハンドブック」Ｐ２０４〜Ｐ２０６に記載があ
り、マスタスライス方式を代表するゲートアレイのレイ
アウト設計方法や配置配線技術等について説明されてい
る。
えば株式会社オーム社、昭和５９年１１月３０日発行、
「ＬＳＩハンドブック」Ｐ２０４〜Ｐ２０６に記載があ
り、マスタスライス方式を代表するゲートアレイのレイ
アウト設計方法や配置配線技術等について説明されてい
る。
【０００８】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
技術においては、以下の問題があることを本発明者は見
い出した。
【０００９】すなわち、従来は、基本セルやマクロセル
等の配置と、電源配線や電源電極の配置との間に整合性
が無かった。このため、電源配線や電源電極のレイアウ
ト設計に際して、電源配線や電源電極を規則的に繰り返
して配置することができず１つ１つ配置しなければなら
ない場合が生じていた。その結果、その配置処理が手間
および工数のかかる非常に面倒な処理となっていたた
め、製品および試作品の開発期間を短縮するというゲー
トアレイの持つ利点を阻害するという問題があった。
等の配置と、電源配線や電源電極の配置との間に整合性
が無かった。このため、電源配線や電源電極のレイアウ
ト設計に際して、電源配線や電源電極を規則的に繰り返
して配置することができず１つ１つ配置しなければなら
ない場合が生じていた。その結果、その配置処理が手間
および工数のかかる非常に面倒な処理となっていたた
め、製品および試作品の開発期間を短縮するというゲー
トアレイの持つ利点を阻害するという問題があった。
【００１０】また、従来は、基本セル内におけるＭＯＳ
・ＦＥＴ等のゲート電極の延在方向と、第１層配線の延
在方向とが同一であったため、論理回路を構成する場
合、ゲート電極の延在方向に配置されているＭＯＳ・Ｆ
ＥＴ同士を第１層配線で接続するようになっていた。こ
の場合、ＭＯＳ・ＦＥＴ形成領域の短辺側が配線チャネ
ル領域となるが、その幅は狭いので、論理回路およびマ
クロセルを構成するのに充分な数の第１層配線を配置で
きない場合があった。そこで、従来、その足りない分
は、第２層配線を用いていた。また、複数の基本セルで
マクロセルを構成する場合、ＭＯＳ・ＦＥＴ同士をゲー
ト電極の延在方向に対して直交する方向に接続するため
第２層配線を用いていた。そのようにすると、基本セ
ル、マクロセル内に形成される回路構成用の配線によっ
て第２層配線の配線領域を使ってしまい、半導体チップ
上での基本セル間、マクロセル間の配線に使える第２層
配線領域が少なくなってしまうため、基本セル、マクロ
セルは搭載できてもその間で配線接続できない。すなわ
ち、全体的に形成できる回路の大きさに限界が生じるの
で、半導体基板には半導体素子を形成できる余裕があっ
ても、半導体素子の数を低減せざるを得ないという問題
があった。
・ＦＥＴ等のゲート電極の延在方向と、第１層配線の延
在方向とが同一であったため、論理回路を構成する場
合、ゲート電極の延在方向に配置されているＭＯＳ・Ｆ
ＥＴ同士を第１層配線で接続するようになっていた。こ
の場合、ＭＯＳ・ＦＥＴ形成領域の短辺側が配線チャネ
ル領域となるが、その幅は狭いので、論理回路およびマ
クロセルを構成するのに充分な数の第１層配線を配置で
きない場合があった。そこで、従来、その足りない分
は、第２層配線を用いていた。また、複数の基本セルで
マクロセルを構成する場合、ＭＯＳ・ＦＥＴ同士をゲー
ト電極の延在方向に対して直交する方向に接続するため
第２層配線を用いていた。そのようにすると、基本セ
ル、マクロセル内に形成される回路構成用の配線によっ
て第２層配線の配線領域を使ってしまい、半導体チップ
上での基本セル間、マクロセル間の配線に使える第２層
配線領域が少なくなってしまうため、基本セル、マクロ
セルは搭載できてもその間で配線接続できない。すなわ
ち、全体的に形成できる回路の大きさに限界が生じるの
で、半導体基板には半導体素子を形成できる余裕があっ
ても、半導体素子の数を低減せざるを得ないという問題
があった。
【００１１】本発明は上記課題に着目してなされたもの
であり、その目的は、マスタスライス方式を採用する半
導体集積回路装置の開発期間を短縮することのできる技
術を提供することにある。
であり、その目的は、マスタスライス方式を採用する半
導体集積回路装置の開発期間を短縮することのできる技
術を提供することにある。
【００１２】本発明の他の目的は、マスタスライス方式
を採用する半導体集積回路装置の素子集積度を向上させ
ることのできる技術を提供することにある。
を採用する半導体集積回路装置の素子集積度を向上させ
ることのできる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、第１の発明は、予め半導体チッ
プ領域に形成されていた複数の基本セルを配線接続する
ことによって構成された所定の回路を有する半導体集積
回路装置のレイアウト設計に際して、前記複数の基本セ
ルと前記所定の回路に電源を供給する複数の電源配線と
前記所定の回路に外部から電源を供給するために前記半
導体チップ領域の最上層に形成される電源電極とが各々
の配置規則に整合性を持った状態で配置されてなる電源
ブロックセルを作成する工程と、前記電源ブロックセル
を前記所定の回路の形成領域に繰り返し配置する工程と
を有する半導体集積回路装置の製造方法である。
プ領域に形成されていた複数の基本セルを配線接続する
ことによって構成された所定の回路を有する半導体集積
回路装置のレイアウト設計に際して、前記複数の基本セ
ルと前記所定の回路に電源を供給する複数の電源配線と
前記所定の回路に外部から電源を供給するために前記半
導体チップ領域の最上層に形成される電源電極とが各々
の配置規則に整合性を持った状態で配置されてなる電源
ブロックセルを作成する工程と、前記電源ブロックセル
を前記所定の回路の形成領域に繰り返し配置する工程と
を有する半導体集積回路装置の製造方法である。
【００１６】第２の発明は、前記基本セルを作成する際
に、１つの基本回路を構成するのに必要な複数のＭＩＳ
・ＦＥＴを有する基本回路領域を作成した後、その基本
回路領域を、前記基本セルの上方に配置された所定の電
源配線を境にして鏡面対称となるように複数配置する工
程を有する半導体集積回路装置の製造方法である。
に、１つの基本回路を構成するのに必要な複数のＭＩＳ
・ＦＥＴを有する基本回路領域を作成した後、その基本
回路領域を、前記基本セルの上方に配置された所定の電
源配線を境にして鏡面対称となるように複数配置する工
程を有する半導体集積回路装置の製造方法である。
【００１７】第３の発明は、前記容量セルを、前記半導
体チップ領域の最上の配線層に形成された電源配線に沿
ってその下方に複数配置した半導体集積回路装置構造と
するものである。
体チップ領域の最上の配線層に形成された電源配線に沿
ってその下方に複数配置した半導体集積回路装置構造と
するものである。
【００１８】第４の発明は、前記容量セルが複数配置さ
れる容量セル列の所定の位置に、前記所定の回路にクロ
ック信号を伝送するための最終段クロック回路部を配置
した半導体集積回路装置構造とするものである。
れる容量セル列の所定の位置に、前記所定の回路にクロ
ック信号を伝送するための最終段クロック回路部を配置
した半導体集積回路装置構造とするものである。
【００１９】第５の発明は、前記半導体チップ領域の中
心に配置された第１クロック回路部と、前記第１クロッ
ク回路部に電気的に接続された状態で前記半導体チップ
領域の最上の配線層に配置され前記半導体チップの長手
方向の端から端に延在する第１クロック配線と、前記第
１クロック配線に沿って所定の間隔毎に配置され前記第
１クロック配線に電気的に接続された複数の第２クロッ
ク回路部と、前記複数の第２クロック回路部の各々に電
気的に接続された状態で前記第１クロック配線の延在方
向に直交する方向に延在するように配置された複数の第
２クロック配線とを設け、前記複数の第２クロック配線
の各々にそれに沿って配置されている複数の前記最終段
クロック回路部を電気的に接続した半導体集積回路装置
構造とするものである。
心に配置された第１クロック回路部と、前記第１クロッ
ク回路部に電気的に接続された状態で前記半導体チップ
領域の最上の配線層に配置され前記半導体チップの長手
方向の端から端に延在する第１クロック配線と、前記第
１クロック配線に沿って所定の間隔毎に配置され前記第
１クロック配線に電気的に接続された複数の第２クロッ
ク回路部と、前記複数の第２クロック回路部の各々に電
気的に接続された状態で前記第１クロック配線の延在方
向に直交する方向に延在するように配置された複数の第
２クロック配線とを設け、前記複数の第２クロック配線
の各々にそれに沿って配置されている複数の前記最終段
クロック回路部を電気的に接続した半導体集積回路装置
構造とするものである。
【００２０】第６の発明は、予め半導体チップ領域に形
成されていた複数の基本セルを配線接続することによっ
て構成された所定の回路を有する半導体集積回路装置で
あって、前記基本セル内に、１つの基本回路を構成する
のに必要な複数のＭＩＳ・ＦＥＴを有する基本回路領域
を複数個配置するとともに、前記複数のＭＩＳ・ＦＥＴ
のゲート電極の延在方向に対して直交する方向に延在す
る第１層配線を配置した半導体集積回路装置構造とする
ものである。
成されていた複数の基本セルを配線接続することによっ
て構成された所定の回路を有する半導体集積回路装置で
あって、前記基本セル内に、１つの基本回路を構成する
のに必要な複数のＭＩＳ・ＦＥＴを有する基本回路領域
を複数個配置するとともに、前記複数のＭＩＳ・ＦＥＴ
のゲート電極の延在方向に対して直交する方向に延在す
る第１層配線を配置した半導体集積回路装置構造とする
ものである。
【００２１】第７の発明は、前記複数のＭＩＳ・ＦＥＴ
をそのゲート長方向に沿って配置するとともに、互いに
隣接するＭＩＳ・ＦＥＴの間において、そのＭＩＳ・Ｆ
ＥＴのゲート電極と同一層に、前記ゲート電極の構成材
料からなる中間配線を、前記ゲート電極に沿って平行に
延在するように配置した半導体集積回路装置構造とする
ものである。
をそのゲート長方向に沿って配置するとともに、互いに
隣接するＭＩＳ・ＦＥＴの間において、そのＭＩＳ・Ｆ
ＥＴのゲート電極と同一層に、前記ゲート電極の構成材
料からなる中間配線を、前記ゲート電極に沿って平行に
延在するように配置した半導体集積回路装置構造とする
ものである。
【００２２】第８の発明は、前記基本セル内にゲート幅
の異なる複数のＭＩＳ・ＦＥＴを配置した半導体集積回
路装置構造とするものである。
の異なる複数のＭＩＳ・ＦＥＴを配置した半導体集積回
路装置構造とするものである。
【００２３】第９の発明は、前記基本セルの角部近傍に
バイポーラトランジスタを配置した半導体集積回路装置
構造とするものである。
バイポーラトランジスタを配置した半導体集積回路装置
構造とするものである。
【００２４】
【作用】上記した第１の発明によれば、当該半導体集積
回路装置のレイアウト設計に際して、電源ブロックセル
を繰り返し配置することにより、所定の回路の形成領域
全体に、基本セルと、電源配線と、電源電極とをそれら
の配置に整合性を持たせた状態で配置することができ
る。すなわち、電源配線や電源電極の配置処理を簡単に
行うことができるとともに、その配置処理工数を低減す
ることができ、その配置処理時間を短縮することができ
る。
回路装置のレイアウト設計に際して、電源ブロックセル
を繰り返し配置することにより、所定の回路の形成領域
全体に、基本セルと、電源配線と、電源電極とをそれら
の配置に整合性を持たせた状態で配置することができ
る。すなわち、電源配線や電源電極の配置処理を簡単に
行うことができるとともに、その配置処理工数を低減す
ることができ、その配置処理時間を短縮することができ
る。
【００２５】上記した第２の発明によれば、基本セルを
作成する際に、１つの基本回路領域を作成した後、その
基本回路領域を反転等して配置することにより基本セル
を作成することができるので、基本セルを構成する半導
体素子の配置処理を簡単に行うことができるとともに、
その配置処理工数を低減することができ、その配置処理
時間を短縮することができる。
作成する際に、１つの基本回路領域を作成した後、その
基本回路領域を反転等して配置することにより基本セル
を作成することができるので、基本セルを構成する半導
体素子の配置処理を簡単に行うことができるとともに、
その配置処理工数を低減することができ、その配置処理
時間を短縮することができる。
【００２６】上記した第３の発明によれば、容量セルを
電源配線の近くに配置することにより、容量セルと電源
配線とを結ぶ配線の長さを短くすることができるので、
電源ノイズを抑制する能力を向上させることができる。
電源配線の近くに配置することにより、容量セルと電源
配線とを結ぶ配線の長さを短くすることができるので、
電源ノイズを抑制する能力を向上させることができる。
【００２７】上記した第４の発明によれば、最終段クロ
ック回路部を容量セル列に配置することにより、最終段
クロック回路部を電源配線の近くに配置することができ
るので、大きな駆動力を必要とする最終段クロック回路
部に対して良好に電源を供給することができる。しか
も、基本セル内におけるＭＩＳ・ＦＥＴと大きさの異な
るＭＩＳ・ＦＥＴを有する最終段クロック回路部を容量
セル列に配置したことにより、基本セルの配列を乱すこ
とがないので、電源ブロックセル内に形成される論理回
路の構成を乱すこともない。
ック回路部を容量セル列に配置することにより、最終段
クロック回路部を電源配線の近くに配置することができ
るので、大きな駆動力を必要とする最終段クロック回路
部に対して良好に電源を供給することができる。しか
も、基本セル内におけるＭＩＳ・ＦＥＴと大きさの異な
るＭＩＳ・ＦＥＴを有する最終段クロック回路部を容量
セル列に配置したことにより、基本セルの配列を乱すこ
とがないので、電源ブロックセル内に形成される論理回
路の構成を乱すこともない。
【００２８】上記した第５の発明によれば、タップ方式
を採用することにより、クロック回路部の数を減らすこ
とができるので、クロック信号の遅延時間を短縮するこ
とができる。また、最も配線長の長くなる第１クロック
配線を、比較的幅広に、かつ、厚く形成することのでき
る最上の配線層に設けたことにより、第１クロック配線
の抵抗値を下げることができるので、クロック信号の遅
延時間を短縮することができる。
を採用することにより、クロック回路部の数を減らすこ
とができるので、クロック信号の遅延時間を短縮するこ
とができる。また、最も配線長の長くなる第１クロック
配線を、比較的幅広に、かつ、厚く形成することのでき
る最上の配線層に設けたことにより、第１クロック配線
の抵抗値を下げることができるので、クロック信号の遅
延時間を短縮することができる。
【００２９】上記した第６の発明によれば、ＭＩＳ・Ｆ
ＥＴのゲート幅方向の領域を第１層配線の配線チャネル
領域とすることができ、その配線チャネル領域を広くと
ることができるので、第２配線層への配線のはみだし数
を低減することができる。
ＥＴのゲート幅方向の領域を第１層配線の配線チャネル
領域とすることができ、その配線チャネル領域を広くと
ることができるので、第２配線層への配線のはみだし数
を低減することができる。
【００３０】上記した第７の発明によれば、ＭＩＳ・Ｆ
ＥＴのチャネル長方向に沿って互いに隣接するＭＩＳ・
ＦＥＴ間を配線接続する際に、第１層配線のための配線
チャネル領域に不足が生じた場合、または第１層配線同
士のクロスが生じた場合、その足りない分を中間配線を
用いることにより補うことができるので、第２配線層へ
の配線のはみだし数を低減することができる。
ＥＴのチャネル長方向に沿って互いに隣接するＭＩＳ・
ＦＥＴ間を配線接続する際に、第１層配線のための配線
チャネル領域に不足が生じた場合、または第１層配線同
士のクロスが生じた場合、その足りない分を中間配線を
用いることにより補うことができるので、第２配線層へ
の配線のはみだし数を低減することができる。
【００３１】上記した第８の発明によれば、ゲート幅の
異なるＭＩＳ・ＦＥＴを用いて所定の回路を構成する必
要性がある場合に柔軟に対応することができる。
異なるＭＩＳ・ＦＥＴを用いて所定の回路を構成する必
要性がある場合に柔軟に対応することができる。
【００３２】上記した第９の発明によれば、通常、駆動
回路に用いるバイポーラトランジスタを基本セルの角部
近傍に配置したことにより、基本セル内におけるＭＩＳ
・ＦＥＴの配列を乱すことがないので、基本セル内に形
成される論理回路の構成を乱すこともない。
回路に用いるバイポーラトランジスタを基本セルの角部
近傍に配置したことにより、基本セル内におけるＭＩＳ
・ＦＥＴの配列を乱すことがないので、基本セル内に形
成される論理回路の構成を乱すこともない。
【００３３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００３４】図１は本発明の一実施例である半導体集積
回路装置を構成する半導体チップの全体平面図、図２は
図１の半導体集積回路装置の論理回路領域の拡大平面
図、図３は図２の要部拡大平面図、図４は図１の半導体
集積回路装置の電源ブロックセルの拡大平面図、図５は
図１の半導体集積回路装置の基本セルの拡大平面図、図
６、図７および図９は図５の基本セルによって構成され
るＮＡＮＤ系回路の回路図、図８は図６および図７のＮ
ＡＮＤ系回路を構成する配線のレイアウト平面図、図１
０は図９のＮＡＮＤ系回路を構成する配線のレイアウト
平面図、図１１は図５の基本セルによって構成される２
ポートＲＡＭセルの回路図、図１２は図１１の２ポート
ＲＡＭセルを構成する配線のレイアウト平面図、図１３
は図５の基本セルによって構成されるＲＯＭ回路の回路
図、図１４は図１３のＲＯＭ回路を構成する配線のレイ
アウト平面図、図１５は図５の基本セルによって構成さ
れるマスタスレーブ・ラッチ回路の回路図、図１６は図
１５のマスタスレーブ・ラッチ回路を構成する配線のレ
イアウト平面図、図１７は図５の基本セルによって構成
される診断付きラッチ回路の回路図、図１８は図１７の
診断付きラッチ回路を構成する配線のレイアウト平面
図、図１９は容量セルの拡大平面図、図２０は図１９の
Ａ−Ａ線の断面図、図２１は第２配線層の電源配線の平
面図、図２２は第３および第４配線層の電源配線の平面
図、図２３は入出力回路領域を示す図１の要部拡大平面
図、図２４は入出力回路領域の要部拡大平面図、図２５
はクロック回路を説明するための半導体チップの全体平
面図である。
回路装置を構成する半導体チップの全体平面図、図２は
図１の半導体集積回路装置の論理回路領域の拡大平面
図、図３は図２の要部拡大平面図、図４は図１の半導体
集積回路装置の電源ブロックセルの拡大平面図、図５は
図１の半導体集積回路装置の基本セルの拡大平面図、図
６、図７および図９は図５の基本セルによって構成され
るＮＡＮＤ系回路の回路図、図８は図６および図７のＮ
ＡＮＤ系回路を構成する配線のレイアウト平面図、図１
０は図９のＮＡＮＤ系回路を構成する配線のレイアウト
平面図、図１１は図５の基本セルによって構成される２
ポートＲＡＭセルの回路図、図１２は図１１の２ポート
ＲＡＭセルを構成する配線のレイアウト平面図、図１３
は図５の基本セルによって構成されるＲＯＭ回路の回路
図、図１４は図１３のＲＯＭ回路を構成する配線のレイ
アウト平面図、図１５は図５の基本セルによって構成さ
れるマスタスレーブ・ラッチ回路の回路図、図１６は図
１５のマスタスレーブ・ラッチ回路を構成する配線のレ
イアウト平面図、図１７は図５の基本セルによって構成
される診断付きラッチ回路の回路図、図１８は図１７の
診断付きラッチ回路を構成する配線のレイアウト平面
図、図１９は容量セルの拡大平面図、図２０は図１９の
Ａ−Ａ線の断面図、図２１は第２配線層の電源配線の平
面図、図２２は第３および第４配線層の電源配線の平面
図、図２３は入出力回路領域を示す図１の要部拡大平面
図、図２４は入出力回路領域の要部拡大平面図、図２５
はクロック回路を説明するための半導体チップの全体平
面図である。
【００３５】本実施例の半導体集積回路装置は、例えば
大形計算機等に用いられるＭＰＵ（Microprocessor Uni
t)である。本実施例のＭＰＵを構成する半導体チップの
平面図を図１に示す。
大形計算機等に用いられるＭＰＵ（Microprocessor Uni
t)である。本実施例のＭＰＵを構成する半導体チップの
平面図を図１に示す。
【００３６】半導体チップ１は、例えばシリコン（Ｓ
ｉ）単結晶からなり、その主面には、入出力回路領域
２、メモリ回路領域３、論理回路領域４およびクロック
回路領域５が配置されている。
ｉ）単結晶からなり、その主面には、入出力回路領域
２、メモリ回路領域３、論理回路領域４およびクロック
回路領域５が配置されている。
【００３７】入出力回路領域２は、メモリ回路領域３や
論理回路領域４を挟むように配置されている。入出力回
路領域２には、図示しない入力バッファ等のような入力
回路や出力バッファ等のような出力回路が複数配置され
ている。入力回路および出力回路は入出力セル（図１に
は図示せず）によって形成されている。入出力セルは、
入出力回路領域２に規則的に複数配置されている。各入
出力セルには、入力回路および出力回路を構成するのに
必要な複数の半導体素子が配置されている。
論理回路領域４を挟むように配置されている。入出力回
路領域２には、図示しない入力バッファ等のような入力
回路や出力バッファ等のような出力回路が複数配置され
ている。入力回路および出力回路は入出力セル（図１に
は図示せず）によって形成されている。入出力セルは、
入出力回路領域２に規則的に複数配置されている。各入
出力セルには、入力回路および出力回路を構成するのに
必要な複数の半導体素子が配置されている。
【００３８】メモリ回路領域３には、複数のメモリセル
（図示せず）が規則的に配置され、例えばＳＲＡＭ（St
atic Random Access Memory)等のようなメモリ回路が形
成されている。このメモリ回路は、ＭＰＵのファースト
キャッシュメモリとしての機能を備えている。各メモリ
セルは、例えばＳＲＡＭセルが用いられており、フリッ
プフロップで構成されている。ただし、メモリセルは、
ＳＲＡＭセルに限定されるものではなく、例えば１トラ
ンジスタと１キャパシタとを１つのメモリセルとするＤ
ＲＡＭセルを用いても良い。
（図示せず）が規則的に配置され、例えばＳＲＡＭ（St
atic Random Access Memory)等のようなメモリ回路が形
成されている。このメモリ回路は、ＭＰＵのファースト
キャッシュメモリとしての機能を備えている。各メモリ
セルは、例えばＳＲＡＭセルが用いられており、フリッ
プフロップで構成されている。ただし、メモリセルは、
ＳＲＡＭセルに限定されるものではなく、例えば１トラ
ンジスタと１キャパシタとを１つのメモリセルとするＤ
ＲＡＭセルを用いても良い。
【００３９】論理回路領域４には、ＭＰＵを構成する所
定の論理回路（所定の回路）が形成されている。本実施
例において、論理回路領域４には、ゲートアレイ方式を
用いて論理回路が形成されている。詳細については後述
する。
定の論理回路（所定の回路）が形成されている。本実施
例において、論理回路領域４には、ゲートアレイ方式を
用いて論理回路が形成されている。詳細については後述
する。
【００４０】クロック回路領域５は、半導体チップ１を
２分割するように、半導体チップ１の中央にその長辺に
沿って延在されて配置されている。クロック回路領域５
には、クロック回路（図１には図示せず）やクロック信
号配線等が配置されている。クロック回路は、入出力回
路領域２、メモリ回路領域３および論理回路領域４に対
してクロック信号を発信するための回路である。クロッ
ク信号配線は、そのクロック信号を伝送するための配線
である。詳細については後述する。
２分割するように、半導体チップ１の中央にその長辺に
沿って延在されて配置されている。クロック回路領域５
には、クロック回路（図１には図示せず）やクロック信
号配線等が配置されている。クロック回路は、入出力回
路領域２、メモリ回路領域３および論理回路領域４に対
してクロック信号を発信するための回路である。クロッ
ク信号配線は、そのクロック信号を伝送するための配線
である。詳細については後述する。
【００４１】なお、図１には図示しないが、本実施例に
おいては、半導体チップ１上に、例えば５層の配線層が
形成されているとともに、半導体チップ１の最上層に、
ＭＰＵの電極として、例えばＣＣＢバンプ（図１には図
示せず）が複数形成されている。
おいては、半導体チップ１上に、例えば５層の配線層が
形成されているとともに、半導体チップ１の最上層に、
ＭＰＵの電極として、例えばＣＣＢバンプ（図１には図
示せず）が複数形成されている。
【００４２】次に、論理回路領域４の拡大平面図を図２
に示す。論理回路領域４には、複数の電源ブロックセル
６が行列方向に沿って規則的に配置されている。電源ブ
ロックセル６は、後述する基本セルの配置規則と、電源
用のＣＣＢバンプとの配置規則との整合をとるために配
置されたセルであり、例えば基本セルのピッチの整数倍
と、電源用のＣＣＢバンプのピッチの整数倍とが一致す
ることによって規定されている。ただし、各電源ブロッ
クセル６には、同一回路が形成されている場合もある
し、異なる回路が形成されている場合もある。
に示す。論理回路領域４には、複数の電源ブロックセル
６が行列方向に沿って規則的に配置されている。電源ブ
ロックセル６は、後述する基本セルの配置規則と、電源
用のＣＣＢバンプとの配置規則との整合をとるために配
置されたセルであり、例えば基本セルのピッチの整数倍
と、電源用のＣＣＢバンプのピッチの整数倍とが一致す
ることによって規定されている。ただし、各電源ブロッ
クセル６には、同一回路が形成されている場合もある
し、異なる回路が形成されている場合もある。
【００４３】本実施例においては、図３に示すように、
電源ブロックセル６の中央に電源用のＣＣＢバンプ（電
源電極）７ａが配置され、電源ブロックセル６の四隅に
信号用のＣＣＢバンプ７ｂが配置されている。すなわ
ち、本実施例において電源用のＣＣＢバンプ７ａおよび
信号用のＣＣＢバンプ７ｂは、共に、基本セルの配置と
の整合性を有した状態で、半導体チップ１の主面上に規
則的に配置されている。
電源ブロックセル６の中央に電源用のＣＣＢバンプ（電
源電極）７ａが配置され、電源ブロックセル６の四隅に
信号用のＣＣＢバンプ７ｂが配置されている。すなわ
ち、本実施例において電源用のＣＣＢバンプ７ａおよび
信号用のＣＣＢバンプ７ｂは、共に、基本セルの配置と
の整合性を有した状態で、半導体チップ１の主面上に規
則的に配置されている。
【００４４】したがって、半導体集積回路装置のレイア
ウト設計に際して、電源用のＣＣＢバンプ７ａを繰り返
し配置することができるので、その配置処理を簡単にす
ることができる。
ウト設計に際して、電源用のＣＣＢバンプ７ａを繰り返
し配置することができるので、その配置処理を簡単にす
ることができる。
【００４５】次に、１つの電源ブロックセル６の拡大平
面図を図４に示す。電源ブロックセル６には、複数の基
本セル８と、複数の容量セル９とが各々規則的に配置さ
れている。
面図を図４に示す。電源ブロックセル６には、複数の基
本セル８と、複数の容量セル９とが各々規則的に配置さ
れている。
【００４６】基本セル８は、所定の論理回路もしくはマ
クロセルを構成するために必要な複数の基本回路を形成
することが可能な複数の半導体素子の配置されたセルで
あり、容量セル９の列の両側において行列方向に沿って
規則的に配置されている。各基本セル８の大きさは、例
えば５４μｍ×３６μｍ程度である。基本セル８の詳細
については後述する。
クロセルを構成するために必要な複数の基本回路を形成
することが可能な複数の半導体素子の配置されたセルで
あり、容量セル９の列の両側において行列方向に沿って
規則的に配置されている。各基本セル８の大きさは、例
えば５４μｍ×３６μｍ程度である。基本セル８の詳細
については後述する。
【００４７】容量セル９は、論理回路領域４の電源ノイ
ズを抑制するために高電位の電源と基準電位の電源との
間に電気的に接続された素子であり、本実施例において
は、最上の配線層の電源配線１０ａ，１０ｂに沿ってそ
の下方に配置されている。
ズを抑制するために高電位の電源と基準電位の電源との
間に電気的に接続された素子であり、本実施例において
は、最上の配線層の電源配線１０ａ，１０ｂに沿ってそ
の下方に配置されている。
【００４８】これは、容量セル９を電源配線１０ａ，１
０ｂの下層に配置し、容量セル９と電源配線１０ａ，１
０ｂとを結ぶ配線の長さを短くすることにより、電源ノ
イズの抑制能力を向上させるためである。なお、電源配
線１０ａは高電位（ＶDD）配線、電源配線１０ｂは基準
電位（ＶSS）配線を示している。
０ｂの下層に配置し、容量セル９と電源配線１０ａ，１
０ｂとを結ぶ配線の長さを短くすることにより、電源ノ
イズの抑制能力を向上させるためである。なお、電源配
線１０ａは高電位（ＶDD）配線、電源配線１０ｂは基準
電位（ＶSS）配線を示している。
【００４９】容量セル９のセルサイズは、図４の縦方向
の長さが、基本セル８と同一に設定され、図４の横方向
の長さが、基本セル８の横方向長さの２倍に設定されて
いる。これにより、基本セル８のピッチを乱すことな
く、大きな容量を確保することが可能となっている。
の長さが、基本セル８と同一に設定され、図４の横方向
の長さが、基本セル８の横方向長さの２倍に設定されて
いる。これにより、基本セル８のピッチを乱すことな
く、大きな容量を確保することが可能となっている。
【００５０】また、本実施例においては、容量セル９の
列に最終段クロックアンプ（最終段クロック回路）１１
ｃが所定の間隔毎に配置されている。最終段クロックア
ンプ１１ｃは、基本セル８によって構成された後述する
所定の論理回路に対してクロック信号を伝送するための
回路である。最終段クロックアンプ１１ｃを容量セル９
の列に配置したのは、例えば以下の第１、第２の理由か
らである。
列に最終段クロックアンプ（最終段クロック回路）１１
ｃが所定の間隔毎に配置されている。最終段クロックア
ンプ１１ｃは、基本セル８によって構成された後述する
所定の論理回路に対してクロック信号を伝送するための
回路である。最終段クロックアンプ１１ｃを容量セル９
の列に配置したのは、例えば以下の第１、第２の理由か
らである。
【００５１】第１は、論理構成の乱れを防止するためで
ある。最終段クロックアンプ１１ｃを構成するＭＯＳ・
ＦＥＴは、通常、基本セル８に配置された論理構成用の
ＭＯＳ・ＦＥＴとはゲート幅等が異なる。このため、最
終段クロックアンプ１１ｃを適当な位置に配置すると、
基本セル８の配列を乱す結果、論理構成が乱れ、信号伝
送時間の遅れ、ゲート使用率の低下およびチップサイズ
の増大等を招く。これらを防止するため、最終段クロッ
クアンプ１１ｃを容量セル９の列に配置してある。
ある。最終段クロックアンプ１１ｃを構成するＭＯＳ・
ＦＥＴは、通常、基本セル８に配置された論理構成用の
ＭＯＳ・ＦＥＴとはゲート幅等が異なる。このため、最
終段クロックアンプ１１ｃを適当な位置に配置すると、
基本セル８の配列を乱す結果、論理構成が乱れ、信号伝
送時間の遅れ、ゲート使用率の低下およびチップサイズ
の増大等を招く。これらを防止するため、最終段クロッ
クアンプ１１ｃを容量セル９の列に配置してある。
【００５２】第２は、信頼性を向上させるためである。
最終段クロックアンプ１１ｃを最上の配線層の電源配線
１０ａ，１０ｂから離れた位置に配置した場合、電源配
線１０ａ，１０ｂと最終段クロックアンプ１１ｃとを第
４配線層の電源配線等を介して接続しなければならな
い。しかし、最終段クロックアンプ１１ｃは、大きな駆
動力を必要とするので、最上の配線層の配線よりも細い
第４層配線を用いると、その配線部分でマイグレーショ
ンが発生する割合が高くなる。これを考慮して最終段ク
ロックアンプ１１ｃを、最上の配線層の電源配線１０
ａ，１０ｂに沿って配置された容量セル９の列に配置し
てある。
最終段クロックアンプ１１ｃを最上の配線層の電源配線
１０ａ，１０ｂから離れた位置に配置した場合、電源配
線１０ａ，１０ｂと最終段クロックアンプ１１ｃとを第
４配線層の電源配線等を介して接続しなければならな
い。しかし、最終段クロックアンプ１１ｃは、大きな駆
動力を必要とするので、最上の配線層の配線よりも細い
第４層配線を用いると、その配線部分でマイグレーショ
ンが発生する割合が高くなる。これを考慮して最終段ク
ロックアンプ１１ｃを、最上の配線層の電源配線１０
ａ，１０ｂに沿って配置された容量セル９の列に配置し
てある。
【００５３】次に、本実施例の基本セル８を、図５〜図
１８によって詳細に説明した後、容量セル９を、図１９
および図２０によって詳細に説明する。
１８によって詳細に説明した後、容量セル９を、図１９
および図２０によって詳細に説明する。
【００５４】本実施例の基本セル５の拡大平面図を図５
に示す。基本セル８には、複数のバイポーラトランジス
タ１２と、複数のＭＯＳ・ＦＥＴ（以下、単にＭＯＳと
いう）１３とが配置されている。
に示す。基本セル８には、複数のバイポーラトランジス
タ１２と、複数のＭＯＳ・ＦＥＴ（以下、単にＭＯＳと
いう）１３とが配置されている。
【００５５】バイポーラトランジスタ１２は、基本セル
８の四隅近傍に配置されている。これは、バイポーラト
ランジスタ１２を基本セル８の中央に配置すると、ＭＯ
Ｓ１３の配列が乱れる結果、ＭＯＳ１３同士の接続が困
難になるとともに、論理構成が乱れ、信号伝送時間の遅
れ、ゲート使用率の低下およびチップサイズの増大等を
招くからである。バイポーラトランジスタ１２は、ベー
ス電極Ｂと、エミッタ電極Ｅと、コレクタ電極Ｃとを有
している。
８の四隅近傍に配置されている。これは、バイポーラト
ランジスタ１２を基本セル８の中央に配置すると、ＭＯ
Ｓ１３の配列が乱れる結果、ＭＯＳ１３同士の接続が困
難になるとともに、論理構成が乱れ、信号伝送時間の遅
れ、ゲート使用率の低下およびチップサイズの増大等を
招くからである。バイポーラトランジスタ１２は、ベー
ス電極Ｂと、エミッタ電極Ｅと、コレクタ電極Ｃとを有
している。
【００５６】ＭＯＳ１３は、ｎチャネルＭＯＳ・ＦＥＴ
（以下、単にｎＭＯＳという）１３ｎと、ｐチャネルＭ
ＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）１３ｐとが
配置されている。これにより、例えばＣＭＯＳ回路を構
成することが可能となっている。また、本実施例におい
ては、ゲート幅の異なるＭＯＳ１３が配置されている。
これにより、異なるゲート幅のＭＯＳ１３を用いて所定
の回路を構成する必要性がある場合に柔軟に対応するこ
とが可能となっている。
（以下、単にｎＭＯＳという）１３ｎと、ｐチャネルＭ
ＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）１３ｐとが
配置されている。これにより、例えばＣＭＯＳ回路を構
成することが可能となっている。また、本実施例におい
ては、ゲート幅の異なるＭＯＳ１３が配置されている。
これにより、異なるゲート幅のＭＯＳ１３を用いて所定
の回路を構成する必要性がある場合に柔軟に対応するこ
とが可能となっている。
【００５７】ＭＯＳ１３は、拡散層Ｌと、ゲート電極Ｇ
とを有している。ｎＭＯＳ１３ｎの拡散層Ｌには、例え
ばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されてい
る。ｐＭＯＳ１３ｐの拡散層Ｌには、例えばｐ形不純物
のホウ素が導入されている。ゲート電極Ｇは、例えば低
抵抗ポリシリコンからなる。なお、ＭＯＳ１３のチャネ
ル長は、例えば0.４μｍ程度である。ゲート幅は、小さ
いものから順に、例えば２μｍ、４μｍおよび８μｍ程
度である。
とを有している。ｎＭＯＳ１３ｎの拡散層Ｌには、例え
ばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されてい
る。ｐＭＯＳ１３ｐの拡散層Ｌには、例えばｐ形不純物
のホウ素が導入されている。ゲート電極Ｇは、例えば低
抵抗ポリシリコンからなる。なお、ＭＯＳ１３のチャネ
ル長は、例えば0.４μｍ程度である。ゲート幅は、小さ
いものから順に、例えば２μｍ、４μｍおよび８μｍ程
度である。
【００５８】また、本実施例においては、１つの基本セ
ル８が、例えば４つの基本回路領域８ａによって構成さ
れている。各基本回路領域８ａには、例えば２入力ＮＡ
ＮＤ回路等のような基本回路を構成するのに必要な半導
体素子が配置されている。
ル８が、例えば４つの基本回路領域８ａによって構成さ
れている。各基本回路領域８ａには、例えば２入力ＮＡ
ＮＤ回路等のような基本回路を構成するのに必要な半導
体素子が配置されている。
【００５９】基本回路領域８ａには、隣接する基本回路
領域８ａのバイポーラトランジスタ１２およびＭＯＳ１
３同士が第２配線層の電源配線１０ｃ，１０ｄまたは第
３、５配線層の電源配線（図５には図示せず）を境にし
てほぼ鏡面対称となるように配置されている。
領域８ａのバイポーラトランジスタ１２およびＭＯＳ１
３同士が第２配線層の電源配線１０ｃ，１０ｄまたは第
３、５配線層の電源配線（図５には図示せず）を境にし
てほぼ鏡面対称となるように配置されている。
【００６０】これにより、本実施例の場合、１つの基本
セル８を作成する際に、１つの基本回路領域８ａを作成
した後、その基本回路領域８ａを反転等してレイアウト
平面に繰り返し配置することにより作成することができ
るので、基本セル８を構成する半導体素子の配置処理を
簡単に行うことができるとともに、その配置処理工数を
低減することができ、その配置処理時間を短縮すること
ができるようになっている。
セル８を作成する際に、１つの基本回路領域８ａを作成
した後、その基本回路領域８ａを反転等してレイアウト
平面に繰り返し配置することにより作成することができ
るので、基本セル８を構成する半導体素子の配置処理を
簡単に行うことができるとともに、その配置処理工数を
低減することができ、その配置処理時間を短縮すること
ができるようになっている。
【００６１】なお、電源配線１０ｃは高電位（ＶDD）配
線を示し、電源配線１０ｄは基準電位（ＶSS）配線を示
している。
線を示し、電源配線１０ｄは基準電位（ＶSS）配線を示
している。
【００６２】また、本実施例においては、論理を構成す
る第１層配線（図示せず）が、ＭＯＳ１３のゲート電極
Ｇの延在方向に対して直交する方向に延在するように配
置されている。これにより、ＭＯＳ１３のゲート幅方向
（図５の横方向）の領域を第１層配線の配線チャネル領
域とすることができる。このため、その配線チャネル領
域を広くとることができるので、第２配線層への配線の
はみだし数を低減することができる。すなわち、第２配
線層に配置できる配線の数を増やすことができるように
なっている。
る第１層配線（図示せず）が、ＭＯＳ１３のゲート電極
Ｇの延在方向に対して直交する方向に延在するように配
置されている。これにより、ＭＯＳ１３のゲート幅方向
（図５の横方向）の領域を第１層配線の配線チャネル領
域とすることができる。このため、その配線チャネル領
域を広くとることができるので、第２配線層への配線の
はみだし数を低減することができる。すなわち、第２配
線層に配置できる配線の数を増やすことができるように
なっている。
【００６３】また、本実施例においては、ゲート長方向
（図５の縦方向）に沿って配置されている複数のＭＯＳ
１３の間およびＭＯＳ１３とバイポーラトランジスタ１
２との間に、例えば低抵抗ポリシリコンからなる中間配
線１４が配置されている。
（図５の縦方向）に沿って配置されている複数のＭＯＳ
１３の間およびＭＯＳ１３とバイポーラトランジスタ１
２との間に、例えば低抵抗ポリシリコンからなる中間配
線１４が配置されている。
【００６４】本実施例においては、中間配線１４を設け
たことにより、ＭＯＳ１３間およびＭＯＳ１３とバイポ
ーラトランジスタ１２との間を配線接続する際に、第１
層配線のための配線チャネル領域に不足が生じた場合、
または第１層配線同士のクロスが生じた場合、その足り
ない分を中間配線１４を用いることにより補うことがで
きるので、第２配線層への配線のはみだし数を低減する
ことが可能となっている。
たことにより、ＭＯＳ１３間およびＭＯＳ１３とバイポ
ーラトランジスタ１２との間を配線接続する際に、第１
層配線のための配線チャネル領域に不足が生じた場合、
または第１層配線同士のクロスが生じた場合、その足り
ない分を中間配線１４を用いることにより補うことがで
きるので、第２配線層への配線のはみだし数を低減する
ことが可能となっている。
【００６５】続いて、基本セル８によって構成される回
路の例を図６〜図１８に示す。なお、図８、図１０、図
１２、図１４、図１６および図１８において、黒点
「・」は接続孔を示し、斜線は第１層配線を示す。
路の例を図６〜図１８に示す。なお、図８、図１０、図
１２、図１４、図１６および図１８において、黒点
「・」は接続孔を示し、斜線は第１層配線を示す。
【００６６】図６および図７には、例えば２入力のＮＡ
ＮＤ系回路１５ａ，１５ｂが示されている。図８には、
そのＮＡＮＤ系回路を構成する第１層配線１６のレイア
ウトが示されている。また、図９には、例えば６入力の
ＮＡＮＤ系回路１５ｃが示されている。図１０には、そ
のＮＡＮＤ系回路１５ｃを構成する第１層配線１６のレ
イアウトが示されている。
ＮＤ系回路１５ａ，１５ｂが示されている。図８には、
そのＮＡＮＤ系回路を構成する第１層配線１６のレイア
ウトが示されている。また、図９には、例えば６入力の
ＮＡＮＤ系回路１５ｃが示されている。図１０には、そ
のＮＡＮＤ系回路１５ｃを構成する第１層配線１６のレ
イアウトが示されている。
【００６７】図６、図７および図９において、ＮＡＮＤ
系回路１５ａ〜１５ｃは、ｐＭＯＳ１３ｐをＮ個並列に
接続した回路部分と、ｎＭＯＳ１３ｎをＮ個直列に接続
した回路部分とが結合されているとともに、そのｐＭＯ
Ｓ１３ｐの基板とソースとが電源電位ＶDDに、そのｎＭ
ＯＳ１３ｎのうちの最外側のｎＭＯＳ１３ｎの基板とソ
ースとが基準電位ＶSS（例えば０Ｖ）に各々接続されて
いる回路部分を有している。
系回路１５ａ〜１５ｃは、ｐＭＯＳ１３ｐをＮ個並列に
接続した回路部分と、ｎＭＯＳ１３ｎをＮ個直列に接続
した回路部分とが結合されているとともに、そのｐＭＯ
Ｓ１３ｐの基板とソースとが電源電位ＶDDに、そのｎＭ
ＯＳ１３ｎのうちの最外側のｎＭＯＳ１３ｎの基板とソ
ースとが基準電位ＶSS（例えば０Ｖ）に各々接続されて
いる回路部分を有している。
【００６８】ＮＡＮＤ系回路１５ａ，１５ｂは、図８に
示すように、それぞれ１つの基本セル８の１つの基本回
路領域８ａ内の半導体素子を用いて形成されている。ま
た、図９に示した６入力のＮＡＮＤ系回路１５ｃは、図
１０に示すように、１つの基本セル８内のほぼ２つの基
本回路領域８ａ内の半導体素子を用いて形成されてい
る。
示すように、それぞれ１つの基本セル８の１つの基本回
路領域８ａ内の半導体素子を用いて形成されている。ま
た、図９に示した６入力のＮＡＮＤ系回路１５ｃは、図
１０に示すように、１つの基本セル８内のほぼ２つの基
本回路領域８ａ内の半導体素子を用いて形成されてい
る。
【００６９】図１１には、２ポートＲＡＭセル１７が示
されている。また、図１２には、２ポートＲＡＭセル１
７を構成する第１層配線１６のレイアウトが示されてい
る。２ポートＲＡＭセル１７は、情報を記憶するための
ラッチ回路部１７ａと、ラッチ回路部１７ａをビット線
Ｂ1,Ｂ2 に接続したりラッチ回路部１７ａから分離した
りする選択回路部１７ｂとが、ビット線Ｂ1,Ｂ2 とワー
ド線Ｗ1,Ｗ2 との交点近傍に配置されて構成されてい
る。
されている。また、図１２には、２ポートＲＡＭセル１
７を構成する第１層配線１６のレイアウトが示されてい
る。２ポートＲＡＭセル１７は、情報を記憶するための
ラッチ回路部１７ａと、ラッチ回路部１７ａをビット線
Ｂ1,Ｂ2 に接続したりラッチ回路部１７ａから分離した
りする選択回路部１７ｂとが、ビット線Ｂ1,Ｂ2 とワー
ド線Ｗ1,Ｗ2 との交点近傍に配置されて構成されてい
る。
【００７０】ラッチ回路部１７ａは、ｎＭＯＳ１３ｎと
ｐＭＯＳ１３ｐとからなるＣＭＯＳインバータのたすき
がけによって構成されている。選択回路部１７ｂは、ビ
ット線Ｂ1,Ｂ2 とラッチ回路部１７ａにおけるＣＭＯＳ
インバータの出力との間に接続されたｎＭＯＳ１３ｎに
よって構成されている。２ポートＲＡＭセル１７は、図
１２に示すように、１つの基本セル８内の２つの基本回
路領域８ａ内の半導体素子を用いて２ビット分が形成さ
れている。
ｐＭＯＳ１３ｐとからなるＣＭＯＳインバータのたすき
がけによって構成されている。選択回路部１７ｂは、ビ
ット線Ｂ1,Ｂ2 とラッチ回路部１７ａにおけるＣＭＯＳ
インバータの出力との間に接続されたｎＭＯＳ１３ｎに
よって構成されている。２ポートＲＡＭセル１７は、図
１２に示すように、１つの基本セル８内の２つの基本回
路領域８ａ内の半導体素子を用いて２ビット分が形成さ
れている。
【００７１】図１３には、ＲＯＭ回路１８が示されてい
る。ＲＯＭ回路１８のメモリセル部分は、例えば４７個
のｎＭＯＳ１３ｎで４ビットを構成している。ＲＯＭ回
路１８は、図１４に示すように、１つの基本セル８内の
２つの基本回路領域８ａ内の半導体素子を用いて８ビッ
ト分が形成されている。
る。ＲＯＭ回路１８のメモリセル部分は、例えば４７個
のｎＭＯＳ１３ｎで４ビットを構成している。ＲＯＭ回
路１８は、図１４に示すように、１つの基本セル８内の
２つの基本回路領域８ａ内の半導体素子を用いて８ビッ
ト分が形成されている。
【００７２】図１５には、例えばマスタスレーブ・ラッ
チ回路１９が示されている。マスタスレーブ・ラッチ回
路１９は、スレーブ回路部１９ａとマスタ回路部１９ｂ
との２つの回路部を有している。スレーブ回路部１９ａ
およびマスタ回路部１９ｂは、例えばＮＡＮＤ回路１９
ａ1,１９ｂ1 とインバータ回路１９ａ2,１９ｂ2 とによ
って構成されている。スレーブ回路部１９ａとマスタ回
路部１９ｂの各々の前段には、クロック信号ＣＬＫの立
ち上がり、立ち下がりによって制御されるステアリング
ゲート回路部１９ｃが配置されている。このスレーブ回
路部１９ａは、図１６に示すように、例えば１つの基本
セル８内の２個の基本回路領域８ａ内の半導体素子を用
いて形成され、それを後述する図１８の診断付きマスタ
ラッチに付加することにより、スレーブ・マスタラッチ
回路が構成できる。
チ回路１９が示されている。マスタスレーブ・ラッチ回
路１９は、スレーブ回路部１９ａとマスタ回路部１９ｂ
との２つの回路部を有している。スレーブ回路部１９ａ
およびマスタ回路部１９ｂは、例えばＮＡＮＤ回路１９
ａ1,１９ｂ1 とインバータ回路１９ａ2,１９ｂ2 とによ
って構成されている。スレーブ回路部１９ａとマスタ回
路部１９ｂの各々の前段には、クロック信号ＣＬＫの立
ち上がり、立ち下がりによって制御されるステアリング
ゲート回路部１９ｃが配置されている。このスレーブ回
路部１９ａは、図１６に示すように、例えば１つの基本
セル８内の２個の基本回路領域８ａ内の半導体素子を用
いて形成され、それを後述する図１８の診断付きマスタ
ラッチに付加することにより、スレーブ・マスタラッチ
回路が構成できる。
【００７３】図１７には、診断回路付きラッチ回路２０
が示されている。診断回路付きラッチ回路２０は、ラッ
チ回路部２０ａと、診断回路部２０ｂとを有している。
ラッチ回路部２０ａは、例えば２つのＮＡＮＤ回路２０
ａ1,２０ａ2 によって構成され、診断回路部２０ｂは、
例えば３つのＮＡＮＤ回路２０ｂ1 〜２０ｂ3 と１つの
ＮＯＲ回路２０ａ4 によって構成されている。診断回路
付きラッチ回路２０は、図１８に示すように、１つの基
本セル８内のほぼ全部の半導体素子を用いて形成されて
いる。
が示されている。診断回路付きラッチ回路２０は、ラッ
チ回路部２０ａと、診断回路部２０ｂとを有している。
ラッチ回路部２０ａは、例えば２つのＮＡＮＤ回路２０
ａ1,２０ａ2 によって構成され、診断回路部２０ｂは、
例えば３つのＮＡＮＤ回路２０ｂ1 〜２０ｂ3 と１つの
ＮＯＲ回路２０ａ4 によって構成されている。診断回路
付きラッチ回路２０は、図１８に示すように、１つの基
本セル８内のほぼ全部の半導体素子を用いて形成されて
いる。
【００７４】次に、図４に示した容量セル９を図１９お
よび図２０によって詳細に説明する。図１９は、容量セ
ル９の拡大平面図を示している。また、図２０は、図１
９のＡ−Ａ線の断面図を示している。
よび図２０によって詳細に説明する。図１９は、容量セ
ル９の拡大平面図を示している。また、図２０は、図１
９のＡ−Ａ線の断面図を示している。
【００７５】半導体チップ１を構成する半導体基板１ａ
は、例えばｐ形Ｓｉ単結晶からなり、その上部には、例
えばｎウエル１ｎおよびｐウエル１ｐが形成されてい
る。ｎウエル１ｎは、半導体基板１ａの上部に、例えば
ｎ形不純物のリンまたはＡｓ等が導入されてなり、上記
ｐＭＯＳ１３ｐ用のｎウエル（図示せず）を形成する際
に同時に形成される。また、ｐウエル１ｐは、半導体基
板１ａの上部に、例えばｐ形不純物のホウ素が導入され
てなり、上記ｎＭＯＳ１３ｎ用のｐウエル（図示せず）
を形成する際に同時に形成される。
は、例えばｐ形Ｓｉ単結晶からなり、その上部には、例
えばｎウエル１ｎおよびｐウエル１ｐが形成されてい
る。ｎウエル１ｎは、半導体基板１ａの上部に、例えば
ｎ形不純物のリンまたはＡｓ等が導入されてなり、上記
ｐＭＯＳ１３ｐ用のｎウエル（図示せず）を形成する際
に同時に形成される。また、ｐウエル１ｐは、半導体基
板１ａの上部に、例えばｐ形不純物のホウ素が導入され
てなり、上記ｎＭＯＳ１３ｎ用のｐウエル（図示せず）
を形成する際に同時に形成される。
【００７６】容量は、ｎウエル１ｎと、ｎウエル１ｎ上
に絶縁膜２１ａを介して堆積されている容量電極２２と
によって形成されている。本実施例においては、図１９
に示すように、１つの容量セル９に、例えば２つの容量
が形成されている。なお、絶縁膜２１ａは、例えば二酸
化ケイ素（ＳｉＯ2)等からなる。また、容量電極２２
は、例えば低抵抗ポリシリコンからなり、図５等に示し
たＭＯＳ１３のゲート電極Ｇを形成する際に同時に形成
される。
に絶縁膜２１ａを介して堆積されている容量電極２２と
によって形成されている。本実施例においては、図１９
に示すように、１つの容量セル９に、例えば２つの容量
が形成されている。なお、絶縁膜２１ａは、例えば二酸
化ケイ素（ＳｉＯ2)等からなる。また、容量電極２２
は、例えば低抵抗ポリシリコンからなり、図５等に示し
たＭＯＳ１３のゲート電極Ｇを形成する際に同時に形成
される。
【００７７】ｎウエル１ｎの上部において、フィールド
絶縁膜２１ｂに囲まれた部分には、ｎ+ 拡散層１ｎ1 が
形成されている。ｎ+ 拡散層１ｎ1 は、図示しない配線
を通じて基準電位ＶSSと電気的に接続されている。ま
た、ｐウエル１ｐの上部において、フィールド絶縁膜２
１ｂに囲まれた部分には、ｐ+ 拡散層１ｐ1 が形成され
ている。ｐ+ 拡散層１ｐ1 は、図示しない配線を通じて
基準電位ＶSSと電気的に接続されている。また、容量電
極２２は、図示しない配線を通じて高電位ＶDDと電気的
に接続されている。
絶縁膜２１ｂに囲まれた部分には、ｎ+ 拡散層１ｎ1 が
形成されている。ｎ+ 拡散層１ｎ1 は、図示しない配線
を通じて基準電位ＶSSと電気的に接続されている。ま
た、ｐウエル１ｐの上部において、フィールド絶縁膜２
１ｂに囲まれた部分には、ｐ+ 拡散層１ｐ1 が形成され
ている。ｐ+ 拡散層１ｐ1 は、図示しない配線を通じて
基準電位ＶSSと電気的に接続されている。また、容量電
極２２は、図示しない配線を通じて高電位ＶDDと電気的
に接続されている。
【００７８】次に、半導体チップ１上に形成された電源
配線を図２１および図２２によって説明する。
配線を図２１および図２２によって説明する。
【００７９】図２１には、第２配線層における電源配線
１０ｃ，１０ｄが示されている。電源配線１０ｃ，１０
ｄは、例えばアルミニウム（Ａｌ）合金からなり、その
幅は、例えば0.９μｍ程度である。配線ピッチは、例え
ば1.８μｍ程度である。
１０ｃ，１０ｄが示されている。電源配線１０ｃ，１０
ｄは、例えばアルミニウム（Ａｌ）合金からなり、その
幅は、例えば0.９μｍ程度である。配線ピッチは、例え
ば1.８μｍ程度である。
【００８０】高電位ＶDDを供給する電源配線１０ｃは、
１つの基本セル８に対して、例えば４本配置されてい
る。また、基準電位ＶSSを供給する電源配線１０ｄは、
１つの基本セル８に対して、例えば５本配置されてい
る。電源配線１０ｃ，１０ｄは、基本セル８毎に同じ順
序で繰り返されて配置されている。したがって、配線の
レイアウト設計に際して、その配置が簡単である。
１つの基本セル８に対して、例えば４本配置されてい
る。また、基準電位ＶSSを供給する電源配線１０ｄは、
１つの基本セル８に対して、例えば５本配置されてい
る。電源配線１０ｃ，１０ｄは、基本セル８毎に同じ順
序で繰り返されて配置されている。したがって、配線の
レイアウト設計に際して、その配置が簡単である。
【００８１】図２２には、第３配線層における電源配線
１０ｅ，１０ｆおよび第４配線層における電源配線１０
ｇ，１０ｈが示されている。電源配線１０ｅ〜１０ｈ
は、例えばＡｌ合金からなる。第３配線層の電源配線１
０ｅ，１０ｆの幅は、例えば1.８μｍ程度である。第４
配線層の電源配線１０ｇ，１０ｈの幅は、例えば9.９μ
ｍ程度である。電源配線１０ｅ〜１０ｈは、それぞれ基
本セル８のピッチに合わせて基本セル８毎に１本ずつ配
置されている。
１０ｅ，１０ｆおよび第４配線層における電源配線１０
ｇ，１０ｈが示されている。電源配線１０ｅ〜１０ｈ
は、例えばＡｌ合金からなる。第３配線層の電源配線１
０ｅ，１０ｆの幅は、例えば1.８μｍ程度である。第４
配線層の電源配線１０ｇ，１０ｈの幅は、例えば9.９μ
ｍ程度である。電源配線１０ｅ〜１０ｈは、それぞれ基
本セル８のピッチに合わせて基本セル８毎に１本ずつ配
置されている。
【００８２】次に、入出力回路領域２を図２３および図
２４によって説明する。入出力回路領域２においても電
源ブロックセル６が配置されている。この電源ブロック
セル６においても、中央部に容量セル９の列が配置さ
れ、その両側に上記基本セルに対応する入出力セル２３
が行列方向に規則的に配置されている。そして、この場
合も容量セル９の列の所定の位置には、最終段クロック
アンプ１１ｃが配置されている。ＣＣＢバンプ７ａ，７
ｂの配置についても前述と同様である。図示はしない
が、入出力セル２３には、入力回路および出力回路を構
成するための半導体素子が形成されている。
２４によって説明する。入出力回路領域２においても電
源ブロックセル６が配置されている。この電源ブロック
セル６においても、中央部に容量セル９の列が配置さ
れ、その両側に上記基本セルに対応する入出力セル２３
が行列方向に規則的に配置されている。そして、この場
合も容量セル９の列の所定の位置には、最終段クロック
アンプ１１ｃが配置されている。ＣＣＢバンプ７ａ，７
ｂの配置についても前述と同様である。図示はしない
が、入出力セル２３には、入力回路および出力回路を構
成するための半導体素子が形成されている。
【００８３】図２４において、入力回路２４ａは、論理
回路領域４に形成されたマクロセル２５に対して外部か
ら入力された信号を入出力回路領域２のラッチ回路Ｆ／
Ｆでラッチしてからマクロセル２５に入力する入力回路
を示している。出力回路２６ｂ，２６ｃは、論理回路領
域４に形成されたマクロセル２５の出力信号をＩ／Ｏ部
の基本セルでラッチしたり、もしくはＮＡＮＤ論理をと
ってから外部に合った信号にして出力するための出力回
路を示している。
回路領域４に形成されたマクロセル２５に対して外部か
ら入力された信号を入出力回路領域２のラッチ回路Ｆ／
Ｆでラッチしてからマクロセル２５に入力する入力回路
を示している。出力回路２６ｂ，２６ｃは、論理回路領
域４に形成されたマクロセル２５の出力信号をＩ／Ｏ部
の基本セルでラッチしたり、もしくはＮＡＮＤ論理をと
ってから外部に合った信号にして出力するための出力回
路を示している。
【００８４】次に、本実施例の半導体集積回路装置にお
けるクロック回路を図２５によって説明する。
けるクロック回路を図２５によって説明する。
【００８５】第１クロックアンプ１１ａは、半導体チッ
プ１の中心に配置されている。なお、入力回路２４ｂ
は、外部から伝送されたクロック信号を半導体チップ１
内の半導体素子に合った信号にするための入力回路であ
る。
プ１の中心に配置されている。なお、入力回路２４ｂ
は、外部から伝送されたクロック信号を半導体チップ１
内の半導体素子に合った信号にするための入力回路であ
る。
【００８６】第１クロックアンプ１１ａの出力は、半導
体チップ１の長辺に沿って延びる第１クロック配線２７
ａを通じて、その第１クロック配線２７ａに沿って所定
の間隔毎に配置された複数の第２クロックアンプ１１ｂ
と電気的に接続されている。
体チップ１の長辺に沿って延びる第１クロック配線２７
ａを通じて、その第１クロック配線２７ａに沿って所定
の間隔毎に配置された複数の第２クロックアンプ１１ｂ
と電気的に接続されている。
【００８７】ここで、本実施例においては、半導体チッ
プ１の長辺の端から端に延びる最も長い第１クロック配
線２７ａが、半導体チップ１の最上の配線層に形成され
ている。これは、最上の配線層の配線は、通常、幅広に
かつ厚く形成されているので、その配線を第１クロック
配線２７ａとすることにより、その配線抵抗を低減する
ことができるので、半導体集積回路装置の動作速度を向
上させることが可能となるからである。
プ１の長辺の端から端に延びる最も長い第１クロック配
線２７ａが、半導体チップ１の最上の配線層に形成され
ている。これは、最上の配線層の配線は、通常、幅広に
かつ厚く形成されているので、その配線を第１クロック
配線２７ａとすることにより、その配線抵抗を低減する
ことができるので、半導体集積回路装置の動作速度を向
上させることが可能となるからである。
【００８８】各第２クロックアンプ１１ｂの出力は、第
１クロック配線２７ａに対して直交する方向に延びる第
２クロック配線２７ｂを通じて、複数の上記最終段クロ
ックアンプ１１ｃと電気的に接続されている。
１クロック配線２７ａに対して直交する方向に延びる第
２クロック配線２７ｂを通じて、複数の上記最終段クロ
ックアンプ１１ｃと電気的に接続されている。
【００８９】すなわち、本実施例においては、クロック
信号の伝送方式として、タップ方式を採用することによ
り、使用するクロック回路部の数を減らすことができる
ので、クロック信号の遅延時間を短縮することが可能に
なっている。
信号の伝送方式として、タップ方式を採用することによ
り、使用するクロック回路部の数を減らすことができる
ので、クロック信号の遅延時間を短縮することが可能に
なっている。
【００９０】次に、本実施例の半導体集積回路装置のレ
イアウト設計方法について説明する。
イアウト設計方法について説明する。
【００９１】基本セル８の作成方法例を説明する。ま
ず、基本セル８を、例えば４つの領域に分けた後、その
１つの領域内に、例えば２入力ＮＡＮＤ回路を形成する
のに必要なバイポーラトランジスタ１２およびＭＯＳ１
３を適切な位置に配置することにより、１つの基本回路
領域８ａを設定する。続いて、その１つの基本回路領域
８ａを反転等して基本セル８内に繰り返し配置する。こ
のようにして基本セル８を作成する。したがって、その
作成を簡単にすることができる。
ず、基本セル８を、例えば４つの領域に分けた後、その
１つの領域内に、例えば２入力ＮＡＮＤ回路を形成する
のに必要なバイポーラトランジスタ１２およびＭＯＳ１
３を適切な位置に配置することにより、１つの基本回路
領域８ａを設定する。続いて、その１つの基本回路領域
８ａを反転等して基本セル８内に繰り返し配置する。こ
のようにして基本セル８を作成する。したがって、その
作成を簡単にすることができる。
【００９２】次いで、論理回路領域４内に、基本セル
８、容量セル９、電源配線１０ａ〜１０ｈおよびＣＣＢ
バンプ７ａを配置する方法例を説明する。
８、容量セル９、電源配線１０ａ〜１０ｈおよびＣＣＢ
バンプ７ａを配置する方法例を説明する。
【００９３】まず、基本セル８のピッチの整数倍と、電
源用のＣＣＢバンプ７ａのピッチの整数倍とが一致する
ことで規定される１つの電源ブロックセル６を作成す
る。
源用のＣＣＢバンプ７ａのピッチの整数倍とが一致する
ことで規定される１つの電源ブロックセル６を作成す
る。
【００９４】この場合、電源ブロックセル６の領域内に
基本セル８を繰り返し配置するとともに、電源ブロック
セル６内における所定の位置、例えば最上の電源用配線
１０ａ，１０ｂが延びる線に沿って容量セル９を繰り返
し配置する。同時に、容量セル９の列の所定の位置に最
終段クロックアンプ１１ｃを配置する。この際も基本セ
ル８、容量セル９および最終段クロックアンプ１１ｃを
繰り返し配置できるので、その処理を簡単にすることが
できる。
基本セル８を繰り返し配置するとともに、電源ブロック
セル６内における所定の位置、例えば最上の電源用配線
１０ａ，１０ｂが延びる線に沿って容量セル９を繰り返
し配置する。同時に、容量セル９の列の所定の位置に最
終段クロックアンプ１１ｃを配置する。この際も基本セ
ル８、容量セル９および最終段クロックアンプ１１ｃを
繰り返し配置できるので、その処理を簡単にすることが
できる。
【００９５】続いて、第２配線層の電源配線１０ｃ，１
０ｄを基本セル８のピッチに合わせて所定のピッチで配
置した後、第３配線層、第４配線層および第５配線層の
電源配線１０ａ，１０ｂ，１０ｅ〜１０ｈを基本セル８
のピッチに合わせて所定のピッチで配置する。この際も
電源配線１０ａ〜１０ｈを基本セル８毎に繰り返し配置
すれば良いので、その処理を簡単にすることができる。
０ｄを基本セル８のピッチに合わせて所定のピッチで配
置した後、第３配線層、第４配線層および第５配線層の
電源配線１０ａ，１０ｂ，１０ｅ〜１０ｈを基本セル８
のピッチに合わせて所定のピッチで配置する。この際も
電源配線１０ａ〜１０ｈを基本セル８毎に繰り返し配置
すれば良いので、その処理を簡単にすることができる。
【００９６】このようにして作成された１つの電源ブロ
ックセル６においては、基本セル８、電源配線１０ａ〜
１０ｈおよび電源用のＣＣＢバンプ７ａがその配置にお
いて整合性を有している。
ックセル６においては、基本セル８、電源配線１０ａ〜
１０ｈおよび電源用のＣＣＢバンプ７ａがその配置にお
いて整合性を有している。
【００９７】その後、その１つの電源ブロックセル６
を、論理回路領域４に繰り返し配置する。このように、
本実施例においては、論理回路領域４全体に、基本セル
８、容量セル９、電源配線１０ａ〜１０ｈおよび電源用
のＣＣＢバンプ７ａを、それらの配置に整合性を持たせ
た状態で配置することができる。すなわち、１つの電源
ブロックセル６を繰り返し配置すれば良いので、電源用
のＣＣＢバンプ７ａや電源配線１０ａ〜１０ｈの配置処
理も簡単に行うことが可能となっている。
を、論理回路領域４に繰り返し配置する。このように、
本実施例においては、論理回路領域４全体に、基本セル
８、容量セル９、電源配線１０ａ〜１０ｈおよび電源用
のＣＣＢバンプ７ａを、それらの配置に整合性を持たせ
た状態で配置することができる。すなわち、１つの電源
ブロックセル６を繰り返し配置すれば良いので、電源用
のＣＣＢバンプ７ａや電源配線１０ａ〜１０ｈの配置処
理も簡単に行うことが可能となっている。
【００９８】このように、本実施例によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００９９】(1).半導体集積回路装置のレイアウト設計
に際して、電源ブロックセル６を繰り返し配置すること
により、論理回路所領域４全体に、基本セル８、電源配
線１０ａ〜１０ｈおよび電源用のＣＣＢバンプ７ａをそ
れらの配置に整合性を持たせた状態で配置することがで
きる。すなわち、電源配線１０ａ〜１０ｈや電源用のＣ
ＣＢバンプ７ａの配置処理を簡単に行うことができると
ともに、その配置処理工数を従来の１／４程度に低減す
ることができ、その配置処理時間を短縮することが可能
となる。
に際して、電源ブロックセル６を繰り返し配置すること
により、論理回路所領域４全体に、基本セル８、電源配
線１０ａ〜１０ｈおよび電源用のＣＣＢバンプ７ａをそ
れらの配置に整合性を持たせた状態で配置することがで
きる。すなわち、電源配線１０ａ〜１０ｈや電源用のＣ
ＣＢバンプ７ａの配置処理を簡単に行うことができると
ともに、その配置処理工数を従来の１／４程度に低減す
ることができ、その配置処理時間を短縮することが可能
となる。
【０１００】(2).基本セル８を作成する際に、１つの基
本回路領域８ａを作成した後、その基本回路領域８ａを
反転等して繰り返し配置することにより基本セル８を作
成することができるので、基本セル８を構成する半導体
素子の配置処理を簡単に行うことができるとともに、そ
の配置処理工数を低減することができ、その配置処理時
間を短縮することが可能となる。
本回路領域８ａを作成した後、その基本回路領域８ａを
反転等して繰り返し配置することにより基本セル８を作
成することができるので、基本セル８を構成する半導体
素子の配置処理を簡単に行うことができるとともに、そ
の配置処理工数を低減することができ、その配置処理時
間を短縮することが可能となる。
【０１０１】(3).上記(1),(2) により、当該半導体集積
回路装置の開発期間を短縮することが可能となる。
回路装置の開発期間を短縮することが可能となる。
【０１０２】(4).最終段クロックアンプ１１ｃを容量セ
ル９列に配置したことにより、最終段クロックアンプ１
１ｃと最上の配線層の電源配線１０ａ，１０ｂとを直接
接続できるので、それらを最上の配線層以外の電源配線
を用いて接続した場合に問題となるエレクトロマイグレ
ーションの発生率の増加を抑制することが可能となる。
ル９列に配置したことにより、最終段クロックアンプ１
１ｃと最上の配線層の電源配線１０ａ，１０ｂとを直接
接続できるので、それらを最上の配線層以外の電源配線
を用いて接続した場合に問題となるエレクトロマイグレ
ーションの発生率の増加を抑制することが可能となる。
【０１０３】しかも、基本セル８内におけるＭＯＳ１３
とは大きさの異なるＭＯＳ１３を有する最終段クロック
アンプ１１ｃを容量セル９列に配置したことにより、論
理回路を構成用に配置されている基本セル８の配列を乱
さないので、電源ブロックセル６内に形成される論理回
路の構成を乱すこともない。このため、その乱れに起因
する信号遅延、ゲート使用率の低下およびチップサイズ
の増大等も生じない。
とは大きさの異なるＭＯＳ１３を有する最終段クロック
アンプ１１ｃを容量セル９列に配置したことにより、論
理回路を構成用に配置されている基本セル８の配列を乱
さないので、電源ブロックセル６内に形成される論理回
路の構成を乱すこともない。このため、その乱れに起因
する信号遅延、ゲート使用率の低下およびチップサイズ
の増大等も生じない。
【０１０４】(5).容量セル９を電源配線１０ａ，１０ｂ
の近くに配置することにより、容量セル９と電源配線１
０ａ，１０ｂとを結ぶ配線の長さを短くすることができ
るので、電源ノイズを抑制する能力を向上させることが
可能となる。
の近くに配置することにより、容量セル９と電源配線１
０ａ，１０ｂとを結ぶ配線の長さを短くすることができ
るので、電源ノイズを抑制する能力を向上させることが
可能となる。
【０１０５】(6).バイポーラトランジスタ１２を基本セ
ル８の角部近傍に配置したことにより、基本セル８の中
央に論理回路等を構成するために配置されているＭＯＳ
１３の配列を乱さないので、基本セル８内に形成される
論理回路の構成を乱すこともない。このため、その乱れ
に起因する信号遅延、ゲート使用率の低下およびチップ
サイズの増大等も生じない。
ル８の角部近傍に配置したことにより、基本セル８の中
央に論理回路等を構成するために配置されているＭＯＳ
１３の配列を乱さないので、基本セル８内に形成される
論理回路の構成を乱すこともない。このため、その乱れ
に起因する信号遅延、ゲート使用率の低下およびチップ
サイズの増大等も生じない。
【０１０６】(7).上記(4) 〜(6) により、当該半導体集
積回路装置の信頼性を向上させることが可能となる。
積回路装置の信頼性を向上させることが可能となる。
【０１０７】(8).クロック信号の伝送方式として、タッ
プ方式を採用したことにより、クロックアンプの数を減
らすことができるので、クロック信号の遅延時間を短縮
することができる。また、第１クロック配線２７ａを、
比較的幅広に、かつ、厚く形成することのできる最上の
配線層に設けたことにより、最も配線長の長くなる第１
クロック配線２７ａの抵抗値を下げることができるの
で、クロック信号の遅延時間を短縮することができる。
したがって、当該半導体集積回路装置の動作速度を向上
させることが可能となる。
プ方式を採用したことにより、クロックアンプの数を減
らすことができるので、クロック信号の遅延時間を短縮
することができる。また、第１クロック配線２７ａを、
比較的幅広に、かつ、厚く形成することのできる最上の
配線層に設けたことにより、最も配線長の長くなる第１
クロック配線２７ａの抵抗値を下げることができるの
で、クロック信号の遅延時間を短縮することができる。
したがって、当該半導体集積回路装置の動作速度を向上
させることが可能となる。
【０１０８】(9).ＭＯＳ１３のゲート電極Ｇの延在方向
と、第１層配線１６の延在方向とを直交させたことによ
り、ＭＯＳ１３のゲート幅方向の領域を第１層配線１６
の配線チャネル領域とすることができ、その配線チャネ
ル領域を広くとることができるので、第２配線層への配
線のはみだし数を低減することができる。すなわち、第
２配線層に配置できる配線の数を増やすことができる。
このため、論理回路領域４内に形成可能な回路規模を大
きくすることができるので、論理回路領域４内に配置可
能な素子の数も増やすことが可能となる。
と、第１層配線１６の延在方向とを直交させたことによ
り、ＭＯＳ１３のゲート幅方向の領域を第１層配線１６
の配線チャネル領域とすることができ、その配線チャネ
ル領域を広くとることができるので、第２配線層への配
線のはみだし数を低減することができる。すなわち、第
２配線層に配置できる配線の数を増やすことができる。
このため、論理回路領域４内に形成可能な回路規模を大
きくすることができるので、論理回路領域４内に配置可
能な素子の数も増やすことが可能となる。
【０１０９】(10). 基本セル８内の隣接するＭＯＳ１３
間およびバイポーラトランジスタ１２とＭＯＳ１３との
間において、ゲート電極Ｇと同層に中間配線１４を設け
たことにより、隣接するＭＯＳ１３間等を配線接続する
際に、第１層配線１６のための配線チャネル領域に不足
が生じた場合、その足りない分を中間配線１４を用いる
ことにより補うことができるので、第２配線層への配線
のはみだし数を低減することが可能となる。
間およびバイポーラトランジスタ１２とＭＯＳ１３との
間において、ゲート電極Ｇと同層に中間配線１４を設け
たことにより、隣接するＭＯＳ１３間等を配線接続する
際に、第１層配線１６のための配線チャネル領域に不足
が生じた場合、その足りない分を中間配線１４を用いる
ことにより補うことができるので、第２配線層への配線
のはみだし数を低減することが可能となる。
【０１１０】(11). 上記(9),(10)により、当該半導体集
積回路装置の集積度を向上させることが可能となる。
積回路装置の集積度を向上させることが可能となる。
【０１１１】(12). 基本セル８内にゲート幅の異なるＭ
ＯＳ１３を配置したことにより、ゲート幅の異なるＭＯ
Ｓ１３を用いて所定の論理回路を構成する必要性がある
場合に柔軟に対応することができるので、特定用途向け
の半導体集積回路装置の製造に柔軟に対応することが可
能となる。
ＯＳ１３を配置したことにより、ゲート幅の異なるＭＯ
Ｓ１３を用いて所定の論理回路を構成する必要性がある
場合に柔軟に対応することができるので、特定用途向け
の半導体集積回路装置の製造に柔軟に対応することが可
能となる。
【０１１２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１１３】例えば前記実施例においては、１つの電源
ブロックセルを、その領域内に１つの電源用のＣＣＢバ
ンプが配置されるように規定した場合について説明した
が、これに限定されるものではなく、例えば図２６に示
すように、１つの電源ブロックセル６を、その領域内に
複数の電源用のＣＣＢバンプ７ａが配置されるように規
定しても良い。
ブロックセルを、その領域内に１つの電源用のＣＣＢバ
ンプが配置されるように規定した場合について説明した
が、これに限定されるものではなく、例えば図２６に示
すように、１つの電源ブロックセル６を、その領域内に
複数の電源用のＣＣＢバンプ７ａが配置されるように規
定しても良い。
【０１１４】また、前記実施例においては、基本セル内
の半導体素子間に１つの中間配線を配置した場合につい
て説明したが、これに限定されるものではなく、例えば
図２７に示すように、ＭＯＳ１３間およびＭＯＳ１３と
バイポーラトランジスタ１２との間に、複数の中間配線
１４を配置しても良い。
の半導体素子間に１つの中間配線を配置した場合につい
て説明したが、これに限定されるものではなく、例えば
図２７に示すように、ＭＯＳ１３間およびＭＯＳ１３と
バイポーラトランジスタ１２との間に、複数の中間配線
１４を配置しても良い。
【０１１５】また、前記実施例においては、半導体チッ
プの最上層に形成される電源電極として、ＣＣＢバンプ
を用いた場合について説明したが、これに限定されるも
のではなく、例えば当該電源電極としてボンディングパ
ッドを用いても良い。ただし、この場合は、電源ブロッ
クセルを規定する際に、基本セルのピッチと電源配線の
ピッチとが一致する箇所で電源ブロックセルを規定す
る。
プの最上層に形成される電源電極として、ＣＣＢバンプ
を用いた場合について説明したが、これに限定されるも
のではなく、例えば当該電源電極としてボンディングパ
ッドを用いても良い。ただし、この場合は、電源ブロッ
クセルを規定する際に、基本セルのピッチと電源配線の
ピッチとが一致する箇所で電源ブロックセルを規定す
る。
【０１１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＰＵ
に適用した場合について説明したが、これに限定されず
種々適用可能であり、例えば論理回路のみからなる他の
半導体集積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野であるＭＰＵ
に適用した場合について説明したが、これに限定されず
種々適用可能であり、例えば論理回路のみからなる他の
半導体集積回路装置に適用することも可能である。
【０１１７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１１８】(1).第１の発明によれば、当該半導体集積
回路装置のレイアウト設計に際して、電源ブロックセル
を繰り返し配置することにより、所定の回路の形成領域
全体に、基本セルと、電源配線と、電源電極とをそれら
の配置に整合性を持たせた状態で配置することができ
る。すなわち、電源配線や電源電極の配置処理を簡単に
行うことができるとともに、その配置処理工数を低減す
ることができ、その配置処理時間を短縮することができ
る。したがって、当該半導体集積回路装置の開発期間を
短縮することが可能となる。
回路装置のレイアウト設計に際して、電源ブロックセル
を繰り返し配置することにより、所定の回路の形成領域
全体に、基本セルと、電源配線と、電源電極とをそれら
の配置に整合性を持たせた状態で配置することができ
る。すなわち、電源配線や電源電極の配置処理を簡単に
行うことができるとともに、その配置処理工数を低減す
ることができ、その配置処理時間を短縮することができ
る。したがって、当該半導体集積回路装置の開発期間を
短縮することが可能となる。
【０１１９】(2).第２の発明によれば、基本セルを作成
する際に、１つの基本回路領域を作成した後、その基本
回路領域を反転等して配置することにより基本セルを作
成することができるので、基本セルを構成する半導体素
子の配置処理を簡単に行うことができるとともに、その
配置処理工数を低減することができ、その配置処理時間
を短縮することができる。したがって、当該半導体集積
回路装置の開発期間を短縮することが可能となる。
する際に、１つの基本回路領域を作成した後、その基本
回路領域を反転等して配置することにより基本セルを作
成することができるので、基本セルを構成する半導体素
子の配置処理を簡単に行うことができるとともに、その
配置処理工数を低減することができ、その配置処理時間
を短縮することができる。したがって、当該半導体集積
回路装置の開発期間を短縮することが可能となる。
【０１２０】(3).第３の発明によれば、容量セルを電源
配線の近くに配置することにより、容量セルと電源配線
とを結ぶ配線の長さを短くすることができるので、電源
ノイズを抑制する能力を向上させることができる。した
がって、当該半導体集積回路装置の信頼性を向上させる
ことが可能となる。
配線の近くに配置することにより、容量セルと電源配線
とを結ぶ配線の長さを短くすることができるので、電源
ノイズを抑制する能力を向上させることができる。した
がって、当該半導体集積回路装置の信頼性を向上させる
ことが可能となる。
【０１２１】(4).第４の発明によれば、最終段クロック
回路部を容量セル列に配置することにより、最終段クロ
ック回路部と最上の配線層の電源配線とを直接接続する
ことができるので、それらを最上の配線層以外の電源配
線を用いて接続した場合に問題となるエレクトロマイグ
レーションの発生率の増加を抑制することが可能とな
る。しかも、基本セル内におけるＭＩＳ・ＦＥＴと大き
さの異なるＭＩＳ・ＦＥＴを有する最終段クロック回路
部を容量セル列に配置したことにより、論理回路を構成
するために配置されている基本セルの配列を乱さないの
で、電源ブロックセル内に形成される論理回路の構成を
乱すこともない。このため、その乱れに起因する信号遅
延等、半導体集積回路装置の機能を低下させる問題も生
じない。これらにより、当該半導体集積回路装置の信頼
性を向上させることが可能となる。
回路部を容量セル列に配置することにより、最終段クロ
ック回路部と最上の配線層の電源配線とを直接接続する
ことができるので、それらを最上の配線層以外の電源配
線を用いて接続した場合に問題となるエレクトロマイグ
レーションの発生率の増加を抑制することが可能とな
る。しかも、基本セル内におけるＭＩＳ・ＦＥＴと大き
さの異なるＭＩＳ・ＦＥＴを有する最終段クロック回路
部を容量セル列に配置したことにより、論理回路を構成
するために配置されている基本セルの配列を乱さないの
で、電源ブロックセル内に形成される論理回路の構成を
乱すこともない。このため、その乱れに起因する信号遅
延等、半導体集積回路装置の機能を低下させる問題も生
じない。これらにより、当該半導体集積回路装置の信頼
性を向上させることが可能となる。
【０１２２】(5).第５の発明によれば、タップ方式を採
用することにより、クロック回路部の数を減らすことが
できるので、クロック信号の遅延時間を短縮することが
できる。また、第１クロック配線を、比較的幅広に、か
つ、厚く形成することのできる最上の配線層に設けたこ
とにより、最も配線長の長くなる第１クロック配線の抵
抗値を下げることができるので、クロック信号の遅延時
間を短縮することができる。したがって、当該半導体集
積回路装置の動作速度を向上させることが可能となる。
用することにより、クロック回路部の数を減らすことが
できるので、クロック信号の遅延時間を短縮することが
できる。また、第１クロック配線を、比較的幅広に、か
つ、厚く形成することのできる最上の配線層に設けたこ
とにより、最も配線長の長くなる第１クロック配線の抵
抗値を下げることができるので、クロック信号の遅延時
間を短縮することができる。したがって、当該半導体集
積回路装置の動作速度を向上させることが可能となる。
【０１２３】(6).第６の発明によれば、ＭＩＳ・ＦＥＴ
のゲート幅方向の領域を第１層配線の配線チャネル領域
とすることができ、その配線チャネル領域を広くとるこ
とができるので、第２配線層への配線のはみだし数を低
減することができる。すなわち、第２配線層に配置でき
る配線の数を増やすことができる。このため、所定の回
路領域内に形成可能な回路の規模を大きくすることがで
きるので、所定の回路領域内に配置可能な素子の数も増
やすことが可能となる。したがって、当該半導体集積回
路装置の集積度を向上させることが可能となる。
のゲート幅方向の領域を第１層配線の配線チャネル領域
とすることができ、その配線チャネル領域を広くとるこ
とができるので、第２配線層への配線のはみだし数を低
減することができる。すなわち、第２配線層に配置でき
る配線の数を増やすことができる。このため、所定の回
路領域内に形成可能な回路の規模を大きくすることがで
きるので、所定の回路領域内に配置可能な素子の数も増
やすことが可能となる。したがって、当該半導体集積回
路装置の集積度を向上させることが可能となる。
【０１２４】(7).第７の発明によれば、ＭＩＳ・ＦＥＴ
のチャネル長方向に沿って互いに隣接するＭＩＳ・ＦＥ
Ｔ間等を配線接続する際に、第１層配線のための配線チ
ャネル領域に不足が生じた場合、その足りない分を中間
配線を用いることにより補うことができるので、第２配
線層への配線のはみだし数を低減することができる。し
たがって、当該半導体集積回路装置の集積度を向上させ
ることが可能となる。
のチャネル長方向に沿って互いに隣接するＭＩＳ・ＦＥ
Ｔ間等を配線接続する際に、第１層配線のための配線チ
ャネル領域に不足が生じた場合、その足りない分を中間
配線を用いることにより補うことができるので、第２配
線層への配線のはみだし数を低減することができる。し
たがって、当該半導体集積回路装置の集積度を向上させ
ることが可能となる。
【０１２５】(8).第８の発明によれば、ゲート幅の異な
るＭＩＳ・ＦＥＴを用いて所定の回路を構成する必要性
がある場合に柔軟に対応することができるので、特定用
途向けの半導体集積回路装置の製造に柔軟に対応するこ
とが可能となる。
るＭＩＳ・ＦＥＴを用いて所定の回路を構成する必要性
がある場合に柔軟に対応することができるので、特定用
途向けの半導体集積回路装置の製造に柔軟に対応するこ
とが可能となる。
【０１２６】(9).第９の発明によれば、通常、駆動回路
を構成するバイポーラトランジスタを基本セルの角部近
傍に配置したことにより、基本セルの中央に論理回路等
を構成するために配置されているＭＩＳ・ＦＥＴの配列
を乱さないので、基本セル内に形成される論理回路の構
成を乱すこともない。このため、その乱れに起因する信
号遅延等、半導体集積回路装置の機能を低下させる問題
も生じない。これらにより、当該半導体集積回路装置の
信頼性を向上させることが可能となる。
を構成するバイポーラトランジスタを基本セルの角部近
傍に配置したことにより、基本セルの中央に論理回路等
を構成するために配置されているＭＩＳ・ＦＥＴの配列
を乱さないので、基本セル内に形成される論理回路の構
成を乱すこともない。このため、その乱れに起因する信
号遅延等、半導体集積回路装置の機能を低下させる問題
も生じない。これらにより、当該半導体集積回路装置の
信頼性を向上させることが可能となる。
【図１】本発明の一実施例である半導体集積回路装置を
構成する半導体チップの全体平面図である。
構成する半導体チップの全体平面図である。
【図２】図１の半導体集積回路装置の論理回路領域の拡
大平面図である。
大平面図である。
【図３】図２の要部拡大平面図である。
【図４】図１の半導体集積回路装置の電源ブロックセル
の拡大平面図である。
の拡大平面図である。
【図５】図１の半導体集積回路装置の基本セルの拡大平
面図である。
面図である。
【図６】図５の基本セルによって構成されるＮＡＮＤ系
回路の回路図である。
回路の回路図である。
【図７】図５の基本セルによって構成されるＮＡＮＤ系
回路の回路図である。
回路の回路図である。
【図８】図６および図７のＮＡＮＤ系回路を構成する配
線のレイアウト平面図である。
線のレイアウト平面図である。
【図９】図５の基本セルによって構成されるＮＡＮＤ系
回路の回路図である。
回路の回路図である。
【図１０】図９のＮＡＮＤ系回路を構成する配線のレイ
アウト平面図である。
アウト平面図である。
【図１１】図５の基本セルによって構成される２ポート
ＲＡＭセルの回路図である。
ＲＡＭセルの回路図である。
【図１２】図１１の２ポートＲＡＭセルを構成する配線
のレイアウト平面図である。
のレイアウト平面図である。
【図１３】図５の基本セルによって構成されるＲＯＭ回
路の回路図である。
路の回路図である。
【図１４】図１３のＲＯＭ回路を構成する配線のレイア
ウト平面図である。
ウト平面図である。
【図１５】図５の基本セルによって構成されるマスタス
レーブ・ラッチ回路の回路図である。
レーブ・ラッチ回路の回路図である。
【図１６】図１５のマスタスレーブ・ラッチ回路を構成
する配線のレイアウト平面図である。
する配線のレイアウト平面図である。
【図１７】図５の基本セルによって構成される診断付き
ラッチ回路の回路図である。
ラッチ回路の回路図である。
【図１８】図１７の診断付きラッチ回路を構成する配線
のレイアウト平面図である。
のレイアウト平面図である。
【図１９】容量セルの拡大平面図である。
【図２０】図１９のＡ−Ａ線の断面図である。
【図２１】第２配線層の電源配線の平面図である。
【図２２】第３および第４配線層の電源配線の平面図で
ある。
ある。
【図２３】入出力回路領域を示す図１の要部拡大平面図
である。
である。
【図２４】入出力回路領域の要部拡大平面図である。
【図２５】クロック回路を説明するための半導体チップ
の全体平面図である。
の全体平面図である。
【図２６】本発明の他の実施例である半導体集積回路装
置の論理回路領域の拡大平面図である。
置の論理回路領域の拡大平面図である。
【図２７】本発明の他の実施例である半導体集積回路装
置の基本セルの要部平面図である。
置の基本セルの要部平面図である。
１ 半導体チップ １ａ 半導体基板 １ｐ ｐウエル １ｐ1 ｐ+ 拡散層 １ｎ ｎウエル １ｎ1 ｎ+ 拡散層 ２ 入出力回路領域 ３ メモリ回路領域 ４ 論理回路領域 ５ クロック回路領域 ６ 電源ブロックセル ７ａ 電源用のＣＣＢバンプ（電源電極） ７ｂ 信号用のＣＣＢバンプ（信号用電極） ８ 基本セル ８ａ 基本回路領域 ９ 容量セル １０ａ〜１０ｈ 電源配線 １１ａ 第１クロックアンプ １１ｂ 第２クロックアンプ １１ｃ 最終段クロックアンプ（最終段クロック回路） １２ バイポーラトランジスタ １３ ＭＯＳ・ＦＥＴ １３ｎ ｎチャネルＭＯＳ・ＦＥＴ １３ｐ ｐチャネルＭＯＳ・ＦＥＴ １４ 中間配線 １５ａ〜１５ｃ ＮＡＮＤ系回路 １６ 第１層配線 １７ ２ポートＲＡＭセル １７ａ ラッチ回路部 １７ｂ 選択回路部 １８ ＲＯＭ回路 １９ マスタスレーブ・ラッチ回路 １９ａ スレーブ回路部 １９ａ1,１９ｂ1 ＮＡＮＤ回路 １９ａ2,１９ｂ2 インバータ回路 １９ｂ マスタ回路部 １９ｃ ステアリングゲート回路部 ２０ 診断回路付きラッチ回路 ２０ａ ラッチ回路部 ２０ａ1,２０ａ2 ＮＡＮＤ回路 ２０ｂ 診断回路部 ２０ｂ1 〜２０ｂ3 ＮＡＮＤ回路 ２０ｂ4 ＮＯＲ回路 ２１ａ 絶縁膜 ２１ｂ フィールド絶縁膜 ２２ 容量電極 ２３ 入出力セル ２４ａ，２４ｂ 入力回路 ２５ マクロセル ２６ａ〜２６ｃ 出力回路 ２７ａ 第１クロック配線 ２７ｂ 第２クロック配線 Ｌ 拡散層 Ｇ ゲート電極 ＶSS 基準電位 ＶDD 高電位
Claims (20)
- 【請求項１】 予め半導体チップ領域に形成されていた
複数の基本セルを配線接続することによって構成された
所定の回路を有する半導体集積回路装置のレイアウト設
計に際して、前記複数の基本セルと前記所定の回路に電
源を供給する複数の電源配線と前記所定の回路に外部か
ら電源を供給するために前記半導体チップ領域の最上層
に形成される電源電極とが各々の配置規則に整合性を持
った状態で配置されてなる電源ブロックセルを作成する
レイアウト工程と、前記電源ブロックセルを前記所定の
回路の形成領域に繰り返し配置するレイアウト工程とを
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 予め半導体チップ領域に形成されていた
複数の基本セルを配線接続することによって構成された
所定の回路を有する半導体集積回路装置のレイアウト設
計に際して、前記複数の基本セルと前記所定の回路に電
源を供給する複数の電源配線と前記所定の回路に外部か
ら電源を供給するために前記半導体チップ領域の最上層
に形成される電源電極と前記所定の回路の電源ノイズを
抑制する容量セルとが各々の配置規則に整合性を持った
状態で配置されてなる電源ブロックセルを作成するレイ
アウト工程と、前記電源ブロックセルを前記所定の回路
の形成領域に繰り返し配置するレイアウト工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 予め半導体チップ領域に形成されていた
複数の基本セルを配線接続することによって構成された
所定の回路を有する半導体集積回路装置のレイアウト設
計に際して、前記複数の基本セルと前記所定の回路に電
源を供給する複数の電源配線と前記所定の回路に外部か
ら電源を供給するために前記半導体チップ領域の最上層
に形成される電源電極と前記所定の回路の電源ノイズを
抑制する容量セルと前記所定の回路にクロック信号を伝
送する最終段クロック回路部とが各々の配置規則に整合
性を持った状態で配置されてなる電源ブロックセルを作
成するレイアウト工程と、前記電源ブロックセルを前記
所定の回路の形成領域に繰り返し配置するレイアウト工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項４】 前記電源ブロックセルを作成するレイア
ウト工程に際して、前記容量セルを、前記半導体チップ
領域の最上の配線層に配置された電源配線に沿ってその
下層に複数配置することを特徴とする請求項２または３
記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記電源ブロックセルを作成するレイア
ウト工程に際して、前記最終段のクロック回路部を、前
記容量セルが複数配置されている容量セル列の所定の位
置に配置することを特徴とする請求項３記載の半導体集
積回路装置の製造方法。 - 【請求項６】 前記電源ブロックセルを作成するレイア
ウト工程に際して、前記電源電極を、前記電源ブロック
セルの中央に配置するとともに、前記所定の回路に所定
の信号を伝送するための信号用電極を、前記電源ブロッ
クセルの角部に配置することを特徴とする請求項１〜５
のいずれか一項に記載の半導体集積回路装置の製造方
法。 - 【請求項７】 前記電源ブロックセルを作成するレイア
ウト工程に際して、前記電源ブロックセルを、前記複数
の基本セルの配置間隔の整数倍と、前記所定の回路に電
源を供給する複数の電源配線の配置間隔の整数倍と、前
記所定の回路に外部から電源を供給するために前記半導
体チップ領域の最上層に形成される電源電極の配置間隔
の整数倍とが一致する箇所で規定することを特徴とする
請求項１〜６のいずれか一項に記載の半導体集積回路装
置の製造方法。 - 【請求項８】 前記基本セルを作成する際に、１つの基
本回路を構成するのに必要な複数のＭＩＳ・ＦＥＴを有
する基本回路領域を作成した後、その基本回路領域を前
記基本セルの上方に配置された所定の電源配線を境にし
て鏡面対称となるように複数配置する工程を有すること
を特徴とする請求項１〜７のいずれか一項に記載の半導
体集積回路装置の製造方法。 - 【請求項９】 予め半導体チップ領域に形成されていた
複数の基本セルを配線接続することによって構成された
所定の回路を有する半導体集積回路装置であって、前記
所定の回路の形成領域に、前記複数の基本セルと、前記
所定の回路に外部から電源を供給するために前記半導体
チップ領域の最上層に形成された複数の電源電極と、前
記複数の電源電極から供給された電源を前記所定の回路
に供給する電源配線とを各々規則的に配置するととも
に、それらの配置規則に整合性を持たせたことを特徴と
する半導体集積回路装置。 - 【請求項１０】 予め半導体チップ領域に形成されてい
た複数の基本セルを配線接続することによって構成され
た所定の回路を有する半導体集積回路装置であって、前
記所定の回路の形成領域に、前記複数の基本セルと、前
記所定の回路に外部から電源を供給するために前記半導
体チップ領域の最上層に形成された複数の電源電極と、
前記複数の電源電極から供給された電源を前記所定の回
路に供給する電源配線とを各々規則的に配置するととも
に、前記複数の基本セルと、前記複数の電源電極と、前
記複数の電源配線との配置規則に整合性を持たせるため
に、前記複数の基本セルの配置間隔の整数倍と前記複数
の電源電極の配置間隔の整数倍と前記複数の電源配線の
配置間隔の整数倍とが一致することで規定される電源ブ
ロックセルを複数配置してなることを特徴とする半導体
集積回路装置。 - 【請求項１１】 予め半導体チップ領域に形成されてい
た複数の基本セルを配線接続することによって構成され
た所定の回路を有する半導体集積回路装置であって、前
記所定の回路の形成領域に、前記複数の基本セルと、前
記所定の回路に電源を供給する複数の電源配線とを各々
規則的に配置するとともに、前記複数の基本セルと、前
記複数の電源配線との配置規則に整合性を持たせるため
に、前記複数の基本セルの配置間隔の整数倍と前記複数
の電源配線の配置間隔の整数倍とが一致することで規定
される電源ブロックセルを複数配置してなることを特徴
とする半導体集積回路装置。 - 【請求項１２】 前記電源ブロックセル内の所定位置
に、前記所定の回路の電源ノイズを抑制する容量セルを
配置したことを特徴とする請求項９、１０または１１記
載の半導体集積回路装置。 - 【請求項１３】 前記容量セルを、前記半導体チップ領
域の最上の配線層に形成された電源配線に沿ってその下
方に複数配置したことを特徴とする請求項１２記載の半
導体集積回路装置。 - 【請求項１４】 前記容量セルが複数配置される容量セ
ル列の所定の位置に、前記所定の回路にクロック信号を
伝送するための最終段クロック回路部を配置したことを
特徴とする請求項１３記載の半導体集積回路装置。 - 【請求項１５】 前記半導体チップ領域の中心に配置さ
れた第１クロック回路部と、前記第１クロック回路部に
電気的に接続された状態で前記半導体チップ領域の最上
の配線層に配置され前記半導体チップの長手方向の端か
ら端に延在する第１クロック配線と、前記第１クロック
配線に沿って所定の間隔毎に配置され前記第１クロック
配線に電気的に接続された複数の第２クロック回路部
と、前記複数の第２クロック回路部の各々に電気的に接
続された状態で前記第１クロック配線の延在方向に直交
する方向に延在するように配置された複数の第２クロッ
ク配線とを設け、前記複数の第２クロック配線の各々に
それに沿って配置されている複数の前記最終段クロック
回路部を電気的に接続したことを特徴とする請求項１４
記載の半導体集積回路装置。 - 【請求項１６】 前記基本セル内に、１つの基本回路を
構成するのに必要な複数のＭＩＳ・ＦＥＴを有する基本
回路領域を複数個配置するとともに、前記複数のＭＩＳ
・ＦＥＴのゲート電極の延在方向に対して直交する方向
に延在する第１層配線を配置したことを特徴とする請求
項９〜１５のいずれか一項に記載の半導体集積回路装
置。 - 【請求項１７】 予め半導体チップ領域に形成されてい
た複数の基本セルを配線接続することによって構成され
た所定の回路を有する半導体集積回路装置であって、前
記基本セル内に、１つの基本回路を構成するのに必要な
複数のＭＩＳ・ＦＥＴを有する基本回路領域を複数個配
置するとともに、前記複数のＭＩＳ・ＦＥＴのゲート電
極の延在方向に対して直交する方向に延在する第１層配
線を配置したことを特徴とする半導体集積回路装置。 - 【請求項１８】 前記複数のＭＩＳ・ＦＥＴをそのゲー
ト長方向に沿って配置するとともに、互いに隣接するＭ
ＩＳ・ＦＥＴの間において、そのＭＩＳ・ＦＥＴのゲー
ト電極と同一層に、前記ゲート電極の構成材料からなる
中間配線を、前記ゲート電極に沿って平行に延在するよ
うに配置したことを特徴とする請求項１６または１７記
載の半導体集積回路装置。 - 【請求項１９】 前記基本セル内にゲート幅の異なる複
数のＭＩＳ・ＦＥＴを配置したことを特徴とする請求項
１６、１７または１８記載の半導体集積回路装置。 - 【請求項２０】 前記基本セルの角部近傍にバイポーラ
トランジスタを配置したことを特徴とする請求項９〜１
９のいずれか一項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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