JPS6114734A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPS6114734A
JPS6114734A JP59135410A JP13541084A JPS6114734A JP S6114734 A JPS6114734 A JP S6114734A JP 59135410 A JP59135410 A JP 59135410A JP 13541084 A JP13541084 A JP 13541084A JP S6114734 A JPS6114734 A JP S6114734A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、特に大規模集
積回路装置の集積度の向上に好適な、いわゆるスタンダ
ードセル方式によるセル配置設計方法の改善に関する〇 大規模半導体集積回路装置（以下ＬＳＩと略称する）の
進歩と、これを用いるシステムの拡大と多様化の速度が
ますます高まっているが、システムの論理回路部分をど
の様にＬＳＩ化するかという問題は、それがシステムの
ハードウェアの性能。
価格の最も基本的な部分を決定し、また、そのフィード
バックとしてシステム全体の性能に対しても大きな影響
力をもつために、従来からシステム設計上の重大関心事
であった。
システムの多様化、開発期間の短縮及び経済性の向上な
どの制約条件の下で、より高度のＬＳＩ化を実現するた
めに、論理回路をカスタムＬＳＩ化する手段として、ゲ
ートアレイ方式、スタンダードセル方式などが導入され
ている。
ゲートアレイ方式はシリコンウェハーをトランジスタ形
成済の状態でストックし、これに顧客の要求に応じた回
路接続を行なってＬＳＩを完成する方法であって、カス
トマイズするマスクの層数はＬＳＩ製造に使用するマス
ク総数の１／３相度でおる。
スタンダードセル方式は、論理回路の構成に必要な例え
ばナンド（ＮＡＮＤ　）　、ノア（ＮＯＲ）、インバー
タ或いはフリップ・フロップ等の単位回路のパターンを
予め設計し、ライブラリとして登録してこれをセルと呼
ぶ。チップ全体の設計は顧客の機能要求に応じて、この
セルを単位として配置及び配線をＣＡ　Ｄ　（Ｃｏｍｐ
ｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ　）法によって実
施するものであって、マスクの全層がカストマイズされ
る。
スタンダードセル方式の利点は、（イ）チップ設計者が
配慮すべきパターン情報や電気的特性の情報が従来の純
カスタム設計に比べて極めて少なくなること、それと同
時にこれらの情報がＣＡＤにのり易い形に整理されてラ
イブラリ化されているので、ＬＳＩチップ全体の設計が
よい制御性をもって遂行できること。仲）＃記の利点と
関連してチップ設計のエラーを防止しやすいこと。（ハ
）ゲートアレイ方式に比べてチップ面積の使用効率が大
きくなること。などである。
この様にスタンダードセル方式は自由度が大きく、シか
も回路素子設計の専門的知識を必要としないＬＳＩ設計
作業の実現の可能性と開発リスクの分散など、従来のＬ
ＳＩ化の隘路の解消手段として期待されており、この様
な利点を一層有効に活用するために集積度の従来以上の
増大がＩｌ’望されている。
〔従来の技術〕
先に述べた如くスタンダードセル方式では、ゲートその
他の単位回路のパターンを予め設計したセルを標準化し
たライブラリとして準備する。
第４図（ｅ）はセルの一例として、相補型ＭＯ８電界効
果トランジスタ（以下ＣＭＯＳ　ＦＥＴと略称する）を
用いた２人力ＮＡＮＤゲートの完成パターンを示し、同
図（ｂ）はその等価回路図である。
図に示す如く、セルの輪郭を定めるセル枠を破線で示す
如く想定して、セルを構成する各素子はセル枠内に、各
ノード（接続点）はセル枠上に位置させる。図に示した
例においては、斜線で示したパターンはアルミニウム（
ＡＩ）配線で、ＢｖＤＤは正電位の電源ライン、ＢＹ８
Ｂは接地電位の電源ラインであり、またＩ、及びＩ、は
入力配線及びゲート電極で不純物拡散層からなる。なお
ＯＴは出力ノードを示す。
各セルの前記例の如き完成ノ（ターンを形成するために
必要な、拡散、配線等の各プロセス毎のマスクパターン
が設計されて、セル枠が同一である−揃いのマスクパタ
ーン情報としてライブラリに登録される。
ＬＳＩチップの設計段階では、設計者はセル内のパター
ンにまでは遡及せず、セルの名称でこれを選択して配置
を決定すれば、所要の）くターンを計算機出力として得
ることができる。
従来の製造方法ではセルの配置設計に際して、ル１娘３
人力ＮＡＮＤ、セル２は４人力ＮＡＮＤゲートであって
、パターンの内容は前記２人力ＮＡＮＤゲートと同様で
あるが、両セルで同等の機能を有する電源端子部ｌ及び
２（破斜線で示す）のノくタ一ン形状がそれぞれ独自に
設計されている。
〔発明が解決しようとする問題点３ 以上説明した如き手順によって行なうスタンダードセル
方式のＬＳＩ設計は、先に述べた如き利点によってその
適用が次第に拡大されているが、これによって得られる
集積度は、特定機能方式と呼ばれるトランジスタ等の素
子を単位として配置配線設計を行なう方法には及ばず、
スタンダードセル方式の利点を保持して集積度を従来よ
り高める製造方法が要望されている。
〔問題点を解決するための手段〕
前記問題点は、予め登録された複数種類の回路セルを仮
想的に配置して所望の回路を構成する第１の工程と、該
回路を実パターンとして半導体チップ上に形成する第２
の工程とを含み、前記回路セル内の電源端子部のパター
ンは各回路セルについて共通とし、前記第１の工程で少
なくとも２つの回路セルの電源端子が隣りあう配置が生
じたときには、隣りあう回路セルの電源端子部のパター
ンをオーバーラツプさせる処理を行ない、前記実パター
ン上では隣りあう回路セルに電源端子部を共有せしめる
本発明による半導体集積回路装置の製造方法によって解
決される。
〔作　用〕
本発明の製造方法では、隣接するセル相互間で同一ノー
ドの領域を共有するように、隣接するセルのセル枠を部
分的に重ね合わせることによって基板使用面積を減少し
、集積度を増大する。
同種又は相互に異なるセルを通じて四−ノードとなるの
は、非接地又は接地の電源電位が印加されるパターンで
あり、セル上を横断するパスライン以外に、トランジス
タ素子のソース、ドレイン領域等の接続、半導体基板等
との接続を行なうためのパターンがある。これらのパタ
ーンのうちに半導体基板との接続領域の如く、その機能
を害することなく前記の共有が可能な部分がある。
本発明の製造方法では、各セルのパターン設計の際に、
この様な電源端子部のパターンを標準化して前記重ね合
わせを司能とし、かつこのパターン領域を表示する情報
をセルの情報に付加しておＬＳＩチップ設計の際には、
選択されたセルについて重ね合せ可能な領域を表示する
情報を用い、必要ならばパターンの反転等の操作を加え
て、この重ね合せ可能な領域の部分を重畳してセルを配
置する。
〔実　施　例〕
以下、本発明を実施例により図面を参照して具体的に説
明する。
第１図は先に第５図に示した従来例に相当する本発明の
実施例を示し、セル１は３人力ＮＡＮＤ　。
セル２は４人力ＮＡＮＤゲートであるが、セル１とセル
２とは図に示す如く部分的に重ね合わせて配置されてい
る。
って、隣接するセル相互間で共有しても機能上の支障は
ない。
先に第５図に示した従来例においては、この電源端子部
のパターン形状がセル１とセル２とで統−されていない
のに対して、本発明では異種セル間に共通する標準化さ
れたパターンとして重ね合わせを６１能とし、かつ、こ
の電源端子部を表示する情報をパターン情報に付加して
ライブラリに予め登録している。
前記セル２個を隣接して配置する場合に、この標準化さ
れた電源端子部を重ね合わせるが、この処理は従来のス
タンダードセル方式の手法と同様に、セル内部のパター
ンに遡ることな〈実施することができる。
また、第２図（ａ）に実線で示した図形は本発明に用い
るＣ　ＭＯＳインバータセルの完成パターンの一例を示
し、実斜線で示したパターンはＭ配線で、ＢＶＤＤは正
電位の電源ライン、１３ｖｓｓは接地電位の電源ライン
、ＧＡはゲート電極及び配線、ＯＴは出力ノードを示す
。
前記セル２個を隣接して配置する場合に、本発明によれ
ば第２図（ｂ）に示す如く一方のセルを反転して、図（
ａ）に破斜線で示す電源端子部１及び２を重ね合わせて
配置する。
以上説明した如く隣接するセル相互間で電源端子部を共
有することによって、第１図と第５図との比較により、
或いは第２図（ｂ）と同図（＆）に破線で付記した従来
の配置との比較により明らかである様に、ウェハ使用面
積の削減が実現される。
また、第３図は本発明の他の実施例を示す平面図である
。本実施例において、セル３はインバータ、セル４は２
人力ＮＡＮＤ、セル５は２人力ＮＯＲ。
セル６は３人力ＮＡＮＤであって、セル３とセル４゜並
びにセル５とセル６が前記実施例と同様に、電源端子部
を共有している。
本実施例の如く機能が異なるセルが隣接する場合におい
ても、本発明を適用してウェハ使用面積を削減すること
ができる。
また前記各実施例においては、ＣＭＯＳ　ＦＷ’を素子
とするセルを対象としているが、電源電位の供給はトラ
ンジスタ素子の構造の如何を問わず半導体集積回路装置
に共通することから、本発明は任意の構造のトランジス
タ素子等を有する半導体集積回路装置のスタンダードセ
ル方式の設計に適用することができる。
〔発明の効果〕
以上説明した如く本発明によればスタンダードセル方式
の特徴を損なうことなく、かつパターン寸法の縮少とは
異なって製造プロセス上の負担を増加することなく、ウ
ェハ使用面積を削減することが可能であって、半導体集
積回路装置、特ＫＷｋ理回路装置の集積度向上に大きい
効果が得らる。
【図面の簡単な説明】
第１図乃至第３図は本発明の実施例を示す平面図、第４
図はセルの例を示す平面図及びその等価回路図、第５図
はセル配買の従来例を示す平面図である。 図において、ＢＶＤＤは正電位の電源ライン、１３ｖｓ
ｓは接地電位の電源ライン、Ｉ、、　１．、１．及びＩ
４は入力ノード、ＯＴは出力ノード、ＧＡはゲートＩＥ
憔及び配線、１及び２は重ね合わせを行なう電源端子部
を示す。

Claims (1)

    【特許請求の範囲】
  1. 予め登録された複数種類の回路セルを仮想的に配置して
    所望の回路を構成する第１の工程と、該回路を実パター
    ンとして半導体チップ上に形成する第２の工程とを含み
    、前記回路セル内の電源端子部のパターンは各回路セル
    について共通とし、前記第１の工程で少なくとも２つの
    回路セルの電源端子が隣りあう配置が生じたときには、
    隣りあう回路セルの電源端子部のパターンをオーバーラ
    ップさせる処理を行ない、前記実パターン上では隣りあ
    う回路セルに電源端子部を共有せしめることを特徴とす
    る半導体集積回路装置の製造方法。
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