JP2015222611A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】複数のワードライン選択部が一つのブロック選択部を共有しながら、複数のワードライン選択部の各々に対応されるグローバルライングループを具備する。
【解決手段】複数のメモリセルブロック110a,110bと、メモリセルブロック110a,110bに対応する複数のワードライン選択部120a,120bと、電気的に接続されたワードライン選択部120a,120bに駆動信号を提供し、ワードライン選択部120a,120bによって共有された一つのブロック選択部130と、ワードライン選択部120a,120bに電圧信号を提供する複数の信号ラインを各々有し、ブロック選択部130とワードライン選択部120a,120bとの間に設けられた複数のグローバルライングループGL0,GL1と、駆動信号に応答してメモリセルブロック110a,110bの動作を制御する制御スイッチとを備える半導体集積回路装置100を提供する。
【選択図】図2
【解決手段】複数のメモリセルブロック110a,110bと、メモリセルブロック110a,110bに対応する複数のワードライン選択部120a,120bと、電気的に接続されたワードライン選択部120a,120bに駆動信号を提供し、ワードライン選択部120a,120bによって共有された一つのブロック選択部130と、ワードライン選択部120a,120bに電圧信号を提供する複数の信号ラインを各々有し、ブロック選択部130とワードライン選択部120a,120bとの間に設けられた複数のグローバルライングループGL0,GL1と、駆動信号に応答してメモリセルブロック110a,110bの動作を制御する制御スイッチとを備える半導体集積回路装置100を提供する。
【選択図】図2
Description
本発明は半導体集積回路装置に関するもので、より具体的には面積を縮小することができる半導体集積回路装置に関するものである。
一般的に、ナンドフラッシュメモリはトンネルリング現象を利用して電荷をフローティングゲート(floating gate)に保存したり、フローティングゲートに保存された電荷をチャンネルで排出させてプログラミング(programing)及び消去(erase)動作を行う。
フラッシュメモリは保存データに対する優秀な保存性を充足しているので、不揮発性メモリに適している。また、フラッシュメモリは高集積化、低消費電力及び外部衝撃に対して強い耐久性を具備しているのでモバイル機器の補助記憶装置及びその他の応用分野にもその用途が増加している。
フラッシュメモリにはナンド(NAND)型及びノア(NOR)型フラッシュメモリで区分されていて、現在、集積密度などを考慮してナンド型フラッシュメモリが主に利用されている。
ナンド型フラッシュメモリはドレーン選択トランジスタ、ソース選択トランジスタ及びそれらの間に連結されるセルストリング(cell string)を含む複数のメモリセルブロックを具備する。セルストリングは例えば16個あるいは32個のモストランジスタが直列で連結した素子を意味し、このようなセルブロックがグループをなしてメモリセルアレイを構成する。
図1は一般的なフラッシュメモリ装置の概略的な回路図である。
フラッシュメモリ装置10は複数のメモリセルブロック20、複数のワードライン選択部30及び複数のブロック選択部40で構成されることができる。
メモリセルブロック20は複数のセルストリング(ST)及び複数のページ(P)で区分されることができる。
ワードライン選択部30は複数のスイッチングトランジスタで構成されて、それぞれのスイッチングトランジスタはそれぞれのページ(P)に対応して設置される。前記スイッチングトランジスタはブロック選択部40の出力信号すなわち、各ワードライン選択部30を駆動させるための信号であるブロック選択ワードライン信号(BLSWL)に応答して、グローバルワードライン(GWL<0:31>)の信号をローカルワードライン(LWL<0:31>)に各々提供する。
ブロック選択部40は各メモリセルブロック20当たり一つずつ設置される。ブロック選択部40はブロック選択ワードライン信号(BLSWL)を生成して、ワードライン選択部30を駆動させるようにブロック選択ワードライン信号(BLSWL)を提供する。
ブロック選択部40とワードライン選択部30との間に複数のグローバルワードライン(GWL<0:31>)が具備される。複数のグローバルワードライン(GWL<0:31>)は複数のワードライン選択部30を共有するように構成される。したがって、該当ブロック選択部40の駆動によって、複数のグローバルワードライン(GWL<0:31>)の信号が該当メモリセルブロック20に伝達される。
ところが、ワードライン選択部30を構成するそれぞれのスイッチングトランジスタはメモリセルブロック20のリード、プログラム及び消去動作などの駆動のために高電圧をスイッチングしなければならない。したがって、相対的に広い面積でスイッチングトランジスタが製作されている。これによって、フラッシュメモリ装置の面積を減少させることが難しい。
本発明は、複数のワードライン選択部が一つのブロック選択部を共有しながら、複数のワードライン選択部の各々に対応されるグローバルライングループを具備することを特徴とする半導体集積回路装置を提供する。
本発明の一態様に係る半導体集積回路装置は、複数のメモリセルブロックを有するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のワードライン選択部と電気的に接続され、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインを有するそれぞれのグローバルライングループと、前記駆動信号に応答して、前記メモリセルブロックの動作を制御する制御スイッチとを備え、前記複数のワードライン選択部が、一つの前記ブロック選択部を共有し、前記グローバルライングループが、前記ブロック選択部と前記ワードライン選択部との間に設けられている。
本発明の参考例に係る半導体集積回路装置は、複数のメモリセルブロックを具備するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインとを備えるそれぞれのグローバルライングループを含む。
本発明の参考例に係る半導体集積回路装置は、複数のメモリセルブロックを具備するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインとを備えるそれぞれのグローバルライングループを含む。
また、本発明の他の参考例に係る半導体集積回路装置は、同一のプレーン内に具備される第1及び第2メモリセルブロックと、前記第1及び第2メモリセルブロックの各々に対応されて具備される第1及び第2ワードライン選択部と、前記第1及び第2ワードライン選択部の各々に高電圧を提供する第1及び第2グローバルライングループと、前記第1及び第2ワードライン選択部に駆動信号を提供するブロック選択部とを備える。
また、本発明の他の参考例に係る半導体集積回路装置は、複数のメモリセルブロックと対応されて各々具備され、複数のスイッチングトランジスタで構成される複数のワードライン選択部と、前記複数のワードライン選択部を構成する複数のスイッチングトランジスタに駆動信号を提供するブロック選択部と、前記複数のワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスタの各々に所定電圧を提供する複数の信号ラインを具備する複数のグローバルライングループとを備え、前記複数の信号ラインは前記ワードライン選択部とのコンタクトにおいて、前記スイッチングトランジスタと連結のための一つのコンタクトを含む。
また、本発明の他の参考例に係る半導体集積回路装置は、第1プレーンに位置され、前記第1プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスタで構成される複数の第1ワードライン選択部と、第2プレーンに位置され、前記第2プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスタで構成された複数の第2ワードライン選択部と、前記第1及び第2ワードライン選択部を構成する複数のスイッチングトランジスタに駆動信号を提供するブロック選択部と、前記第1及び第2ワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスタの各々に所定電圧を提供する複数の信号ラインとを備える複数のグローバルライングループを含む。
本発明の一態様に係る半導体集積回路装置は、ワードライン選択部の次に広い面積を占めるブロック選択部の数を減少させることができ、レイアウト効率を改善することができる。
一方、ブロック選択部の数を減少させるために、複数のラインで構成されたグローバルライングループをさらに設置されなければならないが、追加してグローバルライングループが設置される部分はワードライン選択部を形成するためにあらかじめ空けておいた領域であるから、グローバルラインを配置させるための面積の追加は要求されない。
そして、ワードライン選択部の代わりにグローバルラインが配置されることによって、一つのグローバルラインに設置されるコンタクトの数が減少するようになる。これにより、複数のコンタクトによる接合キャパシタンス及び隣接コンタクトの間のディスターバンス問題を防止することができる。
以下、添付した図面に基づいて本発明の望ましい一実施形態に対して説明する。
図2は本発明の一実施形態に係る半導体集積回路装置であるフラッシュメモリ装置100のブロック図で、本図面では複数のメモリセルブロックのうち2個のメモリセルブロックに対して、一例として説明する。
本発明の一実施形態に係るフラッシュメモリ装置100はメモリセルアレイ110、ワードライン選択部120及びブロック選択部130で構成されることができる。
メモリセルアレイ110は第1メモリセルブロック110a及び第2メモリセルブロック110bを含むことができる。第1及び第2メモリセルブロック110a、110bは同じプレーン(plane)の空間内に位置することができ、第1及び第2メモリセルブロック110a、110bの間にソースライン(SL)が具備されることができる。第1及び第2メモリセルブロック110a、110bはソースライン(SL)を間に置いて相互対応するように配置されることができる。
ワードライン選択部120は第1メモリセルブロック110a及び第2メモリセルブロック110bの各々に対応する第1ワードライン選択部120a及び第2ワードライン選択部120bを含む。第1ワードライン選択部120aは第1メモリセルブロック110aの複数のワードラインのうち一つを選択する構成を有する。同じように、第2ワードライン選択部120bは第2メモリセルブロック120bの複数のワードラインのうち一つを選択する構成を有する。このような第1及び第2ワードライン選択部120a、120bは複数のスイッチングトランジスタで構成される。
ブロック選択部130とワードライン選択部120との間には複数のグローバルラインが具備される。複数のグローバルラインは第1及び第2グローバルライングループ(GL0、GL1)で区分されることができる。第1グローバルライングループ(GL0)は第1ワードライン選択部120aと電気的に連結されて、第2グローバルライングループ(GL1)は第2ワードライン選択部120bと電気的に連結される。
ブロック選択部130は第1及び第2ワードライン選択部120a、120bに共有されて、これらの駆動を制御する。このようなブロック選択部130はブロック選択ワードライン信号(BLSWL)を生成して、第1及び第2ワードライン選択部120a、120bに各々提供する。
ブロック選択部130はフラッシュメモリ装置において、ワードライン選択部120a、120bの次に広い面積を占める回路ブロックである。このようなブロック選択部130を複数のワードライン選択部120a、120bが共有するようにして、その数を減少させることによって、全体的にフラッシュメモリ装置の占有面積を縮小することができる。
この時、ブロック選択部130が複数のワードライン選択部120a、120bに共有されても、正常な動作を遂行するためには共有されたワードライン選択部120a、120bの数だけグローバルライングループ(GWLG)がより設置されなければならない。
よく知らされた通り、ワードライン選択部120a、120bは高電圧をスイッチングしなければならないので、非常に広い面積を占めることが知られている。したがって、フラッシュメモリ装置の設計の時、ワードライン選択部120a、120bの性能を確保するために、一定の面積がワードライン選択部120a、120bの面積として割り当てられている。これにより、現在のフラッシュメモリ装置はブロック選択部130とワードライン選択部120a、120bとの間に充分な間隔を有している。したがって、複数のグローバルラインを具備したグローバルライングループ(GL)の数を増やしても、追加して面積が要求されることではない。
図3は図2のフラッシュメモリ装置を具体的に図示した回路図である。
図3を参照すると、第1及び第2メモリセルブロック110a、110bは交差する複数のワードライン(LWL0<0:31>、LWL1<0:31>)及び複数のビットライン(BLO、BLE)を含む。複数のビットラインは交代に配置される複数のオード(odd)ビットライン(BLO)及び複数のイーブン(even)ビットライン(BLE)で区分されることができて、それぞれのビットライン(BLO、BLE)には直列で連結したモストランジスタで構成されたセルストリング112が連結される。
セルストリング112はドレーン選択トランジスタ(DST)、複数のセルトランジスタ(<N1:N32>)及びソース選択トランジスタ(SST)が直列で連結して構成される。一方、一つのワードラインに連結したトランジスタ等のグループを一般的にページ124と称する。これにより、それぞれのメモリセルブロック110a、110bは複数のセルストリング112及び複数のページ124で構成される。
第2メモリセルブロック110bは第1メモリセルブロック110aと同じ構成を有するものの、第1及び第2メモリセルブロック110a、110bの間に位置するソースライン(SL)を基準に対称になる形態で配置される。また、第1及び第2メモリセルブロック110a、110bのソース選択トランジスタ(SST)は前記ソースライン(SL)と電気的に連結される。
第1ワードライン選択部120aはドレーン選択スイッチングトランジスタ(DSW)、セルスイッチングトランジスタ(<SW1:SW32>)及びソース選択スイッチングトランジスタ(SSW)で構成される。
ここで、前記グローバルライングループ(GL0、GL1)の各々はグローバルドレーン選択ライン(GDL0、GDL1)、複数のグローバルワードライン(GWL0<0:31>、GWL1<0:31>)及びグローバルソース選択ライン(GSL0、GSL1)で構成されることができる。第1ワードライン選択部120aのドレーン選択スイッチングトランジスタ(DSW)は第1グローバルライングループ(GL0)のグローバルドレーン選択ライン(GDL0)と第1メモリセルブロック110a内の第1ドレーン選択ライン(DSL0)と電気的に連結されて、ブロック選択ワードライン信号(BLSWL)に応答して駆動される。
複数のセルスイッチングトランジスタ(<SW1:SW32>)は第1グローバルライングループ(GL0)のグローバルワードライン(<GWL0<0:31>)の各々とローカルワードライン(LWL0<0:31>)との間に各々連結されて、ブロック選択ワードライン信号(BLSWL)に応答して各々駆動される。ソース選択スイッチングトランジスタ(SSW)は第1グローバルライングループ(GL0)のソース選択ライン(GSL0)と第1ソース選択ライン(SSL)との間に連結されて、ブロック選択ワードライン信号(BLSWL)に応答して駆動される。
第2ワードライン選択部120bは第1ワードライン選択部120aと同じ構成を有するものの、前記第2グローバルライングループ(GL1)の第2グローバルドレーン選択ライン(GDL1)、複数の第2グローバルワードライン(GWL1<0:31>)及び第2グローバルソース選択ライン(GSL1)と各々連結するように構成されることができる。
この時、メモリセルブロック110a、110bの駆動を選択的に制御できるようにドレーン選択スイッチングトランジスタ(DSW)のソースすなわち、ドレーン選択トランジスタ(DST)のゲートにグラウンド電圧を提供する制御スイッチ(CSW1、CSW2)をさらに含むことができる。制御スイッチ(CSW1、CSW2)はブロック選択部130の反転されたブロック選択ワードライン信号(/BLSWL)に応答して、セルグラウンドライン(SELGND)のグラウンド電圧を前記ドレーン選択ライン(DSL0、DSL1)に選択的に提供する。
ブロック選択部130は前述したように、第1及び第2ワードライン選択部120a、120bを共有するように構成される。言い換えると、ブロック選択部130はブロック選択ワードライン信号(BLSWL)を生成して、前記ブロック選択ワードライン信号(BLSWL)は前記第1及び第2ワードライン選択部120a、120bのセルスイッチングトランジスタ(<SW1:SW32>)のゲートすべてに提供される。
ブロック選択部130は図4に図示されたように、制御部210、ディスチャージ部220及びプリチャージ部230を含むことができる。
制御部210はNMOSトランジスタ(N11)を含む。NMOSトランジスタ(N11)はプリチャージ信号(PRE)に応答して、制御信号(CON)をノードCに伝達する。制御信号(CON)はプログラムプリチャージ信号及びアドレス信号らの組合せによって得ることができる。
ディスチャージ部220はNMOSトランジスタ(N12)で構成されることができる。NMOSトランジスタ(N12)はディスチャージ信号(DIS)に応答して、ノードCの電圧をディスチャージさせる。
プリチャージ部230はスイッチング部233及びクランピング部(clamping:235)で構成されることができる。スイッチング部233は高電圧ターミナル(VPP)とノードCの間に直列で連結する一対のNMOSトランジスタ(N13、N14)で構成される。これらNMOSトランジスタ(N13、N14)は第1及び第2アドレスコーディング信号(GA、GB)に応答して各々ターンオンされる。スイッチング部233を構成するNMOSトランジスタ(N13、N14)がターンオンされると、前記ノードCは高電圧レベル(VPP)でプリチャージされる。
クランピング部235は高電圧ターミナル(VPP)とノードCの間に直列で連結したダイオード形態を有する一対のNMOSトランジスタ(N15、N16)で構成される。ここで、ダイオード形態を有するNMOSトランジスタは当業者に知らされたように、ゲートとソースとが共通で連結した形態を言う。このようなクランピング部235はノードCの電圧すなわち、ブロック選択ワードライン信号(BLSWL)が設定された電圧レベル以上で上昇する場合、これをクランピングしてブロック選択ワードライン信号(BLSWL)の電圧レベルを設定されたレベルで維持する。
このような構成を有する半導体メモリ装置100はブロック選択部130が第1及び第2ワードライン選択部120a、120bに共有されているので、ブロック選択部130の出力信号であるブロック選択ワードライン信号(BLSWL)が第1及び第2ワードライン選択部120a、120bを構成するスイッチングトランジスタ(DSW、SW<1:32>、SSW)に同時に提供される。
この時、前記ブロック選択ワードライン信号(BLSWL)がハイレベルでイネーブルされると、第1及び第2ワードライン選択部120a、120bを構成するスイッチングトランジスタ(DSW、SW<1:32>、SSW)が同時にターンオンされるとしても、第1ワードライン選択部120a及び第2ワードライン選択部120bが互いに異なるグローバルライングループ(GL0、GL1)に各々連結されることによって、各メモリブロック別にワードラインが個別に制御される。
例えば、第1メモリセルブロック110aのワードライン(LWL0<n>)を選択しようとする場合、第1及び第2ワードライン選択部120a、120bにブロック選択ワードライン信号(BLSWL)が提供されても、それぞれのグローバルワードラインに印可される電圧によって、前記第1メモリセルブロック110aの特定位置のワードライン(LWL0<n>)だけ所定電圧が印可される。
また、従来の場合、一つの該当グローバルラインに各ワードライン選択部の同一機能のスイッチングトランジスタらがコンタクトされなければならないために、一つのグローバルラインに複数のコンタクトが形成された。したがって、接合キャパシタンスが増大するという問題点があった。
しかし、本実施形態の場合、ワードライン選択部120a、120b別に対応するグローバルライングループ(GL0、LGL1)が具備されることによって、グローバルワードライン(あるいはグローバルドレーンまたはソースライン)と該当ワードライン選択部のスイッチングトランジスタだけが連結されて、前記のような複数のコンタクトが発生することができなくなり、これにより接合キャパシタンスを減らすことができるようになる。
次の表1は本実施形態に係る半導体メモリ装置のリード(Read)/プログラム(Program)/消去(Erase)の電圧条件を示すものである。
表1に図示されたように、メモリセルのリード時、メモリセルブロック110a、110bの各々に対してグローバルドレーン選択ライン(GDSL)及びグローバルソース選択ライン(GSSL)に各々所定の電圧、例えば、4.5Vを提供して、複数のグローバルワードライン(GWL<0:31>)のうち選択されたメモリセルブロックに該当するグローバルライングループ(GL0またはGL1)の選択されたグローバルワードラインにリード電圧(Vread)を、その他のグローバルワードラインにパス電圧(Vpass)を各々提供しながら、ブロック選択ワードライン信号(BLSWL)として高電圧(VPP)を提供する。
これにより、ブロック選択ワードライン信号(BLSWL)が全体のワードライン選択部に提供されても、選別的なリード電圧(Vread)の供給となり、リード電圧が供給されないメモリセルブロックは実質的に選択されないようになる。そうすれば、選択されたブロックに対して、スイッチングトランジスタ(DSW、SW<1:32>、SSW)がブロック選択ワードライン信号(BLSWL)によってターンオンされて、ドレーン選択ライン(DSL)、ソース選択ライン(SSL)及びローカルワードライン(LWL<0:31>)に各々4.5V、4.5V及びリード電圧(Vread)/パス電圧(Vpass)が印可されて、選択されたメモリセルのリードが遂行される。
メモリセルのプログラムの動作の時、メモリセルブロック110a、110bの各々に対してグローバルドレーン選択ライン(GDSL)に駆動電圧(VCC)を提供して、グローバルソース選択ライン(GSSL)に0Vを提供する。また、選択されるメモリブロックに連結したグローバルラインの複数のグローバルワードライン(GWL<0:31>)のうちいずれか一つにプログラム電圧(Vpgm)を印可して、その他のグローバルワードラインにはパス電圧(Vpass)電圧を印可しながら、ブロック選択ワードライン信号(BLSWL)の電圧で高電圧(VPP)を提供する。
これにより、ブロック選択ワードライン信号(BLSWL)が全体のワードライン選択部120a、120bに提供されても、選別的なプログラム電圧(Vpgm)の供給となり、プログラム電圧(Vpgm)が供給されないメモリセルブロック110a、110bは実質的に選択されない。そうすれば、選択されたブロックに対して、スイッチングトランジスタ(DSW、SW<1:32>、SSW)がブロック選択ワードライン信号(BLSWL)によってターンオンされて、ドレーン選択ライン(DSL)、ソース選択ライン(SSL)及びローカルワードライン(LWL<0:31>)に各々駆動電圧(Vcc)、0V及びプログラム電圧(Vpgm)/パス電圧(Vpass)が印可され、選択されたメモリセルのプログラムの動作が遂行される。
一方、メモリセルの消去の動作の時には、全体のメモリセルブロック110a、110bのグローバルドレーン選択ライン(GDSL)及びグローバルソース選択ライン(GSSL)に各々4.5Vの電圧を印可する。次いで、選択されるメモリセルブロック(110aまたは110b)のグローバルワードライン(GWL<0:31>)に一括消去がなされることができるように0Vの電圧を提供して、非選択されるメモリセルブロック(110bまたは110a)のグローバルワードライン(GWL<0:31>)には4.5Vの電圧を提供した状態で、ブロック選択ワードライン信号(BLSWL)の電圧で駆動電圧(VCC)を提供する。
そうすれば、選択されるメモリセルブロック(110aまたは110b)に対して、ドレーン及びソーススイッチングトランジスタ(DSW、SSW)がターンオンされずドレーン及びソース選択ライン(DSL、SSL)はフローティング状態を維持して、セルスイッチングトランジスタ(<SW1:SW32>)の駆動によって各ワードライン(LWL<0:31>)に0Vが提供されて、ブロック全体に対して消去がなされる。一方、非選択メモリセルブロック(110bまたは110a)の場合、ワードライン選択部を構成する全体のスイッチングトランジスタ(DSW、SSW、SW<1:32>)がすべて駆動出来ず、メモリセルのドレーン選択ライン(DSL)、ソース選択ライン(SSL)及びワードライン(LWL<0:31>)がすべてフローティング状態になって、消去が成されることができないようになる。
このような本実施形態によると、複数のワードライン選択部120a、120bが一つのブロック選択部130を共有しながら、複数のワードライン選択部120a、120bの各々に対応されるグローバルライングループ(GL0、GL1)を設置する。
ワードライン選択部120a、120bの次に広い面積を占めるブロック選択部130の数を減少させることができて、レイアウト効率が改善される。
一方、ブロック選択部130の数を減少させるために、複数のラインで構成されたグローバルライングループ(GL0、GL1)をさらに設置されなければならないが、追加してグローバルライングループ(GL0、GL1)が設置される部分はワードライン選択部120a、120bを形成するためにあらかじめ空けておいた領域であるので、グローバルラインを配置させるための面積の追加は要求されない。
同時に、ワードライン選択部120a、120b別にグローバルラインが配置されることによって、一つのグローバルラインに設置されるコンタクトの数を減らすことができる。これにより、複数のコンタクトによる接合キャパシタンス及び隣接コンタクトの間のディスターバンス問題を防止することができる。
本発明は前述した実施形態に限定されるものではない。
本発明の実施形態の場合、二つのワードライン選択部120a、120bが一つのブロック選択部130を共有する例を説明したが、これに限定されず、図5に図示されたように、4個のワードライン選択部120a、120b、120c、120dが一つのブロック選択部130を共有することもできる。
図5に図示されたように、一つのブロック選択部130が4個のワードライン選択部120a、120b、120c、120dに共有される場合でも、4個のワードライン選択部120a、120b、120c、120dの各々に対応されるグローバルライングループが設置されるので、前記したように、一つのブロック選択ワードライン信号から個別に動作が可能になる。
ここで、一つのブロック選択部130を基準にして左側に位置するメモリセルアレイ110、ワードライン選択部120及びグローバルライングループ(GL0、GL1)、及び右側に位置するメモリセルアレイ110、ワードライン選択部120及びグローバルライングループ(GL0、GL1)は各々互いに異なるプレーン上に位置されることができるし、ブロック選択部130は前記互いに異なるプレーンのうちいずれか一つに位置することができる。
以上、本発明の望ましい一実施形態を詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当分野で通常の知識を持った者によって色々な変形が可能である。
20 メモリセルブロック
30 ワードライン選択部
40 ブロック選択部
110 メモリセルアレイ
110a 第1メモリセルブロック
110b 第2メモリセルブロック
120 ワードライン選択部
120a 第1ワードライン選択部
120b 第2ワードライン選択部
130 ブロック選択部
210 制御部
220 ディスチャージ部
230 プリチャージ部
GL0、GL1 グローバルライングループ
30 ワードライン選択部
40 ブロック選択部
110 メモリセルアレイ
110a 第1メモリセルブロック
110b 第2メモリセルブロック
120 ワードライン選択部
120a 第1ワードライン選択部
120b 第2ワードライン選択部
130 ブロック選択部
210 制御部
220 ディスチャージ部
230 プリチャージ部
GL0、GL1 グローバルライングループ
Claims (7)
- 複数のメモリセルブロックを有するメモリセルアレイと、
前記複数のメモリセルブロックに該当する複数のワードライン選択部と、
該複数のワードライン選択部と電気的に接続され、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、
前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインを有するそれぞれのグローバルライングループと、
前記駆動信号に応答して、前記メモリセルブロックの動作を制御する制御スイッチとを備え、
前記複数のワードライン選択部が、一つの前記ブロック選択部を共有し、
前記グローバルライングループが、前記ブロック選択部と前記ワードライン選択部との間に設けられた半導体集積回路装置。 - 前記ワードライン選択部の各々は前記駆動信号に応答して、前記複数の信号ラインの電圧を前記メモリセルブロックに各々伝達するためのドレーン選択スイッチングトランジスタ、複数のセルスイッチングトランジスタ、及びソーススイッチングトランジスタを備える請求項1に記載の半導体集積回路装置。
- 前記制御スイッチが、前記駆動信号に応答して、前記ドレイン選択スイッチングトランジスタのソースにグラウンド電圧を印加するように構成される請求項2に記載の半導体集積回路装置。
- 前記グローバルライングループが、グローバルドレーン選択ライン、複数のグローバルワードライン、及びグローバルソースラインを備える請求項1に記載の半導体集積回路装置。
- 前記メモリセルブロックは、
交差する複数のワードライン及び複数のビットラインを備え、
前記それぞれのビットラインにドレーン選択トランジスタ、複数のセルトランジスタ及びソース選択トランジスタがストリングをなすように直列で連結している請求項1に記載の半導体集積回路装置。 - 前記制御スイッチは、前記駆動信号に応答して前記ドレイン選択トランジスタがイネーブルされないようにグラウンド信号を提供するように構成される、請求項5に記載の半導体集積回路。
- 前記複数のワードライン選択部が、第1のワードライン選択部と第2のワードライン選択部とを備え、
前記複数のグローバルライングループが、前記第1のワードライン選択部と接続される複数の信号ラインから構成される第1のグローバル信号ライングループと、前記第2のワードライン選択部と接続される複数の信号ラインから構成される第2のグローバル信号ライングループとを備える請求項1に記載の半導体集積回路装置。
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