JP4901385B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明に係る第1の実施形態に従った強誘電体メモリの内部構成を示す回路図である。セルアレイCAは、半導体基板上にマトリクス状に配列された複数のメモリセルMCを含む。メモリセルMCは、それぞれ強誘電体キャパシタFCおよびセルトランジスタCTを有する。強誘電体キャパシタFCは、第1の電極E1と第2の電極E2との間に強誘電体を有する。セルトランジスタCTのソースは、第1の電極E1に接続されており、ドレインは、ビットノードBN1〜BN4および選択トランジスタST1〜ST4を介してビット線BL0、BL1、/BL0および/BL1のいずれかに接続されている。尚、メモリセルMC内の参照符号は、1つのメモリセルMCに付し、その他のメモリセルMCについては省略されている。尚、“/(バー)”は、信号の反転を意味する。
第1の実施形態は、いわゆる1T(Transistor)−1C(Capacitor)型の強誘電体メモリであった。本変形例は、第1の実施形態を2T−2C型の強誘電体メモリに適用した実施形態である。2T−2C型の強誘電体メモリでは、ビット線対BL0、/BL0は互いに逆極性のデータを伝達する。ビット線対BL1、/BL1もまた互いに逆極性のデータを伝達する。これにより、ビット線対BL0、/BL0から1ビットデータを検出し、ビット線対BL1、/BL1から1ビットデータを検出する。この場合、ビット線対BL0、/BL0の一方のデータは他方のデータを基準データとして参照し、他方のデータは一方のデータを基準データとして参照する。従って、基準データ発生回路は不要となる。
図4は、本発明に係る第2の実施形態に従った強誘電体メモリの内部構成を示す回路図である。第2の実施形態によるセルアレイCAは、8つのカラムCL1〜CL8を含む。各カラムCL1〜CL8に含まれているメモリセルMCの構成は、第1の実施形態によるメモリセルMCの構成と同様である。カラムブロックCB0、CB1の構成も第1の実施形態のそれと同様である。
図5は、本発明に係る第3の実施形態に従った強誘電体メモリの内部構成を示す回路図である。第3の実施形態におけるセルアレイCAの構成は、第2の実施形態におけるセルアレイCAの構成と同じでよい。しかし、第3の実施形態では、プレート線が2本であり、リセット線が4本である。従って、プレート線PL0、PL1は、4つのカラムブロックCB0〜CB3の半分(2つのカラムブロック)を選択する。リセット線RS0〜RS3は、プレート線によって選択された2つのカラムブロックに含まれる4つのカラムから1つのカラムを選択する。
MC…メモリセル
FC…強誘電体キャパシタ
CT…セルトランジスタ
RT…リセットトランジスタ
ST…選択トランジスタ
BLi…ビット線
WLi…ワード線
PLi…プレート線
RSi…リセット線
BSi…ビット選択線
BNi…ビットノード
PNi…プレートノード
CLi…カラム
CBi…カラムブロック
Claims (5)
- 第1の電極と第2の電極との間に強誘電体を有する強誘電体キャパシタと、
ソースが前記第1の電極に接続されたセルトランジスタと、
前記強誘電体キャパシタおよび前記セルトランジスタからなる複数のメモリセルを、半導体基板上に行列状に配列したセルアレイと、
前記メモリセルの列(カラム)に対して設けられ、前記セルトランジスタのドレインに接続された複数のビット線と、
前記メモリセルの行に対して設けられ、前記セルトランジスタのゲートに接続された複数のワード線と、
前記第2の電極に接続されたプレート線であって、前記セルアレイをm列(m≧2)ごとに分割したn個(n≧2)のカラムブロックに対応して設けられたn本のプレート線と、
前記ビット線と前記プレート線との間に接続されたリセットトランジスタと、
前記カラムブロック内のm列のそれぞれに対応して設けられたm本のリセット線であって、前記n個のカラムブロックから1列ずつ、計n列に設けられたn個の前記リセットトランジスタのゲートに接続されたリセット線とを備えた半導体記憶装置。 - データ書込み時またはデータ読出し時において、前記プレート線は前記セルアレイ内の或るカラムブロックを選択し、該カラムブロック内の前記強誘電体キャパシタに電位を与え、前記リセット線は前記プレート線によって選択されたカラムブロック内の或る列を選択し、該列に設けられた前記リセットトランジスタをオフにすることを特徴とする請求項1に記載の半導体記憶装置。
- 第1の電極と第2の電極との間に強誘電体を有する強誘電体キャパシタと、
ソースが前記第1の電極に接続されたセルトランジスタと、
前記強誘電体キャパシタおよび前記セルトランジスタからなる複数のメモリセルを、半導体基板上に行列状に配列したセルアレイと、
前記メモリセルの列(カラム)に対して設けられ、前記セルトランジスタのドレインに接続された複数のビット線と、
前記メモリセルの行に対して設けられ、前記セルトランジスタのゲートに接続された複数のワード線と、
前記ビット線とプレート線との間に接続されたリセットトランジスタと、
前記セルアレイをm列(m≧2)ごとに分割したn個のカラムブロック(n≧2)に対応して設けられたn本のリセット線であって、m列に設けられたm個の前記リセットトランジスタのゲートに接続されたリセット線と、
前記カラムブロック内のm列のそれぞれに対応して設けられたm本のプレート線であって、前記n個のカラムブロックから1列ずつ、計n列に設けられたn個の前記第2の電極に接続されたプレート線とを備えた半導体記憶装置。 - データ書込み時またはデータ読出し時において、前記リセット線は前記セルアレイ内の或るカラムブロックを選択し、該カラムブロック内のm列に設けられたm個の前記リセットトランジスタをオフにし、前記プレート線は前記リセット線によって選択されたカラムブロック内の或る列を選択し、該列に設けられた前記強誘電体キャパシタに電位を与えることを特徴とする請求項3に記載の半導体記憶装置。
- 前記メモリセルの列数が2Rであり、前記プレート線の数が2p本であり、並びに、前記リセット線の数が2q本である場合に、R= p + qを満たすことを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249768A JP4901385B2 (ja) | 2006-09-14 | 2006-09-14 | 半導体記憶装置 |
US11/898,605 US7561459B2 (en) | 2006-09-14 | 2007-09-13 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249768A JP4901385B2 (ja) | 2006-09-14 | 2006-09-14 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008071432A JP2008071432A (ja) | 2008-03-27 |
JP4901385B2 true JP4901385B2 (ja) | 2012-03-21 |
Family
ID=39188386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006249768A Expired - Fee Related JP4901385B2 (ja) | 2006-09-14 | 2006-09-14 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7561459B2 (ja) |
JP (1) | JP4901385B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101083680B1 (ko) | 2010-05-31 | 2011-11-16 | 주식회사 하이닉스반도체 | 면적을 줄일 수 있는 반도체 집적 회로 장치 |
US9236107B1 (en) * | 2014-07-03 | 2016-01-12 | Texas Instruments Incorporated | FRAM cell with cross point access |
US10586583B2 (en) * | 2018-03-08 | 2020-03-10 | Cypress Semiconductor Corporation | Ferroelectric random access memory sensing scheme |
CN117116318A (zh) * | 2022-05-16 | 2023-11-24 | 华为技术有限公司 | 存储阵列以及存储阵列的工作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3189540B2 (ja) * | 1992-12-02 | 2001-07-16 | 松下電器産業株式会社 | 半導体メモリ装置 |
US5737260A (en) * | 1996-03-27 | 1998-04-07 | Sharp Kabushiki Kaisha | Dual mode ferroelectric memory reference scheme |
JP3971536B2 (ja) * | 1999-09-14 | 2007-09-05 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
JP2001143478A (ja) * | 1999-11-10 | 2001-05-25 | Toshiba Corp | 強誘電体メモリ装置及びそのデータ読み出し方法 |
DE10005619A1 (de) * | 2000-02-09 | 2001-08-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt |
JP2003281883A (ja) * | 2002-03-26 | 2003-10-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
JP4074279B2 (ja) * | 2003-09-22 | 2008-04-09 | 株式会社東芝 | 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変lsi装置、icカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置 |
-
2006
- 2006-09-14 JP JP2006249768A patent/JP4901385B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-13 US US11/898,605 patent/US7561459B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7561459B2 (en) | 2009-07-14 |
US20080068874A1 (en) | 2008-03-20 |
JP2008071432A (ja) | 2008-03-27 |
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