KR101771619B1 - 불휘발성 메모리 장치 및 그것의 구동 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판과 복수의 비트 라인들 사이에 연결되고, 선택 라인들에 의해서 선택되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이, 그리고 상기 선택 라인들 각각을 적어도 2개의 방향에서 구동하는 게이팅 회로를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 구동 방법{NONVOLATILE MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 불휘발성 메모리 장치 및 그것의 구동 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에는, 반도체 메모리 장치의 집적도 향상을 위하여 3차원 어레이 구조를 갖는 반도체 메모리 장치에 대한 연구가 활발히 진행되고 있다.
본 발명은 선택 라인들에 인가되는 선택 신호의 셋업 스피드를 높이기 위한 행 디코더를 포함하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데 목적이 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판과 복수의 비트 라인들 사이에 연결되고, 선택 라인들에 의해서 선택되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이, 그리고 상기 선택 라인들 각각을 적어도 2개의 방향에서 구동하는 게이팅 회로를 포함한다.
본 발명의 실시 예에 따른 기판 및 복수의 비트 라인들 사이에서 상기 기판과 교차하는 방향으로 형성된 복수의 셀 스트링들을 포함하는 불휘발성 메모리 장치의 구동 방법은, 상기 복수의 셀 스트링들 중 선택된 셀 스트링에 대응하는 비트 라인을 프리차지하는 단계, 그리고 상기 선택된 셀 스트링에 대응하는 선택 라인으로 선택 신호를 제공하는 단계를 포함하되, 상기 선택 신호는 상기 선택 라인의 양단으로 공급된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 선택 라인(SSL, GSL)으로 제공되는 선택 신호가 신속히 셋업될 수 있다. 따라서, 불휘발성 메모리 장치에서 발생하는 선택 신호의 셋업 스피드에 기인하는 문제들을 해결하고, 읽기 동작의 신뢰성을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 4는 도 3의 셀 스트링 및 필라의 단면도들이다.
도 5는 도 3의 접지 선택 라인(GSL) 부근의 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 1의 메모리 셀 어레이 및 게이팅 회로를 보여주는 회로도이다.
도 7은 도 1의 제 1 게이팅 회로(130)를 보여주는 회로도이다.
도 8은 도 1의 제 2 게이팅 회로(135)를 보여주는 회로도이다.
도 9는 단방향으로 구동되는 선택 라인을 모델링한 등가 회로도이다.
도 10은 양방향으로 구동되는 선택 라인을 모델링한 등가 회로도이다.
도 11은 본 발명의 실시 예에 따른 선택 라인의 셋업 스피드의 향상을 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
최근, 불휘발성 메모리 장치의 집적도 향상을 위하여 3차원 구조의 메모리 블록이 제안되고 있다. 하지만, 3차원 구조의 메모리 블록에서 다양한 요인들로 인하여 선택 라인들의 셋업 스피드가 워드 라인들과 동일하게 설정되기 어렵다. 선택 라인의 불균일한 셋업 스피드는 읽기 마진을 감소시키고 데이터의 신뢰성을 저하시킨다. 이하에서는, 설명의 편의를 위하여 불휘발성 메모리 장치의 읽기 동작을 중심으로 본 발명의 실시 예가 설명될 것이다. 그러나 본 발명의 이점은 읽기 동작뿐 아니라 프로그램 동작이나 소거 동작과 같은 다양한 동작들에서도 적용될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 게이팅 회로들(130, 135), 페이지 버퍼(140), 입출력 회로(150), 제어 로직(160), 그리고 전압 발생기(170)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 각각의 워드 라인들은 셀 스트링에 포함되는 메모리 셀들의 제어 게이트를 구성한다. 이 경우, 메모리 셀의 채널은 수직 방향으로(예를 들면, 셀 스트링과 평행하도록) 형성될 수 있다.
행 디코더(120)는 행 어드레스(Row Address)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 그리고 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록을 선택하기 위한 블록 선택 신호(BSS1, BSS2)를 생성하여 제 1 및 제 2 게이팅 회로들(130, 135)에 전달한다.
제 1 및 제 2 게이팅 회로(130, 135)는 블록 선택 신호(BSS1) 또는 블록 차단 신호(BSS2)에 응답하여 행 디코더(120)로부터의 신호들을 메모리 셀 어레이(110)에 전달한다. 제 1 및 제 2 게이팅 회로(130, 135)는 행 디코더(120)로부터의 워드 라인 전압(VWL), 그리고 선택 신호(SS, GS)를 메모리 셀 어레이(110)에 전달한다. 제 1 게이팅 회로(130)는 블록 선택 신호(BSS1)가 활성화되면, 워드 라인 전압(VWL), 그리고 선택 신호(SS, GS)를 메모리 셀 어레이(110)에 전달한다. 제 2 게이팅 회로(135)는 블록 선택 신호(BSS1)가 활성화되면, 선택 신호(SS, GS)를 메모리 셀 어레이(110)의 선택 라인들(SSL, GSL)에 전달한다.
제 1 게이팅 회로(130)와 제 2 게이팅 회로(135)는 메모리 셀 어레이(110)의 선택 라인(SSL, GSL)들 각각의 양 종단에 연결될 수 있다. 따라서, 선택 라인들(SSL, GSL)은 제 1 게이팅 회로(130)와 제 2 게이팅 회로(135)로부터 선택 신호(SS, GS)를 제공받을 수 있다.
제 1 및 제 2 게이팅 회로(130, 135)에 의하여 메모리 셀 어레이(110)의 선택 라인들(SSL, GSL)은 양방향에서 구동될 수 있다. 따라서, 제 1 및 제 2 게이팅 회로(130, 135)가 부담해야 하는 선택 라인들의 부하가 감소한다. 예를 들면, 제 1 및 제 2 게이팅 회로(130, 135)가 구동하는 선택 라인들의 유효 저항과 커플링 용량이 감소하여 시정수(τ=RC)를 줄일 수 있다. 따라서, 선택 라인들에 인가되는 선택 신호(SS, GS)의 셋업 스피드를 효과적으로 높일 수 있다.
더불어, 제 1 게이팅 회로(130)는 메모리 셀 어레이(110)의 선택된 워드 라인에 전압 발생기(170)로부터 제공되는 워드 라인 전압(VWL)을 전달한다. 예를 들면, 읽기 동작 모드에서 제 1 게이팅 회로(130)는 선택된 워드 라인에는 선택 읽기 전압(Vrd)을, 비선택 워드 라인에는 비선택 읽기 전압(Vread)을 제공할 것이다.
페이지 버퍼(140)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(140)는 셀 스트링들이 수직 구조로 형성되는 메모리 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시, 페이지 버퍼(140)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지하여 입출력 버퍼(150)로 전달한다.
입출력 버퍼(150)는 입력받는 데이터를 페이지 버퍼(140)로 전달하거나, 페이지 버퍼(140)로부터 제공되는 데이터를 외부로 출력한다. 입출력 버퍼(150)는 입력되는 어드레스 또는 명령어를 제어 로직(160)이나 행 디코더(120)에 전달한다.
제어 로직(160)은 입출력 버퍼(140)로부터 전달되는 명령어에 응답하여, 프로그램, 읽기 그리고 소거 동작 모드를 실행하기 위한 제어 동작을 수행한다. 제어 로직(160)은 읽기 동작시, 선택 읽기 전압(Vrd)과 비선택 읽기 전압(Vread), 그리고 선택 라인 전압(VSSL, VGSL)을 생성하도록 전압 발생기(170)를 제어한다. 또한, 제어 로직(160)은 비트 라인(BL)을 통해서 데이터를 감지하도록 페이지 버퍼(140)를 제어한다.
전압 발생기(170)는 제어 로직(160)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(170)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 제 1 및 제 2 게이팅 회로(130, 135)를 통해서 선택 라인들(SSL, GSL)을 양단에서 구동할 수 있다. 따라서, 3차원 구조의 메모리 셀 어레이(110)에서 발생하는 선택 라인들(SSL, GSL)의 셋업 스피드를 높일 수 있다. 선택 라인들(SSL, GSL)의 셋업 스피드의 향상을 통해서 불휘발성 메모리 장치(100)의 읽기 마진의 향상이 가능하다.
도 1에서는 선택 라인들(SSL, GSL)이 2개의 방향에서만 구동되는 것으로 본 발명의 실시 예가 설명되었으나, 본 발명은 이에 국한되지 않는다. 선택 라인들(SSL, GSL) 중 일부 또는 전부는 3개 또는 그 이상의 방향에서 추가적인 게이팅 회로에 의해서 구동될 수 있을 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 3 방향(z)을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.
각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 제 1 및 제 2 게이팅 회로(130, 135)에 의해서 선택된다. 행 어드레스(Row address)의 디코딩 결과, 메모리 블록들(BLK1~BLKz) 중 블록 선택 신호(BSS1)가 활성화되는 메모리 블록이 선택될 것이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제 1 방향(x)을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 3 방향(z)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 3 방향(z)을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, 제 2 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 3 방향(z)을 따라 제공되는 마지막 절연 물질(112)의 제 3 방향(z) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 2 방향(y)을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향(x)으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 4는 도 3의 3차원 구조에서 하나의 셀 스트링을 보여주는 단면도이다. 도 4를 참조하면, 하나의 셀 스트링에는 비트 라인에 연결되는 필라의 주변에 형성되는 복수의 메모리 셀들이 포함된다. 설명의 편의를 위하여, 하나의 셀 스트링에 7개의 메모리 셀들이 형성되는 것으로 가정하기로 한다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에서, 제 3 방향(z)을 따라 복수 층의 절연 물질들(112)을 관통하는 필라(PL)가 형성된다. 필라(PL)는 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다. 필라(PL)는 채널막(114) 및 내부 물질(115)을 포함할 수 있다.
채널막(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막(114)은 기판(111)과 동일한 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막(114)은 도전형을 갖지 않는 진성 반도체(Intrinsic semiconductor)를 포함할 수 있다.
내부 물질(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에서, 절연 물질(112) 및 필라(PL)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 제 1 및 제 2 도핑 영역들(311, 312) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들이 제공된다.
도핑 영역들(311, 312) 상에서, 도전 물질들 및 절연 물질들(112)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
필라(PL) 상에는 드레인(320)이 형성될 수 있다. 예시적으로, 드레인(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인(320)은 필라(PL)의 채널막(114)의 상부로 확장될 수 있다.
드레인(320) 상에, 제 1 방향(x)으로 형성되는 비트 라인(BL)이 제공된다. 비트 라인(BL)은 드레인(320)과 연결된다. 예시적으로, 드레인(320) 및 비트 라인(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인(BL)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
도면에서는, 필라(PL)에 의해서 형성되는 셀 스트링의 서로 다른 위치에서의 단면들(210, 220)이 도시되어 있다. 단면(210)은 워드 라인(WL<6>)에 대응하는 평면에서의 셀 스트링 단면이고, 단면(220)는 워드 라인(WL<0>)에 대응하는 평면에서의 셀 스트링 단면이다. 즉, 셀 스트링의 채널을 구성하는 필라의 지름은 깊이에 따라 달라짐을 알 수 있다.
셀 스트링은 여러 층의 박막을 한 번에 에칭하여 홀(Hole)을 형성하고, 그 내부에 실리콘 채널막을 형성함으로써 만들어진다. 이때, 에칭 공정을 통해 형성된 홀(Hole)의 지름은 깊이에 따라 달라질 수 있으며, 통상적으로는 깊이 내려갈수록 그 지름이 작아진다. 즉, 워드 라인(WL<6>)에 대응하는 채널막의 지름(R)은 워드 라인(WL<0>)에 대응하는 채널막의 지름(r)보다 크다.
셀 스트링의 단면(210)을 살펴보면, 워드 라인(WL<6>)에 연결되는 하나의 셀 트랜지스터의 단면이 도시된다. 셀 트랜지스터는 내부에서부터 순차적으로 내부층(211), 채널층(212), 터널 산화막층(213), 전하 저장층(214), 절연층(215), 그리고 워드 라인에 해당하는 도전층(216)을 포함한다. 가장 안쪽의 내부층(211)은 실리콘 산화물(Silicon Oxide)이나 에어갭(Air gap)으로 형성될 수 있다. 채널층(212)은 P 타입의 실리콘층으로 형성되며, 셀 트랜지스터의 채널로 동작할 것이다. 터널 산화막층(213)은 터널링 효과에 의해서 전하가 이동하는 터널링 절연막으로 동작한다. 전하 저장층(214)은 전하를 포획하는 절연막으로 구성될 수 있다. 전하 저장층(214)은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 절연막(215)은 도전층(216)과 전하 저장층(214) 사이에서 절연막으로 동작한다. 절연층(215)은 실리콘 산화막으로 형성될 수 있다. 도전층(216)은 셀 트랜지스터의 게이트로 동작할 것이다. 여기서, 터널 산화막층(213), 전하 저장층(214), 그리고 절연층(215)는 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
셀 스트링의 단면(220)도 단면(210)과 동일한 구조로 형성되나, 각 막층들의 지름이 감소된 형태로 형성될 것이다. 이러한 현상은 식각 깊이 차이에 기인하는 현상으로, 워드 라인(WL<3>)에 연결되는 셀 트랜지스터와 워드 라인(WL<0>)에 연결되는 셀 트랜지스터의 특성 차이의 요인이 되고 있다.
통상적으로 필라의 지름이 커질수록, 게이트를 형성하는 도전층의 유효면적이 감소하여 저항이 커진다. 그리고, 각 막층들 사이에 형성되는 용량의 크기도 증가하게 된다. 따라서, 필라의 지름이 커질수록 셀 트랜지스터의 커플링 용량과 저항은 증가하게 된다. 결국, 필라의 최상층에 위치하는 스트링 선택 트랜지스터(SST)의 저항과 용량이 최대가 될 것이다. 이러한 문제는 스트링 선택 라인(SSL)의 시정수(τ)의 증가를 초래하여, 스트링 선택 신호의 셋업 스피드를 감소시킬 수 있음을 의미한다.
도 5는 기판(111) 측에 형성되는 필라의 구조를 간략히 보여주는 단면도이다. 도 5를 참조하여, 접지 선택 라인(GSL)의 커플링 용량이 다른 워드 라인들보다 큰 원인이 설명될 것이다.
접지 선택 라인(GSL)은 셀 스트링 구조에서 가장 하위에 위치한다. 따라서, 상위에 위치하는 워드 라인들(WL<0>, WL<1>)보다 지름은 작지만, 기판과의 간격이 작다. 이로 인해 접지 선택 라인(GSL)의 하부에 맞닿은 채널과 과의 커플링 용량(Coupling capacitance)이 다른 워드 라인들보다 훨씬 크다고 알려져 있다. 따라서, 접지 선택 라인(GSL)의 용량(C2)의 크기로 인하여 상대적으로 접지 선택 신호의 셋업 속도가 낮아질 가능성이 크다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL)의 셋업 스피드가 워드 라인들(WL)의 셋업 스피드보다 느릴 경우, 실질적으로 읽기 마진이 감소하게 된다. 선택 라인들(SSL, GSL)의 셋업 스피드가 워드 라인보다 느릴 경우, 읽기 동작시 워드 라인에 먼저 읽기 전압(Vread, Vrd)이 인가될 것이다. 아직, 선택 라인들(SSL, GSL)에 선택 신호들이 인가되기 이전인 경우, 선택 트랜지스터들이 턴온되기 이전에 채널이 부스팅될 수 있다. 이후, 선택 라인들에 선택 신호가 셋업되면, 부스팅된 채널의 전하가 비트 라인(BL)과 공통 소스 라인(CSL)으로 누설될 수 있다. 이 경우, 선택 트랜지스터들에 인접한 셀 트랜지스터에는 핫 캐리어(Hot carrier)가 주입될 수 있다. 선택 트랜지스터들에 인접한 메모리 셀들의 문턱 전압은 의도하지 않았지만 상승하게 된다.
도 6은 본 발명의 실시 예에 따른 셀 어레이(110)와 제 1 게이팅 회로(130) 및 제 2 게이팅 회로(135)의 구조를 예시적으로 보여주는 회로도이다. 도 6을 참조하면, 셀 어레이(110)에는 상부에 제 2 방향(y)으로 형성되는 복수의 비트 라인들(BL<0>~BL<n-1>)이 포함된다. 그리고, 하부의 제 1 방향(x)과 제 2 방향(y)에 의해서 형성되는 평면에는 공통 소스 라인(CSL)이 형성된다. 복수의 셀 스트링들은 복수의 비트 라인들(BL<0>~BL<n-1>)과 공통 소스 라인(CSL) 사이에서 제 3 방향(z)으로 형성된다.
비트 라인들(BL<0>~BL<n-1>)에 연결되는 셀 스트링들 각각은 스트링 선택 트랜지스터(SST)를 포함한다. 스트링 선택 트랜지스터(SST)에 의해서 셀 스트링들은 비트 라인과 전기적으로 연결 또는 차단된다. 그리고, 셀 스트링들 각각은 접지 선택 트랜지스터(GST)를 포함한다. 접지 선택 트랜지스터(GST)에 의해서 셀 스트링(CSTR)은 공통 소스 라인(CSL)과 전기적으로 연결 또는 차단된다. 그리고 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에는 직렬 연결된 메모리 셀 트랜지스터들(MCT)이 제 3 방향(z)으로 연결된다.
본 발명의 실시 예에 따른 셀 어레이(110)에서, 워드 라인은 하나의 층(Layer)에 포함되는 메모리 셀 트랜지스터들에 공통으로 연결된다. 그리고 워드 라인들(WL<0>~WL<3>) 각각은 대응하는 층(Layer)의 메모리 셀 트랜지스터들에 공통으로 연결된다. 따라서, 하나의 층(Layer)에 포함되는 메모리 셀 트랜지스터들은 동일한 워드 라인 전압을 제공받는다. 읽기 동작시, 워드 라인들(WL<0>~WL<3>) 중 선택된 어느 하나에는 선택 읽기 전압(Vrd)이 인가되고, 나머지 비선택 워드 라인들에는 비선택 읽기 전압(Vread)이 인가될 수 있다.
반면에, 하나의 층에 형성되는 복수의 스트링 선택 트랜지스터(SST)들은 복수의 스트링 선택 라인들(SSL<0>~SSL<3>)에 연결된다. 하지만, 수직 스트링 구조를 갖는 셀 어레이(110)의 접지 선택 트랜지스터들(GST)은 동시에 제어된다. 즉, 하나의 블록에 포함되는 접지 선택 트랜지스터들(GSTs)은 접지 선택 라인(GSL)에 의해서 제어된다.
특히, 본 발명의 제 1 게이팅 회로(130)와 제 2 게이팅 회로(135)에 의해서 메모리 셀 어레이(110)의 선택 트랜지스터들(SST, GST)은 이중으로 구동된다. 즉, 스트링 선택 라인(SSL<0>)을 예로 들면, 선택 신호(SS<0>)를 공급하기 위해서는 스트링 선택 라인(SSL<0>)의 양단에 위치하는 패스 트랜지스터들(PS0_L, PSO_R)이 동시에 턴온된다. 따라서, 패스 트랜지스터들(PS0_L, PSO_R) 각각이 스트링 선택 라인(SSL<0>)의 구동을 위해 부담해야하는 부하를 분담하게 될 것이다. 이러한 선택 라인의 구동 방식은 모든 스트링 선택 라인들(SSL<0>~SSL<m-1>)과 접지 선택 라인(GSL)에 적용된다.
반면, 선택된 블록의 워드 라인에 디코딩된 워드 라인 전압(S<0>~S<3>)을 제공하기 위한 패스 트랜지스터들은 제 1 게이팅 회로(130)에 포함된다. 제 1 게이팅 회로(130)에 의해서 워드 라인들의 일단에서만 디코딩된 워드 라인 전압이 각각 제공될 것이다.
이상의 제 1 및 제 2 게이팅 회로들(130, 135)의 구조를 통해서 선택 라인들(SSL, GSL)은 양방향에서 이중적으로 구동된다. 따라서, 상대적으로 큰 선택 라인들(SSL, GSL)의 시정수에도 불구하고, 셋업 스피드의 향상이 기대된다.
도 7은 제 1 게이팅 회로(130)의 구성을 간략히 보여주는 회로도이다. 도 7의 제 1 게이팅 회로(130)는 디코딩된 행 선택 신호들(SS<0>~SS<3>, S<0>~S<3>, GS)을 선택된 블록에 제공한다. 도 7을 참조하면, 제 1 게이팅 회로(130)는 패스 회로(131, 132, 133) 및 접지 회로(134)를 포함한다.
패스 회로(131, 132, 133)는 복수의 패스 트랜지스터들을 포함한다. 복수의 패스 트랜지스터들은 제 1 블록 선택 신호(BSS1)에 응답하여, 스트링 선택 라인들(SSL<1>~SSL<3>), 워드 라인들(WL<0>~WL<3>), 그리고 접지 선택 라인(GSL)을 스트링 라인들(SS<0>~SS<3>), 선택 라인들(S<0>~S<3>), 그리고 접지 라인(GS)에 각각 연결한다. 예시적으로, 패스 트랜지스터들은 고전압 트랜지스터(HVTR)들일 수 있다.
접지 회로(134)는 복수의 접지 트랜지스터들을 포함한다. 접지 트랜지스터들은 제 2 블록 선택 신호(BSS2)에 응답하여, 스트링 선택 라인들(SSL<0>~SSL<3>) 및 접지 선택 라인(GSL)을 접지시킨다.
복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록에 대응하는 제 1 및 제 2 게이팅 회로(130, 135)에는 활성화된 제 1 블록 선택 신호(BSS1)가 공급된다. 그러면, 패스 회로(131, 132, 133)에 의해서 스트링 선택 라인들(SSL<0>~SSL<3>), 워드 라인들(WL<0>~WL<3>), 그리고 접지 선택 라인(GSL)에 각각 제공되는 신호가 전달된다.
반면, 복수의 메모리 블록들(BLK1~BLKz) 중 비선택된 메모리 블록들에 대응하는 접지 회로들에 활성화된 제 2 블록 선택 신호(BSS2)가 공급된다. 즉, 선택된 메모리 블록의 스트링 선택 라인들(SSL<0>~SSL<3>), 워드 라인들(WL<0>~WL<3>), 그리고 접지 선택 라인(GSL)은 접지 전압(VSS)이 공급된다. 따라서, 비선택된 메모리 블록들은 비트 라인들(BL) 및 공통 소스 라인(CSL)으로부터 분리된다.
상술한 워드 라인 구조는 본 발명의 특징을 설명하기 위한 예시에 불과하다. 하나의 층에 포함되는 메모리 셀들 중 일부는 전기적으로 분리된 다른 워드 라인에 연결될 수 있을 것이다.
도 8은 본 발명의 제 2 게이팅 회로(135)를 보여주는 회로도이다. 도 8을 참조하면, 제 2 게이팅 회로(135)는 선택 신호들(SS<0>~SS<3>, GS)을 선택된 블록에 제공한다. 도 7을 참조하면, 제 2 게이팅 회로(135)는 패스 회로(136, 137) 및 접지 회로(138)를 포함한다.
패스 회로(136, 137)는 복수의 패스 트랜지스터들을 포함한다. 복수의 패스 트랜지스터들은 제 1 블록 선택 신호(BSS1)에 응답하여, 스트링 선택 라인들(SSL<0>~SSL<3>), 그리고 접지 선택 라인(GSL)을 스트링 라인들(SS<0>~SS<3>), 그리고 접지 라인(GS)에 각각 연결한다. 예시적으로, 패스 트랜지스터들은 고전압 트랜지스터(HVTR)들일 수 있다.
접지 회로(138)는 복수의 접지 트랜지스터들을 포함한다. 접지 트랜지스터들은 제 2 블록 선택 신호(BSS2)에 응답하여, 스트링 선택 라인들(SSL<0>~SSL<3>) 및 접지 선택 라인(GSL)을 접지시킨다.
복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록에 대응하는 패스 회로에 활성화된 제 1 블록 선택 신호(BSS1)가 공급된다. 복수의 메모리 블록들(BLK1~BLKz) 중 비선택된 메모리 블록들에 대응하는 접지 회로들에 활성화된 제 2 블록 선택 신호(BSS2)가 공급된다.
상술한 도 7 및 도 8에 도시된 제 1 및 제 2 게이팅 회로들(130, 135)의 구조는 본 발명의 특징을 설명하기 위한 예시에 불과하다. 제 1 및 제 2 게이팅 회로들(130, 135)의 패스 회로와 접지 회로의 구조는 다양하게 변경될 수 있을 것이다.
도 9는 단방향으로만 구동되는 선택 라인에 대한 등가 회로를 예시적으로 보여주는 회로도이다. 도 9를 참조하면, 하나의 패스 트랜지스터(PS)에 의해서 선택 신호(SS)가 제공되는 스트링 선택 라인(SSL)은 저항(R)과 용량(C)으로 모델링될 수 있다. 도시된 바와 같이, 선택 라인의 예로 스트링 선택 라인(SSL)의 등가 회로를 설명하고 있으나, 접지 선택 라인(GSL)도 동일한 등가 회로로 모델링될 수 있을 것이다.
3차원으로 형성되는 셀 스트링 구조에서, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 워드 라인들에 비하여 상대적으로 큰 저항(R)과 용량(C)을 가짐이 이미 설명되었다. 따라서, 큰 저항(R)과 용량(C)에 의해서 선택 신호(SS)가 스트링 선택 라인(SSL)에 셋업되는 속도가 감소될 수밖에 없다.
도 10은 본 발명의 실시 예에 따른 양방향에서 구동되는 선택 라인의 등가 회로도이다. 도 10을 참조하면, 스트링 선택 라인(SSL)의 양단에는 제 1 패스 트랜지스터(PS_L)와 제 2 패스 트랜지스터(PS_R)가 연결된다. 제 1 패스 트랜지스터(PS_L)와 제 2 패스 트랜지스터(PS_R)에 의해서 스트링 선택 라인(SSL)에 선택 신호(SS)가 동시에 제공될 것이다.
제 1 패스 트랜지스터(PS_L)가 부담하는 부하(R, C)는 스트링 선택 라인(SSL)의 구조적인 변경없이도 각각 반으로 줄어든다. 그리고 제 2 패스 트랜지스터(PS_R)가 부담하는 부하(R, C)도 마찬가지로 저항과 용량이 각각 반으로 줄어든다. 따라서, 시정수(τ=RC)는 이론적으로 1/4배로 줄어들게 된다. 시정수의 감소는 선택 신호(SS)의 셋업 속도의 증가를 의미한다. 본 발명의 패스 트랜지스터(PS_L, PS_R)의 구조는 선택 라인들에서 불가피하게 발생하는 셋업 속도의 저하를 효과적으로 보상할 수 있음을 알 수 있다.
도 11은 읽기 동작시 본 발명의 실시 예에 따른 선택 라인들(SSL, GSL)의 전압 변화를 간략히 보여주는 파형도이다. 도 11을 참조하면, 본 발명의 게이팅 회로 구조에 의해서 선택 라인들(SSL, GSL)의 셋업 속도가 높아질 수 있다. 여기서, 선택된 메모리 블록의 데이터를 읽기 위해, 도 7 및 8의 패스 회로들(121, 122, 123, 126, 127)은 턴온(Turn on) 상태라 가정한다.
먼저, T1 시점에서 선택된 메모리 셀로부터 데이터를 읽기 위해 선택된 비트 라인(Selected BL)이 비트 라인 프리 차지 전압(VBL)으로 프리 차지(Precharge) 된다(T1).
이후, T2 시점에서 선택된 스트링 선택 라인(Selected SSL)과 접지 선택 라인(GSL)에 각각 스트링 선택 전압(VSSL)과 접지 선택 전압(VGSL)이 제공된다. 또한, 선택된 워드 라인(Selected WL)에는 선택 읽기 전압(Vrd)이 제공되고, 비선택된 워드 라인들(Unselected WLs)에는 비선택 읽기 전압(Vread)이 제공된다. 그리고 공통 소스 라인(CSL)과 비선택된 스트링 선택 라인들(Unselected SSL)은 이전의 접지 전압(Vss)으로 유지될 것이다.
본 발명에 따른 게이팅 회로 구조에서, 스트링 선택 전압(VSSL)이 인가되는 선택된 스트링 선택 라인(Selected SSL)과 접지 선택 라인(GSL)의 셋업 속도는 도시된 파형과 같이 빨라진다. 예를 들면, 스트링 선택 라인(SSL)이 하나의 패스 트랜지스터에 의한 단방향 구동시, 상대적으로 큰 시정수(RC)에 의하여 점선(410)으로 도시된 기울기에 따라 셋업될 것이다. 하지만, 두 개의 패스 트랜지스터에 의한 양방향 구동시, 스트링 선택 라인(SSL)의 시정수(RC)는 감소한다. 따라서, 스트링 선택 라인의 셋업 속도는 실선(420)으로 나타난 바와 같이 상승한다.
이러한 효과는 접지 선택 라인(GSL)에서도 나타난다. 단방향에서 접지 선택 라인이 구동되는 경우, 접지 선택 라인의 셋업 전압의 기울기는 점선(430)과 같이 형성될 것이다. 그러나, 양방향에서 접지 선택 라인이 구동되는 경우, 셋업 스피드의 상승에 의하여 접지 선택 라인의 셋업 전압의 파형은 실선(440)과 같이 개선될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1 내지 도 11을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 것이다. 즉, 불휘발성 메모리 장치(1100)는 선택 라인들(SSL, GSL)을 메모리 셀 어레이의 양단에서 구동할 수 있다. 따라서, 메모리 셀 어레이에 형성되는 선택 라인의 셋업 스피드를 높일 수 있다. 더불어, 선택 라인들의 셋업 스피드로 인하여 야기되는 읽기 교란(Read disturbance)과 같은 문제를 보상할 수 있어 읽기 마진의 확보와 신뢰성의 향상이 기대된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(10)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 11을 참조하여 설명된 불휘발성 메모리 장치(100)와 마찬가지로 구성될 수 있다.
도 13에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다. 여기서, 복수의 불휘발성 메모리 칩들은 각각 선택 라인들(SSL, GSL)을 메모리 셀 어레이의 양단에서 구동할 수 있다. 따라서, 메모리 셀 어레이에 형성되는 선택 라인의 셋업 스피드를 높일 수 있다. 더불어, 선택 라인들의 셋업 스피드로 인하여 야기되는 읽기 교란(Read disturbance)과 같은 문제를 보상할 수 있어 읽기 마진의 확보와 신뢰성의 향상이 기대된다.
도 14는 도 13을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 잘 이해될 것이다.
도 14에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 도 14에서, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(2100)에 의해서 컴퓨팅 시스템(3000)은 신뢰성 있는 동작이 가능하다. 불휘발성 메모리 장치(2100)를 대용량 저장 장치로 사용하는 경우, 컴퓨팅 시스템(3000)은 고용량, 고신뢰성, 고성능의 동작이 가능할 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110 : 메모리 셀 어레이
120 : 행 디코더
130 : 제 1 게이팅 회로
135 : 제 2 게이팅 회로
140 : 페이지 버퍼
150 : 입출력 회로
160 : 제어 로직
170 : 전압 발생기
1100, 2100 : 불휘발성 메모리 장치
1200, 2200 : 컨트롤러
3100 : 중앙처리장치
3200 : 램
3300 : 유저 인터페이스
3400 : 전원
3500 : 시스템 버스

Claims (10)

  1. 기판과 복수의 비트 라인들 사이에 연결되고, 선택 라인에 의해서 선택되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 그리고
    상기 선택 라인을 적어도 2개의 방향에서 구동하는 게이팅 회로를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 게이팅 회로는,
    상기 선택 라인의 일단으로 스트링 선택 신호와 접지 선택 신호를 제공하고, 복수의 워드 라인들로는 워드 라인 전압을 제공하는 제 1 게이팅 회로; 그리고
    상기 선택 라인의 타단으로 상기 스트링 선택 신호와 상기 접지 선택 신호를 제공하는 제 2 게이팅 회로를 포함하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 게이팅 회로는,
    블록 선택 신호에 응답하여 복수의 스트링 선택 라인들 각각으로 스트링 선택 신호들을 제공하는 제 1 패스 트랜지스터들;
    상기 블록 선택 신호에 응답하여 복수의 워드 라인들 각각으로 워드 라인 전압을 제공하는 제 2 패스 트랜지스터들; 그리고
    상기 블록 선택 신호에 응답하여 접지 선택 라인으로 접지 선택 신호를 제공하는 제 3 패스 트랜지스터를 포함하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 게이팅 회로는,
    블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들 각각으로 상기 스트링 선택 신호들을 제공하는 제 4 패스 트랜지스터들; 그리고
    상기 블록 선택 신호에 응답하여 상기 접지 선택 라인으로 상기 접지 선택 신호를 제공하는 제 5 패스 트랜지스터를 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 내지 제 5 패스 트랜지스터들은 고전압 트랜지스터들로 형성되는 불휘발성 메모리 장치.
  6. 삭제
  7. 기판 및 복수의 비트 라인들 사이에서 상기 기판과 교차하는 방향으로 형성된 복수의 셀 스트링들을 포함하는 불휘발성 메모리 장치의 구동 방법에 있어서:
    상기 복수의 셀 스트링들 중 선택된 셀 스트링에 대응하는 비트 라인을 프리차지하는 단계; 그리고
    상기 선택된 셀 스트링에 대응하는 선택 라인으로 선택 신호를 제공하는 단계를 포함하되,
    상기 선택 신호는 상기 선택 라인의 일단 및 타단으로 공급되는 것을 특징으로 하는 구동 방법.
  8. 제 7 항에 있어서,
    상기 선택 라인에는 상기 선택된 셀 스트링을 선택하기 위한 스트링 선택 라인 및 접지 선택 라인이 포함되는 구동 방법.
  9. 제 8 항에 있어서,
    상기 선택된 셀 스트링에 대응하는 선택 라인의 양단 각각에 포함되는 패스 트랜지스터에 의해서 상기 선택 신호가 제공되는 구동 방법.
  10. 제 7 항에 있어서,
    상기 선택된 셀 스트링의 워드 라인으로 워드 라인 전압을 제공하는 단계를 더 포함하는 구동 방법.
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