KR20130046521A - 전압 선택 회로 및 이를 구비한 집적회로 - Google Patents

전압 선택 회로 및 이를 구비한 집적회로 Download PDF

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Abstract

본 기술은 복수개의 동작 전압들을 제 1 출력단으로 각각 전달하기 위한 복수개의 제 1 전달 소자들; 복수개의 인에이블 신호들에 응답하여 선택된 동작 전압을 전달하는 제 1 전달 소자로 제 1 전압을 출력하도록 구성된 전달 선택 회로부; 상기 복수개의 인에이블 신호들에 응답하여 상기 제 1 전압을 제 2 전압으로 부스팅시키도록 구성된 제어회로를 포함한다.

Description

전압 선택 회로 및 이를 구비한 집적회로{Circuit of selecting a voltage and integrated circuit having the same}
본 발명은 전압 선택 회로 및 집적회로에 관한 것이다.
반도체 메모리 장치는 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.
반도체 메모리 장치의 메모리 셀들은 워드라인(Word Line; WL)과 비트 라인(Bit Line; BL)으로 각각 연결되어 있으며, 워드라인과 비트라인을 선택함으로써, 메모리 셀이 선택된다.
그리고 프로그램 동작은 페이지 단위로 실시된다. 페이지는 일반적으로 하나의 워드라인에 대응된다. 프로그램 동작을 위해서는 프로그램을 위해 선택되는 페이지, 즉 워드라인에는 프로그램 전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가한다.
이때 각각의 워드라인에 프로그램 전압이나 패스전압을 제공하기 위해서, 전압을 생성하여 제공하는 글로벌 워드라인(Global Word Line; GWL)이 연결된다. 그리고 각각의 글로벌 워드라인(GWL)들은 전압 제공을 위해 불휘발성 메모리 소자에 포함되는 전압 제공부에 연결되어 동작에 필요한 전압이 공급된다.
상기 글로벌 워드라인(GWL)들에 공급되는 전압은 반도체 메모리 장치의 동작을 제어하는 제어부에 입력하는 제어신호에 의해서 결정된다. 즉, 프로그램을 선택되는 워드라인과 연결될 글로벌 워드라인(GWL)에는 프로그램이 제공되어야 하며, 다른 워드라인에 연결되는 글로벌 워드라인(GWL)에는 패스전압이 제공되어야 한다. 이를 위해서 제어부는, 전압 제공을 하는 회로가 다양한 전압을 생성하도록 제어하고, 생성된 다양한 전압이 각각의 글로벌 워드라인(GWL)에 입력되도록 한다. 그리고 각각의 글로벌 워드라인(GWL)에서 필요한 전압을 선택하여 출력하도록 제어한다.
한편, 반도체 메모리 장치의 프로그램 동작에서 프로그램을 위해서 선택되지 않은 주변의 메모리 셀의 문턱전압이 변경되지 않도록 하기 위하여 프로그램 동작에서 사용하는 전압의 전압 레벨을 여러 개로 인가하여 진행하는 로컬 셀프 부스팅(Local Self Boosting) 방식을 이용한다.
따라서 각각의 워드라인(WL)에 동작 전압을 제공하기 위해 연결되는 글로벌 워드라인(GWL)에 입력되는 전압의 종류도 다양해지고, 각각의 글로벌 워드라인(GWL)별로 필요한 전압의 종류를 설정하기 위해 제어부에서 출력해야 하는 제어신호들의 개수도 많아진다. 그리고 이를 위해서 여러 개의 전압들 중 하나를 선택하기 위한 회로가 증가하여 전체 반도체 메모리 장치의 회로 면적이 커지는 영향을 미칠 수 있다.
본 발명의 실시 예는 여러 개의 동작 전압들 중 하나를 선택하기 위한 회로에 포함되는 고전압 스위치의 개수를 줄일 수 있는 전압 선택 회로 및 이를 구비한 집적회로를 제공한다.
본 발명의 실시 예에 따른 전압 선택 회로는,
복수개의 동작 전압들을 제 1 출력단으로 각각 전달하기 위한 복수개의 제 1 전달 소자들; 복수개의 인에이블 신호들에 응답하여 선택된 동작 전압을 전달하는 제 1 전달 소자로 상기 동작 전압을 전달하는데 필요한 제 1 전압을 출력하도록 구성된 전달 선택 회로부; 상기 복수개의 인에이블 신호들에 응답하여 상기 제 1 전압을 제 2 전압으로 부스팅시키도록 구성된 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 집적회로는,
복수개의 동작 전압들을 생성하도록 구성된 전압 공급 회로; 상기 복수개의 동작 전압들 중 선택되는 전압과 동작 제어신호에 응답하여 동작하도록 구성된 내부 회로들; 상기 전압 공급 회로에서 상기 복수개의 동작 전압이 생성되도록 상기 전압 공급 회로를 제어하고, 상기 내부 회로들의 동작 제어를 위한 동작 제어신호를 출력하고, 상기 내부 회로들의 동작을 위해 상기 복수개의 동작 전압들 각각을 선택하기 위한 복수개의 인에이블 신호를 출력하도록 구성된 제어부; 및 상기 내부 회로들 각각에 연결되고, 상기 복수개의 동작전압과 상기 복수개의 인에이블 신호들에 응답하여 연결되는 내부 회로에 제공하기 위한 동작 전압을 선택하여 출력하도록 구성된 전압 선택회로들을 포함하고,
상기 전압 선택 회로들 각각은, 상기 복수개의 동작들을 상기 내부 회로와 연결되는 제 1 출력단으로 각각 전달하기 위한 제 1 전달 소자들; 상기 복수개의 인에이블 신호들에 응답하여 선택된 동작 전압을 전달하는 제 1 전달 소자로 상기 동작 전압을 전달하는데 필요한 제 1 전압을 출력하도록 구성된 전달 선택 회로부; 및 상기 복수개의 인에이블 신호들에 응답하여 상기 제 1 전압을 더 높은 제 2 전압으로 부스팅 시키도록 구성된 제어회로를 포함한다.
본 기술은 복수개의 동작 전압들 중 하나를 선택하는 전압 선택 회로에 필요한 고전압 스위치의 개수를 줄여 전압 선택 회로의 회로 면적을 줄일 수 있다.
도 1a는 일실시 예에 따른 전압 선택 회로를 설명하기 도면이다.
도 1b는 도1a의 제 1 스위칭 제어회로를 나타낸다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 3은 도2의 전압 공급 회로를 설명하기 위한 도면이다.
도 4a는 본 발명의 실시 예에 따른 전압 선택 회로를 설명하기 위한 도면이다.
도 4b는 도4a의 전달 제어회로를 나타낸다.
도 4c는 도4a의 제1 선택 회로를 나타낸다.
도 5는 본 발명의 실시 예에 따른 전압 선택회로의 동작을 설명하기 위한 타이밍도이다.
도 6a는 본 발명의 제2 실시 예에 따른 전압 선택 회로를 설명하기 위한 도면이다.
도 6b는 도6a의 선택전압 제공회로를 나타낸다.
도 7은 본 발명의 실시 예에 따른 전압 선택 회로가 적용되는 집적회로를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 일실시 예에 따른 전압 선택 회로를 설명하기 도면이다.
도 1a는 제 1 내지 제 4 전압(VPP_A 내지 VPP_D)들 중 하나를 선택하여 출력하기 위한 전압 선택 회로(100)를 대표적으로 나타낸다.
도 1a를 참조하면, 전압 선택 회로(100)는 제 1 내지 제 4 스위칭 제어회로(110 내지 140)와 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다.
제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)는 고전압 전달을 위한 트랜지스터이며, 게이트에 고전압이 인가될 때 턴온 된다. 본 발명의 실시 예에서 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)는 제 5 전압(VPP_MAX)이 게이트에 인가될 때 턴온 된다.
제 1 내지 제 4 스위칭 제어회로(110 내지 140) 각각에는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D) 중 하나와 제 5 전압(VPP_MAX)이 입력되고, 제 1 내지 제 4 스위칭 제어신호(SW1 내지 SW4)를 각각 출력한다.
예를 들어 제 1 스위칭 제어회로(110)는 제 1 인에이블 신호(EN_A)와 제 5 전압(VPP_MAX)이 입력된다. 그리고 제 1 스위칭 제어회로(110)는 제 1 인에이블 신호(EN_A)와 제 5 전압(VPP_MAX)을 이용하여 제 1 스위칭 제어신호(SW1)를 출력한다.
그리고 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4) 각각은 제 1 내지 제 4 전압(VPP_A 내지 VPP_D) 중 하나가 입력되는 입력단과 노드(K1)의 사이에 연결된다. 노드(K1)를 통해서 선택 전압(Vsel)이 출력된다.
그리고 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4) 각각의 게이트에 제 1 내지 제 4 스위칭 제어신호(SW1 내지 SW4)가 각각 입력된다. 예를 들어 제 1 NMOS 트랜지스터(N1)의 게이트에는 제 1 스위칭 제어신호(SW1)가 입력된다.
제 1 내지 제 4 스위칭 제어회로(110 내지 140)는 각각에 입력되는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)에 따라서 제 1 내지 제 4 스위칭 제어신호(SW1 내지 SW4)를 출력하고, 이에 따라 제 1 내지 제4 전압(VPP_A 내지 VPP_D)중 하나가 노드(K1)를 통해서 출력된다.
제 1 내지 제 4 스위칭 제어회로(110 내지 140)는 각각 동일한 회로 구성을 갖는다. 대표적으로 제 1 스위칭 제어회로(110)를 설명하면 다음과 같다.
도 1b는 도1a의 제 1 스위칭 제어회로를 나타낸다.
도 1b를 참조하면, 제 1 스위칭 제어회로(110)는 제 1 인버터(IN1)와 제 5 내지 제7 NMOS 트랜지스터(N7) 및 제 1 PMOS 트랜지스터(P1)를 포함한다.
제 1 인버터(IN1)는 제 1 인에이블 신호(EN_A)를 반전하여 출력한다. 제 1 인버터(IN1)의 출력단은 노드(K2)이고, 제 1 PMOS 트랜지스터(P1)의 게이트에 연결된다.
제 5 NMOS 트랜지스터(N5)는 제 1 인에이블 신호(EN_A)가 입력되는 입력단과 노드(K3)의 사이에 연결되고, 게이트와 드레인이 연결된 다이오드 형태이다. 그리고 노드(K3)의 전압 레벨에 따라 제 1 스위칭 제어신호(SW1)의 전압 레벨이 결정된다.
제 6 NMOS 트랜지스터(N6)는 노드(K3)와 접지노드 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트는 노드(K2)에 연결된다.
제 7 NMOS 트랜지스터(N7)와 제1 PMOS 트랜지스터(P1)는 제 5 전압(VPP_MAX)의 입력단과 노드(K3) 사이에 직렬로 연결된다. 제 7 NMOS 트랜지스터(N7)의 게이트는 노드(K4)에 연결된다.
상기의 제 1 스위칭 제어회로(110)는 제 1 인에이블 신호(EN_A)에 따라 제 1 스위칭 제어신호(SW1)의 전압 레벨을 변경한다.
즉, 제 1 인에이블 신호(EN_A)가 하이 레벨로 인가될 때, 노드(K2)는 로우 레벨이 된다. 노드(K2)가 로우 레벨이므로 제 6 NMOS 트랜지스터(N6)는 턴 오프 되고, 제 1 PMOS 트랜지스터(P1)는 턴온 된다.
그리고 하이 레벨이 제 1 인에이블 신호(EN_A)에 의해서 제 5 NMOS 트랜지스터(N5)가 턴온 되고, 노드(K3)에는 하이 레벨의 제 1 인에이블 신호(EN_A)가 전달된다.
노드(K3)에 하이 레벨의 제 1 인에이블 신호(EN_A)가 인가되면, 제 7 NMOS 트랜지스터(N7)가 턴온 된다. 따라서 제 5 전압(VPP_MAX)이 노드(K3)에 제공된다. 즉 제 1 스위칭 제어신호(SW1)가 제 5 전압(VPP_MAX) 레벨로 인가된다.
제 1 스위칭 제어신호(SW1)가 제 5 전압(VPP_MAX) 레벨로 인가되면, 제 1 NMOS 트랜지스터(N1)는 턴온 되고, 노드(K1)로 제 1 전압(VPP_A)이 출력된다.
만약 제 1 인에이블 신호(EN_A)가 로우 레벨로 인가되면, 노드(K2)는 하이 레벨이 된다. 이에 따라 제 6 NMOS 트랜지스터(N6)가 턴온 된다. 제 6 NMOS 트랜지스터(N6)가 턴온 되면, 노드(K3)는 접지노드로 연결된다. 그리고 노드(K2)가 하이 레벨이므로 제 1 PMOS 트랜지스터(P1)는 턴 오프 상태가 된다.
따라서 제 1 스위칭 제어신호(SW1)는 접지전압 레벨로 인가되고, 제 1 NMOS 트랜지스터(N1)는 턴 오프 상태로 유지된다.
제 2 내지 제 3 스위칭 제어회로(120 내지 140)도 유사하게 동작한다. 전압 선택 회로(100)는 제 1 내지 제 4 전압(VPP_A 내지 VPP_D) 중 하나를 선택해서 노드(K1)로 출력한다. 따라서 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)중 하나만 하이 레벨로 인가되어야 한다.
이상에서 설명한 도1a와 같은 전압 선택 회로(100)는 입력되는 동작 전압의 개수에 따라서 스위칭 제어회로를 구비해야 한다. 그리고 복수개의 스위칭 제어회로들 중 하나만 하이 레벨의 스위칭 제어신호에 따라 선택되는 전압을 출력하는 회로 구성을 포함한다.
상기의 전압 선택 회로(100)는 집적회로 내에 사용되는데, 집적 회로에서 사용하는 동작 전압의 종류가 늘어날수록 상기 전압 선택 회로(100)에 포함되어야 하는 스위칭 제어회로들의 개수도 늘어나야 한다. 이는 전압 선택 회로(100)가 차지하는 면적이 넓어지는 것을 의미하고, 이에 따라 집적회로의 전체 회로 면적도 넓어질 수 있다.
예를 들어, 집적회로들 중에 하나는 반도체 메모리 장치의 경우에는 다음과 같이 상기의 전압 선택 회로(100)를 적용하여 사용할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)는 메모리 어레이(210), 메모리 셀 어레이(210)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(230, 240, 250, 260, 270), 동작 회로 그룹(230, 240, 250, 260, 270)을 제어하도록 구성된 제어 회로(220)를 포함한다.
그리고 상기 동작 회로 그룹은 전압 공급 회로(230), X 디코더(240), 페이지 버퍼 그룹(250), Y 디코더(260), 및 I/O(입출력) 회로(270)를 포함한다.
메모리 셀 어레이(210)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
제어 회로(220)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(220)는 전압 공급 회로(230)에서 생성한 동작 전압들 중 글로벌 워드라인들로 제공되어야 하는 동작 전압을 선택하기 위한 인에이블 신호들(EN_A, EN_B, EN_C, EN_D)을 출력한다.
도 2의 제어 회로(220)는 4개의 인에이블 신호들(EN_A, EN_B, EN_C, EN_D)을 출력하지만, 동작 전압의 종류가 많아지면 인에이블 신호들도 늘어날 수 있다.
전압 공급 회로(230)는 제어 회로(220)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예를 들어, Vpgm, Vpass, R1, new_R1 등)을 생성하고, 제어 회로(220)로부터의 제어신호에 따라 각각의 글로벌 라인에 인가할 동작 전압을 선택하여 출력한다.
상기 전압 공급 회로(230)에 상기 도 1a와 같은 전압 선택 회로(100)가 포함되어, 복수개의 동작 전압들 중 하나를 선택하여 각각의 글로벌 라인으로 제공한다.
X 디코더(240)는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 공급 회로(230)에서 출력하는 동작 전압들을 메모리 어레이(210)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달한다.
페이지 버퍼 그룹(250)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(220)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(250)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
Y 디코더(260)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들을 선택한다. Y 디코더(260)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
I/O 회로(270)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(250)으로 입력하기 위하여 제어 회로(220)에 제어에 따라 데이터를 Y 디코더(260)에 전달한다. Y 디코더(260)가 전달된 데이터를 페이지 버퍼 그룹(250)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 I/O 회로(270)는 페이지 버퍼 그룹(250)의 페이지 버퍼들로부터 Y 디코더(260)를 통해 전달된 데이터를 외부로 출력한다.
상기 전압 공급 회로(230)에 대해서 보다 상세히 설명하면 다음과 같다.
도 3은 도2의 전압 공급 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 전압 공급 회로(230)는 펌프 그룹(231)과 전압 선택 회로 그룹(232)을 포함한다.
펌프 그룹(231)은 제어회로(220)로부터 입력되는 전압 제어신호에 응답하여 동작 전압을 생성하는 펌프들을 포함한다. 본 발명의 실시 예에서는 펌프 그룹(231)에서 제 1 내지 제 5 전압(VPP_A, VPP_B, VPP_C, VPP_D 및 VPP_MAX)을 생성하여 출력한다고 가정한다.
그리고 전압 선택 회로 그룹(232)은 상기 도1a와 같은 전압 선택 회로(233)들을 포함하고, 전압 선택 회로(233) 각각이 복수개의 글로벌 라인들, 예를 들어 글로벌 워드라인들(GWL0~GWLn)과 글로벌 선택 라인(GSSL, GDSL) 각각과 연결된다.
즉, 상기 도1a 및 도 1b와 같이 구성된 전압 선택 회로(233)들이 각각 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)에 응답하여 제 1 내지 제 4 전압(VPP_A 내지 VPP_D)들 중 하나를 선택하고, 선택된 전압을 각각이 연결되는 글로벌 라인으로 출력한다.
상기와 같이 전압 선택 회로(233)이 도1의 전압 선택회로(100)와 동일하게 구성되는 경우, 반도체 메모리 장치(200)에서 사용하는 동작 전압의 종류가 많아질수록 각 전압 선택 회로(233, 또는 도1a의 100)의 스위칭 제어 회로들의 개수가 많아지고, 이에 따라 회로 면적이 크게 늘어나게 된다.
따라서 본 발명의 실시 예에서는 상기 전압 선택 회로(233)를 다음과 같이 구성한다.
도 4a는 본 발명의 실시 예에 따른 전압 선택 회로를 설명하기 위한 도면이다.
도 4a를 참조하면, 본 발명의 실시 예에 따른 전압 선택 회로(233)가 상기 도2의 반도체 메모리 장치(200)에 적용되는 경우를 나타낸 것이며, 상기 전압 선택 회로(233)가 적용되는 집적 회로의 종류에 따라서 전압의 종류, 제어신호의 종류 등은 변경될 수 있다.
도 4a를 참조하면, 전압 선택 회로(233)는 전달 제어 회로(410), 제 1 내지 제 4 선택회로(420 내지 450), 제 1 내지 제 4 커패시터(C1 내지 C4) 및 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11)를 포함한다.
상기 전달 제어회로(410)와 제 1 내지 제 4 커패시터(C1 내지 C4)가 선택된 전압이 전압 출력단, 예를 들어 글로벌 워드라인(GWLn)으로 전달되도록 제어하기 위한 전압을 제공하기 위한 제 1 제어회로(460)이다.
그리고 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11)는 제 1 내지 제 4 전압(VPP_A 내지 VPP_D)들 중 하나를 글로벌 워드라인(GWLn)으로 전달하는 전달 트랜지스터들(470)이다.
그리고 제 1 내지 제 4 선택회로(420 내지 450)는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)에 응답하여 제 1 내지 제 4 전압(VPP_A 내지 VPP_D)들 중 하나를 선택하기 위한 선택전압을 출력하기 위한 선택 회로 그룹(480)이다.
상기 선택 전압 및 제 1 제어회로(460)에서 제공하는 전압에 의해서 상기 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11)가 제 1 내지 제 4 전압(VPP_A 내지 VPP_D)들 중 하나를 글로벌 워드라인(GWLn)으로 전달한다.
상기 전달 제어회로(410)는 제 5 전압(VPP_MAX)과 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)에 따라 노드(K4)에 제 5 전압(VPP_MAX) 또는 접지전압을 제공한다.
제 1 커패시터(C1)는 노드(K4)와 제 8 NMOS 트랜지스터(N8)의 게이트 사이에 연결되고, 제 2 커패시터(C2)는 노드(K4)와 제 9 NMOS 트랜지스터(N9)의 게이트 사이에 연결된다.
제 3 커패시터(C3)는 노드(K4)와 제 10 NMOS 트랜지스터(N10)의 게이트 사이에 연결되고, 제 4 커패시터(C4)는 노드(K4)와 제 11 NMOS 트랜지스터(N11)의 게이트 사이에 된다.
그리고 제 1 선택회로(420)는 제 1 인에이블 신호(EN_A)에 응답하여 제 8 NMOS 트랜지스터(N8)의 게이트에 전압(VDD-Vth)을 제공하거나, 접지노드로 연결한다. 상기 제 1 선택회로(420)가 제 8 NMOS 트랜지스터(N8)의 게이트에 전압(VDD-Vth)을 제거함으로써 제 1 전압(VPP_A)이 선택된다.
제 8 NMOS 트랜지스터(N8)는 제 1 전압(VPP_A)의 입력단과 노드(K5)의 사이에 연결된다. 노드(K5)는 글로벌 워드라인(GWLn)에 연결된다.
제 2 선택 회로(430)는 제 2 인에이블 신호(EN_A)에 응답하여 제 9 NMOS 트랜지스터(N9)의 게이트에 전압(VDD-Vth)을 제공하거나, 접지노드로 연결한다.
제 9 NMOS 트랜지스터(N9)는 제 2 전압(VPP_B)의 입력단과 노드(K5)의 사이에 연결된다.
제 3 선택 회로(440)는 제 3 인에이블 신호(EN_C)에 응답하여 제 10 NMOS 트랜지스터(N10)의 게이트에 전압(VDD-Vth)을 제공하거나, 접지노드로 연결한다.
제 10 NMOS 트랜지스터(N10)는 제 3 전압(VPP_C)의 입력단과 노드(K5)의 사이에 연결된다.
제 4 선택 회로(450)는 제 4 인에이블 신호(EN_D)에 응답하여 제 11 NMOS 트랜지스터(N11)의 게이트에 전압(VDD-Vth)을 제공하거나, 접지노드로 연결한다.
제 11 NMOS 트랜지스터(N11)는 제 4 전압(VPP_D)의 입력단과 노드(K5)의 사이에 연결된다.
상기 전달 제어회로(410)는 다음과 같이 구성된다.
도 4b는 도4a의 전달 제어회로를 나타낸다.
도 4b를 참조하면, 전달 제어회로(410)는 제 1 오아 게이트(OR1)와, 제 2 인버터(IN1), 지연회로(411), 제 2 PMOS 트랜지스터(P2)와, 제 12 내지 제 14 NMOS 트랜지스터(N12 내지 N14)를 포함한다.
제 1 오아 게이트(OR1)는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)를 입력받고, 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D) 중 적어도 하나만 하이 레벨로 입력되면 하이 레벨의 출력 신호를 출력한다. 오아 게이트(OR)의 출력은 지연 회로(411)를 통해서 일정 시간 지연되어 출력된다.
지연 회로(411)의 출력이 인에이블 신호(EN)이다.
상기 인에이블 신호(EN)에 따라서 제 12 내지 제 14 트랜지스터(N12 내지 N14)와 제 2 PMOS 트랜지스터(P2)가 노드(K4)에 제 5 전압(VPP_MAX)을 제공하거나 노드(K4)를 접지노드로 연결하는 전압 제공 회로의 역할을 한다.
제 2 인버터(IN2)는 인에이블 신호(EN)를 반전하여 출력한다(ENb). 제 2 인버터(IN2)의 출력은 노드(K6)에 연결된다. 노드(K6)는 제 2 PMOS 트랜지스터(P2)의 게이트에 연결된다.
제 12 NMOS 트랜지스터(N12)는 인에이블 신호(EN)가 출력되는 지연회로(411)의 출력단과 노드(K4)의 사이에 연결된다. 제 12 NMOS 트랜지스터(N12)의 게이트는 드레인에 연결된다.
제 13 NMOS 트랜지스터(N13)는 노드(K4)와 접지노드 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트는 노드(K6)에 연결된다.
제 14 NMOS 트랜지스터(N14)와 제 2 PMOS 트랜지스터(P2)는 제 5 전압(VPP_MAX)의 입력단과 노드(K4)의 사이에 직렬로 연결된다.
제 14 NMOS 트랜지스터(N14)의 게이트는 노드(K4)에 연결된다.
전달 제어회로(410)는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)들 중 어느 하나라도 하이 레벨이 되면, 노드(K4)에 제 5 전압(VPP_MAX)을 제공한다.
제 1 오아 게이트(OR1)는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)들 중 하나라도 하이 레벨이 되면, 하이 레벨 신호를 출력한다.
제 1 오아 게이트(OR1)의 출력은 지연회로(411)에서 일정시간 지연되어 인에이블 신호(EN)로 출력된다. 인에이블 신호(EN)는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)들 중 하나라도 하이 레벨이면 하이 레벨로 출력된다.
그리고 하이 레벨의 인에이블 신호(EN)는 제 2 인버터(IN2)에 의해서 반전 출력된다.
그리고 제 12 NMOS 트랜지스터(N12)는 하이 레벨의 인에이블 신호(EN)에 의해서 턴온 되고, 제 13 NMOS 트랜지스터(N13)는 로우 레벨로 반전된 인에이블 신호(ENb)에 의해서 턴 오프 된다.
제 2 PMOS 트랜지스터(P2)는 로우 레벨로 반전된 인에이블 신호(ENb)에 의해서 턴온 되고, 제 12 NMOS 트랜지스터(N12)를 통해서 노드(K4)로 전달된 하이 레벨의 인에이블 신호(EN)에 의해서 제 14 NMOS 트랜지스터(N14)도 턴온 된다.
따라서 제 5 전압(VPP_MAX)이 노드(K4)로 전달된다.
한편, 상기 도 4a에서 제 1 내지 제 4 선택 회로(420 내지 450)는 동일한 회로 구조를 갖는다. 대표적으로 제 1 선택 회로(420)를 설명하면 다음과 같다.
도 4c는 도4a의 제1 선택 회로를 나타낸다.
도 4c를 참조하면, 제 1 선택 회로(420)는 제 15 내지 제 18 NMOS 트랜지스터(N15 내지 N18)를 포함한다.
제 15 및 제 16 NMOS 트랜지스터(N15, N16)는 전원전압(VDD)의 입력단과 접지노드 사이에 직렬로 연결된다. 제 15 NMOS 트랜지스터(N15)의 게이트에는 제 1 인에이블 신호(EN_A)가 입력되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 반전된 제 1 인에이블 신호(ENb_A)가 입력된다.
제 17 및 제 18 NMOS 트랜지스터(N17, N18)는 전원전압(VDD)의 입력단과 노드(K8) 사이에 직렬로 연결된다. 제 15 NMOS 트랜지스터(N15)와 제 16 NMOS 트랜지스터(N16)의 접속점이 노드(K8)이다.
제 17 NMOS 트랜지스터(N17)의 게이트에는 제 1 인에이블 신호(EN_A)가 입력되고, 제 18 NMOS 트랜지스터(N18)의 게이트에는 반전된 제 1 인에이블 신호(ENb_A)가 입력된다.
제 17 NMOS 트랜지스터(N17)와 제 18 NMOS 트랜지스터(N18)의 접속점은 노드(K9)이고 제 8 NMOS 트랜지스터(N8)의 게이트에 연결된다.
도 4c에서, 제 1 인에이블 신호(EN_A)가 하이 레벨로 인가되면 제 15 및 제 17 NMOS 트랜지스터(N15, N17)는 턴온 되고, 제 16 및 제 18 NMOS 트랜지스터(N16, N18)는 턴 오프 된다.
따라서 노드(K8)와 노드(K9)에 전압(VDD-Vth)이 각각 인가된다. 전압(Vth)은 제 15 및 제17 NMOS 트랜지스터(N15, N17)의 문턱전압이다.
노드(K9)에 전압(VDD-Vth)이 인가된 상태에서, 노드(K4)에 제 5 전압(VPP_MAX)이 인가되면 제 1 커패시터(C1)의 부스팅 효과에 의해서 노드(K9)의 전압 레벨이 높아진다.
그리고 노드(K9)의 전압이 상승되기 시작하여 전원전압(VDD)보다 높거나 같아지면 제 17 NMOS 트랜지스터(N17)는 턴 오프 되고 노드(K9)는 플로팅이 된다. 그리고 플로팅된 상태에서 노드(K4)에 인가되는 제 5 전압(VPP_MAX)에 의해 더욱더 높은 전압으로 부스팅된다.
이때 제 8 트랜지스터(N8)의 게이트에 인가되는 전압은 다음과 같이 계산된다.
Figure pat00001
수학식 1에서 'C1'은 제 1 커패시터(C1)의 전하량이고, 'Ct'는 부스팅 효과에 의한 전하량이다.
상기의 수학식 1과 같이 계산되는 고전압에 의해서 제 8 NMOS 트랜지스터(N8)가 턴온 되고, 제 1 전압(VPP_A)은 글로벌 워드라인(GWLn)으로 제공된다. 또한 상기 제 1 커패시터(C1)의 부스팅이 일어나는 동안의 누설전류를 차단하기 위해서, 상기 제 15 NMOS 트랜지스터(N15)를 구성하고, 노드(K8)를 전압(VDD-Vth)로 유지시킨다.
만약 제 1 인에이블 신호(EN_A)가 로우 레벨인 경우에는 제 15 및 제 17 NMOS 트랜지스터(N15, N17)는 턴 오프 되고, 제 16 및 제 18 NMOS 트랜지스터(N16, N18)가 턴온 된다.
따라서 노드(K8)와 노드(K9)는 모두 접지노드로 연결되고, 노드(K4)에 인가되는 제 5 전압(VPP_MAX)은 접지노드로 모두 디스차지된다. 따라서 제 8 NMOS 트랜지스터(N8)는 턴 온 되지 못한다.
도 5는 본 발명의 실시 예에 따른 전압 선택회로의 동작을 설명하기 위한 타이밍도이다.
도 4a 내지 도 4c, 도 5 에 나타난 본 발명의 실시 예에 따른 전압 선택 회로(233)의 동작을 도 2, 도3의 반도체 메모리 장치(200)의 동작과 연관하여 설명하기로 한다.
제어 회로(220)로부터의 전압 제어신호에 응답하여 전압 공급 회로(230)는 제 1 내지 제 5 전압(VPP_A 내지 VPP_D, VPP_MAX)을 생성한다.
그리고 제어회로(220)로부터의 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)에 의해서 전압 선택 회로(233)들이 각각의 글로벌 워드라인(GWLn)에 인가될 전압을 선택한다.
초기에 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)는 모두 로우 레벨이다. 도 5는 제 1 및 제 2 전달 제어회로(420)의 동작만 예로 들어 나타낸다. 제 1 선택 회로(420)에 의해서 제 1 전압(VPP_A)이 글로벌 워드라인(GWLn)으로 출력되는 전압으로 선택되고, 제 2 전압(VPP_B)은 선택되지 않은 경우를 설명하기 위해서이다.
초기에 제 1 및 제 2 인에이블 신호(EN_A, EN_B)가 모두 로우 레벨이다. 이에 따라 반전된 제 1 및 제 2 인에이블 신호(ENb_A, ENb_B)는 하이 레벨이다.
그리고 제어회로(220)는 글로벌 워드라인(GWLn)으로 동작 전압을 전달할 수 있도록 제 1 인에이블 신호(EN_A)만 하이 레벨로 변경한다.
제 1 인에이블 신호(EN_A)가 하이 레벨이면 제 8 NMOS 트랜지스터(N8)의 게이트에 전압(VDD-Vth)이 인가된다. 그리고 제 2 인에이블 신호(EN_B)가 로우 레벨이므로 제 9 NMOS 트랜지스터(N9)의 게이트는 접지노드로 연결된다. 이에 따라 제 8 NMOS 트랜지스터(N8)는 온 상태이고, 제 9 NMOS 트랜지스터(N9)는 오프 상태가 된다.
그리고 전달 제어회로(410)는 제 1 인에이블 신호(EN_A)가 하이 레벨로 변경된 시간에서 지연회로(411)에 의해서 딜레이된 시간 이후에 제 5 전압(VPP_MAX)을 노드(K4)로 인가하기 시작한다.
이에 따라 제 8 NMOS 트랜지스터(N8)의 게이트의 전압은 상기 수학식 1과 같은 전압 레벨로 부스팅된다.
그러나 제 9 NMOS 트랜지스터(N9)의 게이트의 전압은 접지노드로 유지된다.
제 1 인에이블 신호(EN_A)가 하이 레벨인 동안, 제 2 내지 제 4 인에이블 신호(EN_B 내지 EN_D)는 모두 로우 레벨이다.
제 8 NMOS 트랜지스터(N8)의 는 턴온 되고, 제 9 내지 제 11 NMOS 트랜지스터(N9 내지 N11)는 턴 오프 된다. 따라서 제 1 전압(VPP_A)만 글로벌 워드라인(GWLn)으로 전달된다.
선택된 전압을 전달하기 위한 전달 제어회로가 해당 전압을 글로벌 워드라인으로 전달하는 트랜지스터의 게이트에 일정 전압을 프리차지한다. 이에 따라 해당 게이트와 스위칭 제어회로의 사이에 연결되는 커패시터는 이후에 스위칭 제어회로에서 제공되는 전압에 의해 부스팅되어 해당 트랜지스터의 게이트 전압을 높이고 이에 따라 해당 트랜지스터가 턴온 될 수 있다.
상기의 본 발명의 실시 예에서는 동작 전압이 제 1 내지 제 4 전압(VPP_A 내지 VPP_D)로 한정되어 설명하고 있으나, 동작 전압이 늘어나면, 제 1 선택 회로(420)와 같은 회로와 커패시터 및 전달 트랜지스터만 추가로 구성하면 된다.
회로 면적으로 봤을 때, 도 1b의 스위칭 제어회로 전체와 비교할 때 도 4c의 선택 회로가 훨씬 적은 개수의 전기적 소자를 포함하고 있으므로, 훨씬 적은 면적을 갖는 회로 구성만으로 동작 전압 추가에 따른 전압 선택 회로 구성이 가능하다.
상기 전압 선택 회로(233)는 다음의 제 2 실시 예로 구성할 수 있다.
도 6a는 본 발명의 제2 실시 예에 따른 전압 선택 회로를 설명하기 위한 도면이다.
도 6a를 참조하면, 제 2 실시 예에 따른 전압 선택 회로(233)는, 전달 제어 회로(610), 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11), 제 20 내지 제 23 NMOS 트랜지스터(N20 내지 N23), 제 1 내지 제 4 커패시터(C1 내지 C4), 선택전압 제공회로(620) 및 제 2 OR 게이트(OR2)를 포함한다.
상기 전달 제어회로(610)와 도 4b의 전달 제어회로(410)와 동일한 회로 구성이다.
따라서 전달제어회로(610)와 상기 제 1 내지 제 4 커패시터(C1 내지 C4)는 도 4a의 제 1 제어회로(460)와 동일한 제 2 제어회로(630)이다.
그리고 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11)는 도 4a의 전달 트랜지스터들(470)과 동일한 기능을 하는 전달 트랜지스터들(640)이다.
그리고 제 2 오아 게이트(OR2)와 선택전압 제공회로(620) 및 제 20 내지 제 23 NMOS 트랜지스터(N20 내지 N23)는 상기 도 4a의 선택 회로 그룹(480)과 동일하게 동작하는 선택 회로(650)를 구성한다.
도 4a 및 도 6a의 제 1 및 제 2 실시 예를 비교할 때, 제 1 제어회로(460)와 제 2 제어회로(630)는 동일한 회로이고, 선택 회로 그룹(480)과 선택회로(650)는 회로 구성은 다르지만 동일한 기능을 수행하는 회로이다. 제 1 내지 제 4 커패시터(C1 내지 C4)와 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11)는 도4a 및 도 6a에서 동일한 도면 부호로 표시하였다.
제 2 OR 게이트(OR2)는 제 1 내지 제 4 인에이블 신호(EN_A, EN_B, EN_C, EN_D)들을 오아 조합하여 그 결과를 선택신호(Sel)로 출력한다.
오아 조합은 입력 신호들 중 하나라도 하이 레벨이면, 하이 레벨을 출력하는 것이므로, 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)들 중 하나도 하이 레벨이 되면, 선택신호(Sel)가 하이 레벨이 된다.
선택전압 제공회로(620)는 도 4c의 제 1 선택 회로(420)와 유사한 회로 구성이다. 다만 선택신호(Sel)가 입력된다는 점만이 다르며, 제 20 NMOS 트랜지스터(N20)가 추가되어야 한다는 점이 도 4c의 제 1 선택신호(420)와 다른 점이라 할 수 있다.
도 6b는 도6a의 선택전압 제공회로를 나타낸다.
도 6b를 참조하면, 선택전압 제공회로(620)는 도 4c와 동일한 회로 구성 및 동작을 한다. 다만, 앞서 설명한 바와 같이 제 1 인에이블 신호(EN_A)를 대신하여 선택 신호(Sel)가 입력되고, 반전된 제1 인에이블 신호(ENb_A)를 대신하여 반전된 선택신호(Sel)가 입력된다.
그리고 제 20 내지 제 23 NMOS 트랜지스터(N20 내지 N23)가 선택전압 제공회로(620)의 출력을 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)에 응답하여 제 8 내지 제 11 NMOS 트랜지스터(N8 내지 N11)의 게이트로 전달한다.
동작은 제 1 실시 예와 거의 유사하다.
제 2 OR 게이트(OR2)는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)를 오아 조합하여 선택 신호(Sel)를 출력한다. 그런데 글로벌 워드라인(GWLn)에 동작 전압을 전달하기 위해서는 제 1 내지 제 4 인에이블 신호(EN_A 내지 EN_D)들 중 하나는 반드시 하이 레벨로 입력되어야 한다. 따라서 글로벌 워드라인(GWLn)에 동작 전압을 전달할 때 선택 신호(Sel)는 항상 하이 레벨이 된다.
이에 따라 전달 제어회로(430)의 출력전압은 상기 도4c에서 설명했던 전압(VDD-Vth)이 된다.
제 1 인에이블 신호(EN_A)가 하이 레벨로 인가되었다고 가정하면, 제 20 NMOS 트랜지스터(N20)는 턴온 된다. 따라서 전달 제어회로(430)의 출력은 제 8 NMOS 트랜지스터(N8)의 게이트로 전달된다.
그리고 제 1 스위칭 제어회로(410)가 노드(K4)가 제1 커패시터(C1)에 인가됨에 따라서 제 8 NMOS 트랜지스터(N8)의 게이트 전압이 상승되고, 제 20 NMOS 트랜지스터(N20)가 턴 오프 되면서 제 8 NMOS 트랜지스터(N8)의 게이트 전압이 고전압으로 부스팅된다. 따라서 제 8 NMOS 트랜지스터(N8)가 턴온 되고, 제 1 전압(VPP_A)이 노드(K5)로 전달된다. 즉, 글로벌 워드라인(GWLn)에 제 1 전압(VPP_A)이 제공된다.
도 6a와 같이 전압 선택 회로(233)가 구성되는 경우에는 도 4c의 제 1 내지 제 4 선택회로(420 내지 450)들 중 하나만이 필요하므로 회로 구성을 보다 줄일 수 있다.
도 7은 본 발명의 실시 예에 따른 전압 선택 회로가 적용되는 집적회로를 설명하기 위한 도면이다.
도 7을 참조하면, 집적회로(700)는 복수개의 내부 회로들을 포함하는 내부 회로 그룹(710)과, 각각의 내부 회로에 동작 전압을 제공하기 위한 전압 선택 회로 그룹(720), 상기 내부 회로 그룹에서 필요한 동작 전압들을 제공하는 전압 공급 회로(730) 및 상기 전압 공급 회로(720)와 전압 선택 회로 그룹(720) 및 내부 회로 그룹(710)의 동작을 제어하는 제어부(740)를 포함한다.
내부 회로그룹(710) 내의 내부 회로는 집적회로(700)의 종류에 따라서 다양하게 구성될 수 있다. 그리고 전압 선택 회로 그룹(720)은 내부 회로마다 연결되는 복수개의 전압 선택 회로들을 포함한다. 전압 선택 회로는 상기 제 1 또는 제 2 실시 예와 같이 구성될 수 있다.
전압 공급 회로(730)는 제어부(740)의 제어신호에 응답하여 복수개의 동작 전압을 생성하여 출력한다. 상기 전압 공급 회로(730)가 생성하는 복수개의 동작 전압들이 상기 전압 선택 회로 그룹(720)의 각 전압 선택 회로들로 제공된다.
제어부(740)는 상기 복수개의 동작 전압들 각각을 선택하기 위한 복수개의 인에이블 신호를 상기 전압 선택 회로들로 입력한다.
전압 선택 회로들 각각은 제어부(740)로부터 제공되는 복수개의 인에이블 신호에 응답하여 적어도 하나의 동작 전압을 선택하고, 선택된 동작 전압을 연결되는 내부 회로로 출력한다.
내부회로들은 제어부(740)의 동작 제어신호 및 상기 전압 선택 회로가 제공하는 동작 전압에 따라서 각각의 회로 기능에 맞는 동작을 수행한다.
상기 집적회로(700)에서 내부 회로 그룹(710) 내의 내부 회로들의 개수가 늘어나고, 필요한 동작 전압의 개수가 늘어나는 경우에도 본 발명의 제 1 또는 제 2 실시 예에 따라 전압 선택 회로를 구성함으로써 회로 면적이 늘어나는 것을 최소화 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210 : 메모리 셀 어레이 220 : 제어회로
230 : 전압 공급 회로 240 : X 디코더
250 : 페이지 버퍼 그룹 260 : Y 디코더
270 : I/O 회로 231 : 펌프 그룹
232 : 전압 선택 회로 그룹 233 : 전압 선택 회로
410: 전달 제어회로
420 내지 450 : 제 1 내지 제 4 선택회로

Claims (16)

  1. 복수개의 동작 전압들을 제 1 출력단으로 각각 전달하기 위한 복수개의 제 1 전달 소자들;
    복수개의 인에이블 신호들에 응답하여 선택된 동작 전압을 전달하는 제 1 전달 소자로 상기 동작 전압을 전달하는데 필요한 제 1 전압을 출력하도록 구성된 전달 선택 회로부;
    상기 복수개의 인에이블 신호들에 응답하여 상기 제 1 전압을 제 2 전압으로 부스팅시키도록 구성된 제어회로를 포함하는 전압 선택 회로.
  2. 제 1항에 있어서,
    상기 제어회로는,
    상기 복수개의 인에이블 신호를 오아 연산하여 그 결과를 출력하도록 구성된 제 1 오아 게이트;
    상기 제1 오아 게이트의 결과 신호를 일정시간 지연하여 출력하도록 구성된 지연회로;
    상기 지연회로의 출력 신호를 반전하여 출력하도록 구성된 인버터;
    상기 지연 회로 및 인버터의 출력 신호에 따라 상기 제 1전압 보다 높고, 상기 제 2 전압 보다 낮은 제 3 전압 또는 접지전압을 제 2 출력단으로 출력하도록 구성된 전압 제공 회로; 및
    상기 제1 전달소자들 각각과 상기 제 2 출력단 사이에 연결되고, 상기 제 2 출력단으로 출력되는 제 3 전압에 응답하여 상기 선택된 동작 전압을 전달하는 제 1 전달 소자로 제공되는 상기 제 1 전압을 상기 제 2 전압으로 부스팅 시키도록 구성된 복수개의 커패시터를 포함하는 전압 선택 회로.
  3. 제 2항에 있어서,
    상기 전압 제공 회로는,
    상기 지연회로의 출력단과 상기 제 2 출력단 사이에 연결되고, 상기 지연회로의 출력 신호에 따라 턴온 되도록 구성된 제 1 스위칭 소자;
    상기 제 2 출력단과 접지노드 사이에 연결되고, 상기 인버터의 출력 신호에 따라 턴온 되도록 구성된 제 2 스위칭 소자;
    상기 제 3 전압이 입력되는 입력단과 상기 제 2 출력단 사이에 직렬로 연결되고, 상기 제 2 출력단의 신호에 응답하여 턴 온 되도록 구성된 제 3 스위칭 소자와 상기 인버터의 출력 신호에 응답하여 턴 온 되도록 구성된 제 4 스위칭 소자를 포함하고,
    상기 제 1 내지 제 3 스위칭 소자는 하이 레벨의 신호에 응답하여 턴온 되고, 상기 제 4 스위칭 소자는 로우 레벨의 신호에 응답하여 턴온 되는 전압 선택 회로.
  4. 제 3항에 있어서,
    상기 전달 선택 회로부는,
    상기 복수개의 인에이블 신호 각각에 응답하여 대응되는 제 1 전달 소자로 상기 제 1 전압 또는 접지전압을 제공하도록 구성된 복수개의 전달 선택 회로들을 포함하는 전압 선택 회로.
  5. 제 4항에 있어서,
    상기 전달 선택 회로들 각각은,
    전원전압 입력단과 접지노드 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴 온되도록 구성된 제 5 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 6 스위칭 소자; 및
    상기 전원전압 입력단과, 상기 제 5 스위칭 소자와 상기 제 6 스위칭 소자의 접속점 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴온 되도록 구성된 제 7 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 8 스위칭 소자를 포함하고,
    상기 제 7 및 제 8 스위칭 소자의 접속점을 통해서 상기 제1 전압 또는 접지전압이 대응되는 제 1 전달 소자로 제공되는 전압 선택 회로.
  6. 제 3항에 있어서,
    상기 전달 선택 회로부는,
    상기 복수개의 인에이블 신호를 오아 조합하여 선택 신호를 출력하도록 구성된 제 2 오아 게이트;
    상기 선택 신호에 응답하여 상기 제 1 전압을 제 3 출력단으로 출력하도록 구성된 선택전압 제공 회로;
    상기 복수개의 인에이블 신호에 응답하여 상기 제 1 전압을 상기 제 1 전달소자들 각각으로 전달하도록 구성된 제 2 전달 소자들을 포함하는 전압 선택 회로.
  7. 제 6항에 있어서,
    상기 선택전압 제공 회로는,
    전원전압 입력단과 접지노드 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴 온되도록 구성된 제 9 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 10 스위칭 소자; 및
    상기 전원전압 입력단과, 상기 제 9 스위칭 소자와 상기 제 10 스위칭 소자의 접속점 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴온 되도록 구성된 제 11 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 12 스위칭 소자를 포함하고,
    상기 제 11 및 제 12 스위칭 소자의 접속점이 상기 제 3 출력단에 연결되는 전압 선택 회로.
  8. 제 1항에 있어서,
    상기 1 전달 소자들은 각각 고전압 전달용 트랜지스터인 것을 특징으로 하는 전압 선택 회로.
  9. 복수개의 동작 전압들을 생성하도록 구성된 전압 공급 회로;
    상기 복수개의 동작 전압들 중 선택되는 전압과 동작 제어신호에 응답하여 동작하도록 구성된 내부 회로들;
    상기 전압 공급 회로에서 상기 복수개의 동작 전압이 생성되도록 상기 전압 공급 회로를 제어하고, 상기 내부 회로들의 동작 제어를 위한 동작 제어신호를 출력하고, 상기 내부 회로들의 동작을 위해 상기 복수개의 동작 전압들 각각을 선택하기 위한 복수개의 인에이블 신호를 출력하도록 구성된 제어부; 및
    상기 내부 회로들 각각에 연결되고, 상기 복수개의 동작전압과 상기 복수개의 인에이블 신호들에 응답하여 연결되는 내부 회로에 제공하기 위한 동작 전압을 선택하여 출력하도록 구성된 전압 선택회로들을 포함하고,
    상기 전압 선택 회로들 각각은,
    상기 복수개의 동작들을 상기 내부 회로와 연결되는 제 1 출력단으로 각각 전달하기 위한 제 1 전달 소자들;
    상기 복수개의 인에이블 신호들에 응답하여 선택된 동작 전압을 전달하는 제 1 전달 소자로 상기 동작 전압을 전달하는데 필요한 제 1 전압을 출력하도록 구성된 전달 선택 회로부; 및
    상기 복수개의 인에이블 신호들에 응답하여 상기 제 1 전압을 더 높은 제 2 전압으로 부스팅 시키도록 구성된 제어회로를 포함하는 집적회로.
  10. 제 9항에 있어서,
    상기 제어회로는,
    상기 복수개의 인에이블 신호를 오아 연산하여 그 결과를 출력하도록 구성된 제 1 오아 게이트;
    상기 제1 오아 게이트의 결과 신호를 일정시간 지연하여 출력하도록 구성된 지연회로;
    상기 지연회로의 출력 신호를 반전하여 출력하도록 구성된 인버터;
    상기 지연 회로 및 인버터의 출력 신호에 따라 상기 제 1전압 보다 높고 상기 제 2 전압보다 낮은 제 3 전압 또는 접지전압을 제 2 출력단으로 출력하도록 구성된 전압 제공 회로; 및
    상기 제1 전달소자들 각각과 상기 제 2 출력단 사이에 연결되고, 상기 제 2 출력단으로 출력되는 제 3 전압에 응답하여 상기 선택된 동작 전압을 전달하는 제 1 전달 소자로 제공되는 상기 제 1 전압을 상기 제 2 전압으로 부스팅 시키도록 구성된 복수개의 커패시터들을 포함하는 집적회로.
  11. 제 10항에 있어서,
    상기 전압 제공 회로는,
    상기 지연회로의 출력단과 상기 제 2 출력단 사이에 연결되고, 상기 지연회로의 출력 신호에 따라 턴온 되도록 구성된 제 1 스위칭 소자;
    상기 제 2 출력단과 접지노드 사이에 연결되고, 상기 인버터의 출력 신호에 따라 턴온되도록 구성된 제 2 스위칭 소자;
    상기 제 2 전압이 입력되는 입력단과 상기 제 2 출력단 사이에 직렬로 연결되고, 상기 제 2 출력단의 신호에 응답하여 턴 온 되도록 구성된 제 3 스위칭 소자와 상기 인버터의 출력 신호에 응답하여 턴 온 되도록 구성된 제 4 스위칭 소자를 포함하고,
    상기 제 1 내지 제 3 스위칭 소자는 하이 레벨의 신호에 응답하여 턴온 되고, 상기 제 4 스위칭 소자는 로우 레벨의 신호에 응답하여 턴온 되는 집적회로.
  12. 제 11항에 있어서,
    상기 전달 선택 회로부는,
    상기 복수개의 인에이블 신호가 각각 입력되고, 각각 입력되는 인에이블 신호에 응답하여 대응되는 제 1 전달 트랜지스터의 게이트에 상기 제 1 전압을 제공하거나, 상기 제1 전달 트랜지스터의 게이트를 접지노드로 연결하기 위한 복수개의 선택 회로들을 포함하는 집적회로.
  13. 제 12항에 있어서,
    상기 선택 회로들 각각은,
    전원전압 입력단과 접지노드 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴 온 되도록 구성된 제 5 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 6 스위칭 소자; 및
    상기 전원전압 입력단과, 상기 제 5 스위칭 소자와 상기 제 6 스위칭 소자의 접속점 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴온 되도록 구성된 제 7 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 8 스위칭 소자를 포함하고,
    상기 제 7 및 제 8 스위칭 소자의 접속점을 통해서 상기 제1 전압 또는 접지전압이 대응되는 제 1 전달 소자로 제공되는 집적회로.
  14. 제 11항에 있어서,
    상기 선택 회로부는,
    상기 복수개의 인에이블 신호를 오아 조합하여 선택 신호를 출력하기 위한 제 2 오아 게이트;
    상기 선택 신호에 응답하여 상기 제 1 전압을 제 3 출력단으로 출력하기 위한 선택전압 제공 회로;
    상기 복수개의 인에이블 신호에 응답하여 상기 제 1 전압을 상기 제 1 전달소자들 각각으로 전달하도록 구성된 제 2 전달 소자들을 포함하는 집적회로.
  15. 제 14항에 있어서,
    상기 선택전압 제공 회로는,
    전원전압 입력단과 접지노드 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴 온되도록 구성된 제 9 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 10 스위칭 소자; 및
    상기 전원전압 입력단과, 상기 제 9 스위칭 소자와 상기 제 10 스위칭 소자의 접속점 사이에 직렬로 연결되고, 각각에 입력되는 인에이블 신호에 응답하여 턴온 되도록 구성된 제 11 스위칭 소자 및 각각에 입력되는 인에이블 신호의 반전 신호에 응답하여 턴온 되도록 구성된 제 12 스위칭 소자를 포함하고,
    상기 제 11 및 제 12 스위칭 소자의 접속점이 상기 제 3 출력단에 연결되는 집적회로.
  16. 제 9항에 있어서,
    상기 1 전달 소자들은 각각 고전압 전달용 트랜지스터인 것을 특징으로 하는 집적회로.
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