JP2017212021A - 半導体記憶装置 - Google Patents

Abstract

【課題】非選択ブロックが選択ブロックと並行して選択されることを防止する。【解決手段】一実施形態の半導体記憶装置は、第１配線に第１信号を出力し、第２配線に第２信号を出力するロウデコーダと、一端に第１電圧が供給され、他端が上記第１配線に接続され、ゲートが上記第２配線に接続されたスイッチと、上記第１配線のうちの上記ロウデコーダと上記スイッチの他端との間の接続位置において、ゲートが上記第１配線に接続された第１トランジスタ及び第２トランジスタと、互いに反転した論理レベルを有する信号が各々のゲートに入力される第３トランジスタ及び第４トランジスタと、上記第３トランジスタを介して上記第１トランジスタの一端と接続され、上記第４トランジスタを介して上記第２トランジスタの一端と接続されたドライバと、を備える。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

米国特許第９０５３７６５号明細書

非選択ブロックが選択ブロックと並行して選択されることを防止する。

実施形態の半導体記憶装置は、ロウデコーダ、スイッチ、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、及びドライバ、を備える。上記ロウデコーダは、第１配線に第１信号を出力し、第２配線に第２信号を出力する。上記スイッチは、一端に第１電圧が供給され、他端が上記第１配線に接続され、ゲートが上記第２配線に接続される。上記第１トランジスタ及び上記第２トランジスタは、上記第１配線のうちの上記ロウデコーダと上記スイッチの他端との間の接続位置において、ゲートが上記第１配線に接続される。上記第３トランジスタ及び上記第４トランジスタは、互いに反転した論理レベルを有する信号が各々のゲートに入力される。上記ドライバは、上記第３トランジスタを介して上記第１トランジスタの一端と接続され、上記第４トランジスタを介して上記第２トランジスタの一端と接続される。

第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダのレイアウトを説明するための上面図。 第１実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の転送スイッチ群及び接地トランジスタの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のサイドスイッチ群の構成を説明するための回路図。 関連する技術を説明するための模式図。 第１実施形態に係る半導体記憶装置の効果を説明するための模式図。 第１実施形態に係る半導体記憶装置の効果を説明するための模式図。 第２実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダのレイアウトを説明するための上面図。 第２実施形態に係る半導体記憶装置の転送スイッチ群及び接地スイッチを説明するための回路図。 第２実施形態に係る半導体記憶装置の奏する効果を説明するための模式図。 第１変形例に係る半導体記憶装置の構成を説明するためのブロック図。 第１変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。なお、本明細書および特許請求の範囲において、２つの要素の『接続』とは、当該２つの要素間に別の導電可能な要素が介在することを含む。また、２つの要素の『切断』とは、当該２つの要素が電気的に絶縁されることを含む。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリとして例示される。

１．１ 構成について
１．１．１ 半導体記憶装置の構成について
第１実施形態に係る半導体記憶装置の構成例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。

半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レディービジー制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８、及びセンスアンプ１９を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ１０内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。

入出力回路１１は、半導体記憶装置１の外部と信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送受信する。信号Ｉ／Ｏは、データの実体であり、コマンド、アドレス、及び書き込みデータ又は読み出しデータ等を含む。コマンドは、種々の動作を指示する。アドレスは、ロウアドレス及びカラムアドレスを含む。入出力回路１１は、コマンド及びアドレスをレジスタ１４に転送する。入出力回路１１は、書き込みデータ及び読み出しデータをセンスアンプ１９と送受信する。

ロジック制御回路１２は、半導体記憶装置１の外部から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥ及びＡＬＥは、信号ＣＬＥ及びＡＬＥと並行して半導体記憶装置１に流れる信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、信号／ＷＥと並行して半導体記憶装置１に流れる信号Ｉ／Ｏを半導体記憶装置１に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１に信号Ｉ／Ｏを出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置１に指示する。

レディービジー制御回路１３は、信号／ＲＢを半導体記憶装置１の外部に転送して半導体記憶装置１の状態を外部に通知する。信号／ＲＢは、半導体記憶装置１がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

レジスタ１４は、コマンド及びアドレスを保持する。レジスタ１４は、アドレスをドライバセット１７、ロウデコーダ１８及びセンスアンプ１９に転送すると共に、コマンドをシーケンサ１５に転送する。シーケンサ１５は、コマンドを受け取り、コマンドに基づくシーケンスに従って半導体記憶装置１の全体を制御する。

電圧生成回路１６は、シーケンサ１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な種々の電圧を生成する。電圧生成回路１６は、生成した電圧をドライバセット１７及びロウデコーダ１８に供給する。

ドライバセット１７は、レジスタ１４からのアドレスに基づいて、電圧生成回路１６からの種々の電圧をロウデコーダ１８及びセンスアンプ１９に供給する。ドライバセット１７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ１８に種々の電圧を供給する。

ロウデコーダ１８は、レジスタ１４からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックＢＬＫを選択する。そして、選択されたブロックＢＬＫには、ドライバセット１７からの電圧が転送される。ロウデコーダ１８は、ブロックデコーダ１８１、転送スイッチ群１８２、サイドスイッチ群１８３、及び接地スイッチ群１８４を含む。ロウデコーダ１８の構成の詳細については、後述する。

センスアンプ１９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路１１に転送する。センスアンプ１９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプ１９は、レジスタ１４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

１．１．２ メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について説明する。図２は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図の一例である。図２では、メモリセルアレイ１０に含まれる１つのブロックＢＬＫを抽出して示している。なお、他のブロックＢＬＫも同様の構成を示している。

図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８つのメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１並びにＳＴ２を含む。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含む積層ゲートを備える。メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続されている。選択トランジスタＳＴ１及びＳＴ２は、データの書込み、読出しを行うＮＡＮＤストリングＮＳの選択に用いる。選択トランジスタＳＴ１の一端は、メモリセルトランジスタＭＴ７の一端に接続される。選択トランジスタＳＴ２の一端は、メモリセルトランジスタＭＴ０の一端に接続される。

メモリセルアレイ１０には、ビット線ＢＬと、ワード線ＷＬと、セレクトゲート線ＳＧＤ及びＳＧＳと、ソース線ＣＥＬＳＲＣと、が設けられる。

ビット線ＢＬは、例えばｍ本（ビット線ＢＬ０〜ＢＬ（ｍ−１））（ｍは自然数）設けられる。ビット線ＢＬ０〜ＢＬ（ｍ−１）はそれぞれ、各ストリングユニットＳＵにおいて同一のカラムに対応するＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１の他端に共通に接続される。

ワード線ＷＬは、例えば８本（ワード線ＷＬ０〜ＷＬ７）設けられる。ワード線ＷＬ０〜ＷＬ７はそれぞれ、各ストリングユニットＳＵに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートに共通に接続される。

セレクトゲート線ＳＧＤは、例えば４本（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）設けられる。セレクトゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ、ストリングユニットＳＵ０〜ＳＵ３に含まれる選択トランジスタＳＴ１のゲートに接続される。

セレクトゲート線ＳＧＳは、例えば１本設けられる。セレクトゲート線ＳＧＳは、各ストリングユニットＳＵに含まれる選択トランジスタＳＴ２のゲートに共通に接続される。

ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共通に設けられる。ソース線ＣＥＬＳＲＣは、各ストリングユニットＳＵに含まれる選択トランジスタＳＴ２の他端に共通に接続される。

なお、データの読出し及び書込みは、同一のワード線ＷＬに接続されるメモリセルトランジスタＭＴに対して一括して行われる。この単位は、ページとして扱われる。

次に、メモリセルアレイ１０の断面構造について図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図３は、例えば、１つのブロックＢＬＫ内の２つのストリングユニットＳＵに関する部分を示している。具体的には、図３は、Ｙ方向に並ぶ２つのストリングユニットＳＵのそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図３に示される構成が、Ｘ方向に複数配列されており、例えばＸ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。

半導体記憶装置１は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。

半導体基板２０の上部には、ｐ型ウェル領域２０ｐが設けられる。ｐ型ウェル領域２０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域２０ｐ上には、例えば、セレクトゲート線ＳＧＳとして機能する配線層２１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２２、及びセレクトゲート線ＳＧＤとして機能する配線層２３が、順次積層される。配線層２１及び２３は、複数層積層されていてもよい。積層された配線層間には、図示せぬ絶縁膜が設けられる。

配線層２１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートを電気的に接続する。配線層２２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートを電気的に接続する。配線層２３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートを電気的に接続する。

メモリホールＭＨは、Ｚ方向に沿って、配線層２３よりも上層から配線層２３、２２、２１を通過し、ｐ型ウェル領域２０ｐに達するように形成される。メモリホールＭＨの側面上には、ブロック絶縁膜２４、電荷蓄積層（絶縁膜）２５、及びトンネル酸化膜２６が順に設けられる。なお、電荷蓄積層２５は、絶縁膜に限らず、浮遊ゲートとして機能する導電膜でもよい。メモリホールＭＨ内には、半導体ピラー（導電膜）２７が埋め込まれる。半導体ピラー２７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー２７の上端上には、ビット線ＢＬとして機能する配線層２８が設けられる。

以上のように、ｐ型ウェル領域２０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。

ｐ型ウェル領域２０ｐの上部には、ｎ^＋型不純物拡散領域２９及びｐ^＋型不純物拡散領域３０が設けられる。ｎ^＋型不純物拡散領域２９の上面には、コンタクトプラグ３１が設けられる。コンタクトプラグ３１の上面には、ソース線ＣＥＬＳＲＣとして機能する配線層３２が設けられる。ｐ^＋型不純物拡散領域３０の上面にはコンタクトプラグ３３が設けられる。コンタクトプラグ３３の上面には、ウェル線ＣＰＷＥＬＬとして機能する配線層３４が設けられる。

なお、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ メモリセルアレイ及びロウデコーダのレイアウトについて
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダのレイアウトについて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダの平面レイアウトの一例であり、Ｚ方向から見た場合の平面図を示す。

図４に示すように、メモリセルアレイ１０内の複数のブロックＢＬＫは、Ｙ方向に並ぶ。具体的には、例えば、メモリセルアレイ１０は、Ｙ方向に沿う一端側にブロックＢＬＫ０が設けられ、他端側に向けて複数のブロックＢＬＫが昇順（ＢＬＫ１、ＢＬＫ２、…）に設けられる。

ブロックデコーダ１８１、及び接地スイッチ群１８４は、Ｘ方向に沿ってメモリセルアレイ１０を挟んで設けられる。転送スイッチ群１８２（１８２Ａ及び１８２Ｂ）、及びサイドスイッチ群１８３（１８３Ａ及び１８３Ｂ）は、Ｘ方向に沿ってメモリセルアレイ１０を挟む複数の領域に設けられる。ブロックデコーダ１８１は、例えば、Ｘ方向に沿ってメモリセルアレイ１０の一方に設けられる。ブロックデコーダ１８１は、複数のブロックデコーダＢＤ（ＢＤ０、ＢＤ１、…）を含む。具体的には、例えば、ブロックデコーダ１８１は、Ｙ方向に沿う一端側にブロックデコーダＢＤ０が設けられ、他端側に向けてブロックデコーダＢＤが昇順（ＢＤ１、ＢＤ２、…）に設けられる。１つのブロックデコーダＢＤ（ＢＤ０、ＢＤ１、…）は、２つのブロックＢＬＫ（ＢＬＫ０及びＢＬＫ１、ＢＬＫ２及びＢＬＫ３、…）に対応付けられる。

転送スイッチ群１８２は、転送スイッチ群１８２Ａ及び転送スイッチ群１８２Ｂを含む。転送スイッチ群１８２Ａは、Ｘ方向に沿ってメモリセルアレイ１０の一方に設けられ、転送スイッチ群１８２Ｂは、他方に設けられる。転送スイッチ群１８２Ａは、例えば、Ｘ方向に沿ってメモリセルアレイ１０とブロックデコーダ１８１との間に設けられる。転送スイッチ群１８２Ａ及び１８２Ｂはそれぞれ、更に複数の転送スイッチ群ＳＷＡ（ＳＷＡ０、ＳＷＡ１、…）及びＳＷＢ（ＳＷＢ０、ＳＷＢ１、…）を含む。具体的には、例えば、転送スイッチ群ＳＷＡ及びＳＷＢはそれぞれ、Ｙ方向に沿う一端側に転送スイッチ群ＳＷＡ０及びＳＷＢ０が設けられ、他端側に向けて転送スイッチ群ＳＷＡ（ＳＷＡ１、ＳＷＡ２、…）、及びＳＷＢ（ＳＷＢ１、ＳＷＢ２、…）が昇順に設けられる。１つの転送スイッチ群ＳＷＡ又はＳＷＢは、１つのブロックＢＬＫに対応付けられる。具体的には、例えば、転送スイッチ群ＳＷＡ（ＳＷＡ０、ＳＷＡ１、…）は、それぞれ偶数番目のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）に対応付けられる。また、転送スイッチ群ＳＷＢ（ＳＷＢ０、ＳＷＢ１、…）は、それぞれ奇数番目のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）に対応付けられる。

サイドスイッチ群１８３は、例えば、サイドスイッチ群１８３Ａ及びサイドスイッチ群１８３Ｂを含む。サイドスイッチ群１８３Ａ及び１８３Ｂは、例えば、それぞれＹ方向に沿って転送スイッチ群１８２Ａ及び１８２Ｂの他端側に設けられる。サイドスイッチ群１８３Ａ及び１８３Ｂは、それぞれ転送スイッチ群１８２Ａ及び１８２Ｂに対応付けられる。なお、サイドスイッチ群１８３は、図４に示される位置に限らず、転送スイッチ群１８２に対して任意の位置に配置可能である。

接地スイッチ群１８４は、メモリセルアレイ１０を挟んで、Ｘ方向に沿ってブロックデコーダ１８１と反対側に設けられる。接地スイッチ群１８４は、複数の接地トランジスタＧＳＷ（ＧＳＷ０、ＧＳＷ１、…）を含む。１つの接地トランジスタＧＳＷ（ＧＳＷ０、ＧＳＷ１、…）は、それぞれ２つのブロックＢＬＫ（（ＢＬＫ０、ＢＬＫ１）、（ＢＬＫ２、ＢＬＫ３）、…）に対応付けられる。

以上のように対応付けられている場合、ブロックデコーダＢＤ０、転送スイッチ群ＳＷＡ０及びＳＷＢ０、並びに接地トランジスタＧＳＷ０は、例えば、配線Ｌ１によって共通接続される。また、例えば、ブロックデコーダＢＤ０及び接地トランジスタＧＳＷ０は、配線Ｌ２によって接続される。配線Ｌ１及びＬ２は、例えば、Ｚ方向に延びるコンタクトと、Ｘ方向に延びる配線とを含む。この場合、Ｘ方向に延びる配線は、例えば、メモリセルアレイ１０の上方に設けられてもよい。転送スイッチ群ＳＷＡ０は、配線Ｌ１の位置ＬＰＡで、配線Ｌ１と接続される。転送スイッチ群ＳＷＢ０は、配線Ｌ１の位置ＬＰＢで、配線Ｌ１と接続される。位置ＬＰＡ及びＬＰＢは、メモリセルアレイ１０を挟む。

同様に、ブロックデコーダＢＤ１、転送スイッチ群ＳＷＡ１及びＳＷＢ１、並びに接地トランジスタＧＳＷ１は、配線Ｌ１に対応する配線（図示せず）によって接続され、ブロックデコーダＢＤ１及び接地トランジスタＧＳＷ１は、配線Ｌ２に対応する配線によって接続される。このように、対応付けられている１つのブロックデコーダＢＤ、１つの転送スイッチ群ＳＷＡ及びＳＷＢ、並びに１つの接地トランジスタＧＳＷの各組に対して、配線Ｌ１及びＬ２に対応する２つの配線（図示せず）が設けられている。

配線Ｌ１及びＬ２は、メモリセルアレイ１０をＸ方向に通過する長さを有する。このため、配線Ｌ１及びＬ２は、Ｘ方向の長さ（例えば数ミリメートル）に対して、配線径が非常に細い（例えば数ナノメートル）。

１．１．４ ロウデコーダの構成について
次に、第１実施形態に係る半導体記憶装置のロウデコーダの構成について説明する。

図５は、第１実施形態に係る半導体記憶装置のブロックデコーダの構成を示す回路図の一例である。図５に示すように、ブロックデコーダＢＤ０は、論理回路ＬＣと、論理積回路ＡＮＤと、インバータＮＶと、レベルシフタＬＳと、を備えている。

論理回路ＬＣは、レジスタ１４から入力されたブロックアドレス信号ＢＬＫＡＤＤに基づき、出力信号を出力する。論理回路ＬＣは、ブロックアドレス信号ＢＬＫＡＤＤがヒットするブロックデコーダＢＤ０においては、全ての出力信号が“Ｈ”レベルとなり、ヒットしないブロックデコーダＢＤ０においては、いずれかの出力信号が“Ｌ”レベルとなる。論理積回路ＡＮＤは、論理回路ＬＣの出力信号の論理積結果をデコード後信号ＲＤＥＣＡＤとしてインバータＮＶ及びレベルシフタＬＳに出力する。つまり、ブロックアドレス信号ＢＬＫＡＤＤがヒットするブロックデコーダＢＤ０においては、デコード後信号ＲＤＥＣＡＤは、“Ｈ（High）”レベルが出力される。また、ブロックアドレス信号ＢＬＫＡＤＤがヒットしないブロックデコーダＢＤ０においては、デコード後信号ＲＤＥＣＡＤは、“Ｌ（Low）”レベルが出力される。

インバータＮＶは、論理積回路ＡＮＤから出力されるデコード後信号ＲＤＥＣＡＤを反転させる。インバータＮＶは、反転の結果、デコード後反転信号ＲＤＥＣＡＤｎを配線Ｌ２に出力する。

なお、論理積回路ＡＮＤ及びインバータＮＶは、例えば、電源電圧ＶＤＤ（例えば２Ｖ）によって駆動する。このため、“Ｈ”レベルのデコード後信号ＲＤＥＣＡＤ及びデコード後反転信号ＲＤＥＣＡＤｎは、例えば２Ｖ程度の電圧値を有する。

レベルシフタＬＳは、昇圧電圧ＶＢＳＴ（例えば３０Ｖ）を目標電圧として、入力されたデコード後信号ＲＤＥＣＡＤの電圧値を適切な電圧値に昇圧する。レベルシフタＬＳは、昇圧の結果、ブロック選択信号ＢＬＫＳＥＬを配線Ｌ１に出力する。具体的には、レベルシフタＬＳは、デコード後信号ＲＤＥＣＡＤとして“Ｈ”レベルが入力された場合、“Ｈ”レベルのブロック選択信号ＢＬＫＳＥＬとして昇圧電圧ＶＢＳＴを出力し、“Ｌ”レベルが入力された場合、“Ｌ”レベルのブロック選択信号ＢＬＫＳＥＬとして接地電圧ＶＳＳ（例えば０Ｖ）を出力する。昇圧電圧ＶＢＳＴは、接地電圧ＶＳＳより大きい電圧値であり、データを書込む際に、メモリセルトランジスタＭＴのゲートに印加される書込み電圧ＶＰＧＭ（例えば２０Ｖ）よりも大きい電圧値である。

以上の構成により、ブロックデコーダＢＤ０は、“Ｈ”レベルの場合の電圧値の大きさが異なるブロック選択信号ＢＬＫＳＥＬを配線Ｌ１に、デコード後反転信号ＲＤＥＣＡＤｎを配線Ｌ２に、それぞれ出力する。ブロック選択信号ＢＬＫＳＥＬ及びデコード後反転信号ＲＤＥＣＡＤｎは、一方が“Ｈ”レベルの場合、他方が“Ｌ”レベルとなる反転信号の関係を有する。言い換えると、同時に出力されるブロック選択信号ＢＬＫＳＥＬ及びデコード後反転信号ＲＤＥＣＡＤｎ同士は、互いに異なる論理レベルを有する。

図６は、第１実施形態に係る半導体記憶装置の転送スイッチ群及び接地トランジスタの構成を示す回路図の一例である。図６では、ブロックデコーダＢＤ０に接続される転送スイッチ群ＳＷＡ０及びＳＷＢ０、並びに接地トランジスタＧＳＷ０の組と、ブロックデコーダＢＤ１に接続される転送スイッチ群ＳＷＡ１及びＳＷＢ１、並びに接地トランジスタＳＧＷ１の組と、が一例として示される。

図６に示すように、接地トランジスタＧＳＷ０の一端には、例えばグラウンド（図示せず）が接続されて接地電圧ＶＳＳが供給される。接地トランジスタＧＳＷ０の他端には、配線Ｌ１が接続される。接地トランジスタＧＳＷ０のゲートには、配線Ｌ２を介して、デコード後反転信号ＲＤＥＣＡＤｎが転送される。すなわち、接地トランジスタＧＳＷ０は、デコード後反転信号ＲＤＥＣＡＤｎが“Ｈ”レベルの場合はオン状態となり、配線Ｌ１に接地電圧ＶＳＳを転送する。一方、接地トランジスタＧＳＷ０は、デコード後反転信号ＲＤＥＣＡＤｎが“Ｌ”レベルの場合はオフ状態となり、グラウンド（図示せず）と配線Ｌ１とを切断する。

ブロック選択信号ＢＬＫＳＥＬは、配線Ｌ１を介して、転送スイッチ群ＳＷＡ０及びＳＷＢ０と、接地トランジスタＧＳＷ０の他端と、に転送される。転送スイッチ群ＳＷＡ０及びＳＷＢ０はそれぞれ、複数の転送トランジスタＴＡ（ＴＡ０〜ＴＡ１２）及びＴＢ（ＴＢ０〜ＴＢ１２）を含む。転送トランジスタＴＡ及びＴＢの各々のゲート（「Ｔｒａｎｓｆｅｒ‐Ｇ」ともいう。）はそれぞれ、配線Ｌ１のうちのブロックデコーダＢＤ０と接地トランジスタＧＳＷ０との間のノードｎＡ及びｎＢにおいて、配線Ｌ１に共通接続される。ノードｎＡ及びｎＢは、それぞれ位置ＬＰＡ及びＬＰＢでのノードである。転送トランジスタＴＡ及びＴＢは、ブロック選択信号ＢＬＫＳＥＬが“Ｈ”レベルの場合はオン状態となり、“Ｌ”レベルの場合はオフ状態となる。

上述の通り、ブロック選択信号ＢＬＫＳＥＬとデコード後反転信号ＲＤＥＣＡＤｎとは、互いに異なる論理レベルを有する。すなわち、配線Ｌ１は、接地トランジスタＧＳＷ０がオン状態の場合、接地電圧ＶＳＳが転送され、オフ状態の場合、昇圧電圧ＶＢＳＴが転送される。

配線ＣＧＩＡ（ＣＧＩＡ０〜ＣＧＩＡ７）、ＳＧＤＩＡ（ＳＧＤＩＡ０〜ＳＧＤＩＡ３）、及びＳＧＳＩＡの各々は、転送スイッチ群ＳＷＡ（ＳＷＡ０、ＳＷＡ１、…）を介して、それぞれブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）に接続される。具体的には、配線ＣＧＩＡ０〜ＣＧＩＡ７はそれぞれ、転送スイッチ群ＳＷＡ０の転送トランジスタＴＡ０〜ＴＡ７を介してブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７に接続される。配線ＳＧＤＩＡ０〜ＳＧＤＩＡ３はそれぞれ、転送スイッチ群ＳＷＡ０の転送トランジスタＴＡ８〜ＴＡ１１を介してブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。配線ＳＧＳＩＡは、転送スイッチ群ＳＷＡ０の転送トランジスタＴＡ１２を介してブロックＢＬＫ０のセレクトゲート線ＳＧＳに接続される。

配線ＣＧＩＢ（ＣＧＩＢ０〜ＣＧＩＢ７）、ＳＧＤＩＢ（ＳＧＤＩＢ０〜ＳＧＤＩＢ３）、及びＳＧＳＩＢの各々は、転送スイッチ群ＳＷＢ（ＳＷＢ０、ＳＷＢ１、…）を介して、それぞれブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）に接続される。具体的には、配線ＣＧＩＢ０〜ＣＧＩＢ７はそれぞれ、転送スイッチ群ＳＷＢ０の転送トランジスタＴＢ０〜ＴＢ７を介してブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７に接続される。配線ＳＧＤＩＢ０〜ＳＧＤＩＢ３はそれぞれ、転送スイッチ群ＳＷＢ０の転送トランジスタＴＢ８〜ＴＢ１１を介してブロックＢＬＫ１のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。配線ＳＧＳＩＢは、転送スイッチ群ＳＷＢ０の転送トランジスタＴＢ１２を介してブロックＢＬＫ１のセレクトゲート線ＳＧＳに接続される。

以上の構成により、ブロックデコーダＢＤ０から出力されるブロック選択信号ＢＬＫＳＥＬは、ブロックＢＬＫ０及びＢＬＫ１にそれぞれ電圧を転送する転送トランジスタＴＡ及びＴＢを、同時にオン状態とさせる。すなわち、ブロックデコーダＢＤ０は、ブロックＢＬＫ０及びブロックＢＬＫ１を同時に選択する。この場合、ブロックＢＬＫ０には、配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡの電圧が転送され、ブロックＢＬＫ１には、配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢの電圧が転送される。

ブロックＢＬＫ２及びＢＬＫ３についても同様であり、ブロックＢＬＫ２及びＢＬＫ３のためのブロックデコーダＢＤ１は、対応するブロック選択信号ＢＬＫＳＥＬを用いて、ブロックＢＬＫ２及びブロックＢＬＫ３を同時に選択する。他のブロックＢＬＫの対についても同様である。

図７は、第１実施形態に係る半導体記憶装置のサイドスイッチ群の構成を示す回路図の一例である。図７に示すように、サイドスイッチ群１８３Ａ及び１８３Ｂは、それぞれサイドトランジスタＳＡ（ＳＡ０〜ＳＡ１３）、及びＳＢ（ＳＢ０〜ＳＢ１３）を含む。ドライバセット１７は、ドライバＣＧｄｒｖ（ＣＧｄｒｖ０〜ＣＧｄｒｖ７）、ＳＧＤｄｒｖ（ＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３）、ＳＧＳｄｒｖ、及びＵＣＧｄｒｖを含む。ドライバＣＧｄｒｖ、ＳＧＤｄｒｖ、ＳＧＳｄｒｖ、及びＵＣＧｄｒｖの各々は、それぞれ独立に電圧を出力することができる。

配線ＣＧＩＡ０〜ＣＧＩＡ７は、それぞれサイドトランジスタＳＡ０〜ＳＡ７を介して、配線ＣＧＩ０〜ＣＧＩ７に接続される。配線ＳＧＤＩＡ０〜ＳＧＤＩＡ３は、それぞれサイドトランジスタＳＡ８〜ＳＡ１１を介して、配線ＳＧＤＩ０〜ＳＧＤＩ３に接続される。配線ＳＧＳＩＡは、サイドトランジスタＳＡ１２を介して、配線ＳＧＳＩに接続される。また、配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡは、サイドトランジスタＳＡ１３を介して、配線ＵＣＧＩに接続される。

配線ＣＧＩＢ０〜ＣＧＩＢ７は、それぞれサイドトランジスタＳＢ０〜ＳＢ７を介して、配線ＣＧＩ０〜ＣＧＩ７に接続される。配線ＳＧＤＩＢ０〜ＳＧＤＩＢ３は、それぞれサイドトランジスタＳＢ８〜ＳＢ１１を介して、配線ＳＧＤＩ０〜ＳＧＤＩ３に接続される。配線ＳＧＳＩＢは、サイドトランジスタＳＢ１２を介して、配線ＳＧＳＩに接続される。また、配線ＣＧＩＢ０〜ＣＧＩＢ７は、サイドトランジスタＳＢ１３を介して、配線ＵＣＧＩに接続される。

配線ＣＧＩ０〜ＣＧＩ７は、それぞれドライバＣＧｄｒｖ０〜ＣＧｄｒｖ７によって駆動される。配線ＳＧＤＩ０〜ＳＧＤＩ３は、それぞれドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３によって駆動される。配線ＳＧＳＩは、ドライバＳＧＳｄｒｖによって駆動される。配線ＵＣＧＩは、ドライバＵＣＧｄｒｖによって駆動される。

サイドトランジスタＳＡ０〜ＳＡ１２、及びＳＢ１３の各々のゲートは、共通の信号ＳＩＤＥＳＥＬが入力される。すなわち、サイドトランジスタＳＡ０〜ＳＡ１２、及びＳＢ１３は、信号ＳＩＤＥＳＥＬが“Ｈ”レベルの場合はオン状態となり、“Ｌ”レベルの場合はオフ状態となる。

サイドトランジスタＳＢ０〜ＳＢ１２、及びＳＡ１３の各々のゲートは、共通の信号ＳＩＤＥＳＥＬｎが入力される。すなわち、サイドトランジスタＳＢ０〜ＳＢ１２、及びＳＡ１３は、信号ＳＩＤＥＳＥＬｎが“Ｈ”レベルの場合はオン状態となり、“Ｌ”レベルの場合はオフ状態となる。

信号ＳＩＤＥＳＥＬｎ及び信号ＳＩＤＥＳＥＬは、互いに異なる論理レベルを有する。なお、図６及び図７の例によれば、信号ＳＩＤＥＳＥＬ及びＳＩＤＥＳＥＬｎは、それぞれ偶数番目のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）及び奇数番目のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）を選択する機能を有する。この場合、信号ＳＩＤＥＳＥＬ及びＳＩＤＥＳＥＬｎは、例えば、ブロックアドレス信号ＢＬＫＡＤＤの最下位ビットが入力されることにより実現され得るが、その他の方法により実現されてもよい。

以上の構成により、信号ＳＩＤＥＳＥＬが“Ｈ”レベル（かつ信号ＳＩＤＥＳＥＬｎが“Ｌ”レベル）の場合、ドライバＣＧｄｒｖ、ＳＧＤｄｒｖ、及びＳＧＳｄｒｖから出力される電圧は、サイドスイッチ群１８３Ａを介して配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡに転送される。ドライバＵＣＧｄｒｖから出力される電圧は、サイドスイッチ群１８３Ｂを介して配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢに転送される。この場合、配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡが選択され、配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢが非選択となる。

また、信号ＳＩＤＥＳＥＬｎが“Ｈ”レベル（かつ信号ＳＩＤＥＳＥＬが“Ｌ”レベル）の場合、ドライバＣＧｄｒｖ、ＳＧＤｄｒｖ、及びＳＧＳｄｒｖから出力される電圧は、サイドスイッチ群１８３Ｂを介して配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢに転送される。ドライバＵＣＧｄｒｖから出力される電圧は、サイドスイッチ群１８３Ａを介して配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡに転送される。この場合、配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢが選択され、配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡが非選択となる。

１．２ 本実施形態に係る効果
第１実施形態によれば、書込み動作の際の誤書込みを低減することができる。本効果につき、以下に説明する。

半導体記憶装置において、１つのブロックデコーダで２つのブロックを選択する構成を有する場合、転送スイッチ群は、メモリセルアレイを挟んで２つの領域に設けられ得る。２つの領域に設けられた２つの転送スイッチ群は、或る配線を介して１つのブロックデコーダと接続される。当該或る配線は、メモリセルアレイを跨いで設けられるため、配線径に対して非常に長い配線長を有する。このような配線上では、段切れが発生する可能性が増大する。配線に段切れが発生すると、段切れの発生個所において配線が電気的に切断されるか、又は高抵抗状態になる。これにより、段切れの発生した配線は、一端から他端へ電圧を適切なタイミングで転送する機能が喪失する又は低下する。段切れは、例えば、ダスト（dust）の混入、エレクトロマイグレーション（electro - migration）、及びストレスマイグレーション（stress - migration）等の種々の要因によって引き起こされる。ダストの混入は、例えば、配線層の製造工程において発生し得る。エレクトロマイグレーションは、例えば、配線に高電圧が印加されることによって発生し得る。ストレスマイグレーションは、例えば、配線に物理的又は熱的応力がかかることによって発生し得る。

図８は、関連する技術を説明するための模式図である。図８では、上述の如き１つのブロックデコーダで２つのブロックを選択する構成を有する半導体記憶装置において、段切れした配線を有する状態でデータ書込みを行う際の動作を模式的に示している。図８の例では、ブロックＢＬＫ０〜ＢＬＫ２が非選択ブロックであり、ブロックＢＬＫ３が選択ブロックである。また、配線Ｌ１のうち、転送スイッチ群ＳＷＡ０と接続されるノードｎＡと、転送スイッチ群ＳＷＢ０と接続されるノードｎＢとの間において、段切れＡＮＭ１が発生している。更に、図８では、配線ＣＧＩＡ、ＳＧＤＩＡ、及びＳＧＳＩＡのうち、電圧ＶＰＧＭを転送する配線ＣＧＩＡが代表として示されている。また、配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢのうち、電圧ＶＰＧＭを転送する配線ＣＧＩＢが代表として示されている。そして、電圧ＶＰＧＭを転送する配線ＣＧＩＢについて以下に記載される現象が、残りの配線ＣＧＩＢ、ＳＧＤＩＢ、及びＳＧＳＩＢにおいても同様に発生する。

図８に示すように、配線ＣＧＩＡは、非選択であり、接地電圧ＶＳＳが転送されている。配線ＣＧＩＢは、選択であり、書込み電圧ＶＰＧＭが転送されている。また、ブロックデコーダＢＤ１は、ブロック選択信号ＢＬＫＳＥＬとして昇圧電圧ＶＢＳＴを出力する。これにより、転送スイッチ群ＳＷＡ１及びＳＷＢ１内の転送トランジスタがオン状態となり、データはブロックＢＬＫ２には書込まれず、ブロックＢＬＫ３にのみ書込まれる。

一方、ブロックデコーダＢＤ０は、ブロック選択信号ＢＬＫＳＥＬとして接地電圧ＶＳＳを出力する。これにより、転送スイッチ群ＳＷＢ０内の転送トランジスタはオフ状態であり、データはブロックＢＬＫ１に転送されない。しかしながら、配線Ｌ１上ではノードｎＡ及びノードｎＢ間で段切れＡＮＭ１が発生しているため、ノードｎＢは、フローティング状態となる。フローティング状態のノードｎＢは、その他の図示しない配線とのカップリングにより接地電圧ＶＳＳより高い電圧を有し得る。このため、転送スイッチ群ＳＷＢ０内の転送トランジスタが十分にオフ状態を維持せず、選択状態の配線ＣＧＩＢの電圧が少なくとも或る程度ブロックＢＬＫ１に転送される場合がある。つまり、２つのブロックＢＬＫ１及びＢＬＫ３が、配線ＣＧＩＢに接続されている状態が生じる。

このような状態では、配線ＣＧＩＢに対する容量は、配線ＣＧＩＢに１つのブロックＢＬＫのみが接続されている状態よりも高い。このため、配線ＣＧＩＢの電圧が十分に上昇せずに、選択ブロックＢＬＫ３への書込みが失敗し得る。このように２つのブロックＢＬＫが選択される現象は、ブロックＢＬＫ１をバッドブロックとして登録した場合でも、解消しない。このため、このような段切れによる複数ブロックＢＬＫへの選択が発生する半導体記憶装置は、段切れが一か所において生じているに過ぎないにも関わらず、不良品（Chip kill）として扱わざるを得ないため、歩留まりの低下にもつながる。

つまり、従来の半導体記憶装置は、配線に段切れが発生した場合に、複数ブロックＢＬＫが並行して選択される可能性がある、という点について検討の余地がある。

図９は、第１実施形態に係る半導体記憶装置の効果を説明するための模式図である。図９では、図８と同様、配線Ｌ１のうち、ノードｎＡと、ノードｎＢとの間において、段切れＡＮＭ１が発生している。また、図９では、ブロックＢＬＫ０及びＢＬＫ１は、非書込み対象のブロックである。

図９に示すように、ブロックデコーダＢＤ０は、ブロック選択信号ＢＬＫＳＥＬとして接地電圧ＶＳＳを出力する。ブロック選択信号ＢＬＫＳＥＬは、ノードｎＡを介して転送スイッチ群ＳＷＡ０に転送され、転送スイッチ群ＳＷＡ０内の転送トランジスタをオフ状態にする。一方、ブロック選択信号ＢＬＫＳＥＬは、段切れＡＮＭ１の発生によってノードｎＢに達しないため、転送スイッチ群ＳＷＢ０には転送されない。

第１実施形態に係る半導体記憶装置は、１つのブロックデコーダで２つのブロックを選択する構成を有する半導体記憶装置において、接地トランジスタＧＳＷ０を備えている。接地トランジスタＧＳＷ０の一端には接地電圧ＶＳＳが供給され、他端には配線Ｌ１が接続される。転送スイッチ群ＳＷＡ０及びＳＷＢ０は、配線Ｌ１のうち、接地トランジスタＧＳＷ０の他端とブロックデコーダＢＤ０との間に接続される。接地トランジスタＧＳＷ０は、ブロック選択信号ＢＬＫＳＥＬが“Ｌ”レベルの場合、オン状態となるようにしている。

このため、ブロック選択信号ＢＬＫＳＥＬが“Ｌ”レベルを出力している場合、接地トランジスタＧＳＷ０の他端から供給される接地電圧ＶＳＳがノードｎＢ側の配線Ｌ１に転送される。すなわち、配線Ｌ１に段切れＡＮＭ１が発生している場合においても、接地電圧ＶＳＳがノードｎＢを介して転送スイッチ群ＳＷＢ０に転送される。これにより、転送スイッチ群ＳＷＡ０及びＳＷＢ０内の転送トランジスタは、いずれもオフ状態とされることができ、ひいては、ブロックＢＬＫ０及びＢＬＫ１をそれぞれ非選択ブロックとすることができる。したがって、配線Ｌ１に段切れＡＮＭ１が発生した場合においても、複数ブロックＢＬＫが並行して選択されること抑制することができる。

また、第１実施形態に係る第１の態様によれば、接地トランジスタＧＳＷ０のゲートには、配線Ｌ２を介してデコード後反転信号ＲＤＥＣＡＤｎが入力されるようにしている。上述の通り、デコード後反転信号ＲＤＥＣＡＤｎは、論理回路ＬＣ及び論理積回路ＡＮＤによるデコード後の信号であり、かつレベルシフタＬＳによる昇圧前の信号であるデコード後信号ＲＤＥＣＡＤを反転させたものである。すなわち、デコード後反転信号ＲＤＥＣＡＤｎは、“Ｈ”レベルの電圧値が昇圧電圧ＶＢＳＴよりも低い電源電圧ＶＤＤ程度の大きさを有する。このため、配線Ｌ２に印加される電圧の大きさは電源電圧ＶＤＤ程度となり、配線Ｌ２に高電圧が印加されることを回避することができる。これにより、配線Ｌ２について、段切れの主要因の一つであるエレクトロマイグレーションの発生リスクを低減することができる。したがって、複数ブロックＢＬＫが並行して選択されることを抑制することができる。また、非選択ブロックＢＬＫに対応するブロックデコーダＢＤ０では、デコード後反転信号ＲＤＥＣＡＤｎは、“Ｈ”レベルが出力される。このため、デコード反転信号ＲＤＥＣＡＤｎは、非選択ブロックＢＬＫの選択ゲートをオフ状態にするために使用され得る。つまり、デコード後反転信号ＲＤＥＣＡＣｎは、既存の信号として生成され得る。この場合、第１実施形態に係る構成のために、デコード後反転信号ＲＤＥＣＡＤｎを新たな信号として生成する必要がない。このため、チップサイズの増加を抑制することができる。

また、第１実施形態に係る第２の態様によれば、デコード後反転信号ＲＤＥＣＡＤｎ及びブロック選択信号ＢＬＫＳＥＬは、互いに異なる論理レベルを有するようにしている。このため、接地トランジスタＧＳＷ０は、ブロック選択信号ＢＬＫＳＥＬが“Ｌ”レベルの場合、自動的に“Ｈ”レベルの信号をゲートに入力され、オン状態となる。したがって、複数ブロックＢＬＫが並行して選択されること抑制することができる。また、配線Ｌ２は、既存の配線であるため、新たな配線を敷設する必要がない。このため、チップサイズの増加を抑制することができる。

また、第１実施形態に係る半導体記憶装置は、配線Ｌ１の段切れＡＮＭ１に加えて、配線Ｌ２に段切れＡＮＭ２が発生した場合においても、非選択ブロックへの誤書込みを低減することができる。図１０は、第１実施形態に係る半導体記憶装置の効果を説明するための模式図である。図１０では、図９の状態に加えて、配線Ｌ２においても段切れＡＮＭ２が発生している。

図１０に示すように、配線Ｌ２において段切れＡＮＭ２が更に発生した場合、デコード後反転信号ＲＤＥＣＡＤｎは、段切れＡＮＭ２の発生によって接地トランジスタＧＳＷ０のゲートに転送されない。このため、ノードｎＢに加えて、接地トランジスタＧＳＷ０のゲートは、フローティング状態となる。フローティング状態のノードｎＢ及び接地トランジスタＧＳＷ０のゲートの電位は、その他の図示しない配線とのカップリングにより“Ｌ”レベルよりも高い電位まで上昇し得る。しかしながら、接地トランジスタＧＳＷ０のゲートの電位が“Ｌ”レベル（ＶＳＳ）より上昇して接地トランジスタＧＳＷ０の閾値電圧を超えた場合、接地トランジスタＧＳＷ０はオン状態となる。このため、ノードｎＢは、接地トランジスタＧＳＷ０を介して接地電圧ＶＳＳが転送されることにより、フローティング状態が解消される。これにより、転送スイッチ群ＳＷＢ０は、ノードｎＢを介して接地電圧ＶＳＳが転送され、配線ＣＧＩＢからブロックＢＬＫ１への書込み電圧ＶＰＧＭの転送を抑制することができる。したがって、配線Ｌ１及び配線Ｌ２にそれぞれ段切れＡＮＭ１及びＡＮＭ２が発生した場合においても、複数ブロックＢＬＫが並行して選択されることを抑制することができる。

なお、配線Ｌ２は、ブロックデコーダＢＤ０と接地トランジスタＧＳＷ０を接続するため、Ｘ方向に沿ってメモリセルアレイ１０を跨ぐ長さを有する。このため、配線Ｌ２には、配線Ｌ１と同程度の確率で段切れが発生し得る。しかしながら、配線Ｌ１及び配線Ｌ２において同時に段切れが発生する確率は、配線Ｌ１において段切れが発生する確率と、配線Ｌ２において段切れが発生する確率とを乗じた値となるため、配線Ｌ１又は配線Ｌ２が１本段切れする確率と比較して極めて低い。このため、配線Ｌ１及び配線Ｌ２にそれぞれ段切れＡＮＭ１及びＡＮＭ２が発生する確率自体を低く抑えることができ、複数ブロックＢＬＫが並行して選択されることを更に抑制することができる。

なお、図９及び図１０では、データが書込まれる場合について説明したが、第１実施形態に係る半導体記憶装置は、データの読出し及び消去の場合についても同様に、複数ブロックＢＬＫが並行して選択されることを抑制することができる。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、接地トランジスタＧＳＷに代えて、トランジスタ以外の接地スイッチＧＳＷａを設けることにより、非選択ブロックへの誤書込みを抑制するものである。以下の説明では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。

２．１ 接地スイッチ群の構成について
図１１は、第２実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダの平面レイアウトの一例であり、Ｚ方向から見た場合の平面図を示す。図１１に示すように、接地スイッチ群１８４は、複数の接地スイッチＧＳＷａ（ＧＳＷ０ａ、ＧＳＷ１ａ、…）を含む。

接地スイッチＧＳＷａは、例えば、配線Ｌ１とグラウンド（図示せず）とを常に電気的に接続する素子である。配線Ｌ１とグラウンド（図示せず）との間に電位差がある場合、配線Ｌ１から接地スイッチＧＳＷａを介して微弱な電流が流れる。しかしながら、その電流の大きさは、転送スイッチ群ＳＷＡ及びＳＷＢの正常動作を妨げない程度に小さくなるように調整される。接地スイッチＧＳＷａは、例えば、高抵抗素子及び定電流スイッチを含む。１つの接地スイッチＧＳＷａ（ＧＳＷ０ａ、ＧＳＷ１ａ、…）は、それぞれ１つのブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）に対応付けられる。

以上のように対応付けられている場合、ブロックデコーダＢＤ０、転送スイッチ群ＳＷＡ０及びＳＷＢ０、並びに接地スイッチＧＳＷ０ａは、例えば、配線Ｌ１によって共通接続される。第２実施形態に係る半導体記憶装置は、ブロックデコーダ１８１と接地スイッチ群１８４とが配線Ｌ２によって接続されていない点において、第１実施形態に係る半導体記憶装置と相違する。

図１２は、第２実施形態に係る半導体記憶装置の転送スイッチ群及び接地スイッチの構成を示す回路図の一例である。図１２では、ブロックデコーダＢＤ０に接続される転送スイッチ群ＳＷＡ０及びＳＷＢ０、並びに接地スイッチＳＧＷ０ａと、ブロックデコーダＢＤ１に接続される転送スイッチ群ＳＷＡ１及びＳＷＢ１、並びに接地スイッチＳＧＷ１ａとの組が一例として示される。

図１２に示すように、接地スイッチＧＳＷ０ａの一端には、接地電圧ＶＳＳが供給される。接地スイッチＧＳＷ０ａの他端には、配線Ｌ１が接続される。すなわち、接地スイッチＧＳＷ０ａは、常時オン状態となり、転送スイッチ群ＳＷＡ０及びＳＷＢ０の正常動作を妨げない程度に配線Ｌ１からの電流をリークさせる。一方、接地スイッチＧＳＷ０ａは、例えば、配線Ｌ１がブロックデコーダＢＤ０に対してフローティング状態の場合、配線Ｌ１に接地電圧ＶＳＳを転送する。すなわち、配線Ｌ１は、ブロックデコーダＢＤ０に接続されている場合、ブロック選択信号ＢＬＫＳＥＬが転送され、ブロックデコーダＢＤ０に対してフローティング状態の場合、接地電圧ＶＳＳが転送される。

２．２ 本実施形態に係る効果
図１３は、第２実施形態に係る半導体記憶装置の効果を説明するための模式図である。図１３では、図９と同様、配線Ｌ１のうち、転送スイッチ群ＳＷＡ０と接続されるノードｎＡと、転送スイッチ群ＳＷＢ０と接続されるノードｎＢとの間において、段切れＡＮＭ１が発生している。また、図１３では、ブロックＢＬＫ０及びＢＬＫ１は、非書込み対象のブロックである。

図１３に示すように、ブロックデコーダＢＤ０は、ブロック選択信号ＢＬＫＳＥＬとして接地電圧ＶＳＳを出力する。ブロック選択信号ＢＬＫＳＥＬは、ノードｎＡを介して転送スイッチ群ＳＷＡ０に転送され、転送スイッチ群ＳＷＡ０内の転送トランジスタをオフ状態にする。一方、ブロック選択信号ＢＬＫＳＥＬは、段切れＡＮＭ１の発生によってノードｎＢに達しないため、転送スイッチ群ＳＷＢ０には転送されない。

しかしながら、第２実施形態に係る半導体記憶装置は、１つのブロックデコーダで２つのブロックを選択する構成を有する半導体記憶装置において、接地スイッチＧＳＷ０ａを備えている。接地スイッチＧＳＷ０ａの一端には接地電圧ＶＳＳが供給され、他端には配線Ｌ１が接続される。転送スイッチ群ＳＷＡ０及びＳＷＢ０は、配線Ｌ１のうち、接地トランジスタＧＳＷ０の他端とブロックデコーダＢＤ０との間に接続される。接地スイッチＧＳＷ０ａは、例えば、高抵抗素子又は定電流スイッチを含み、常時オン状態となるようにしている。

このため、ブロック選択信号ＢＬＫＳＥＬが“Ｈ”レベルを出力している場合、配線Ｌ１には、接地スイッチＧＳＷ０ａを介して図示しないグラウンドへ向けて微弱な電流が流れる。しかしながら、当該電流の大きさは限定的であり、転送スイッチ群ＳＷＡ０及びＳＷＢ０の正常動作を妨げない。一方、配線Ｌ１に段切れＡＮＭ１が発生している場合、ノードｎＢは、接地スイッチＧＳＷ０ａを介して接地電圧ＶＳＳが転送されるため、フローティング状態が解消される。これにより、転送スイッチ群ＳＷＡ０及びＳＷＢ０内の転送トランジスタは、いずれもオフ状態とされることができ、ひいては、ブロックＢＬＫ０及びＢＬＫ１をそれぞれ非選択ブロックとすることができる。したがって、配線Ｌ１に段切れＡＮＭ１が発生した場合においても、複数ブロックＢＬＫが並行して選択されることを抑制することができる。

３．変形例等
実施形態は、上述の第１実施形態及び第２実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第１実施形態及び第２実施形態に係る半導体記憶装置は、３次元積層型のＮＡＮＤフラッシュメモリについて説明したが、図１４及び図１５に示す如き２次元積層型のＮＡＮＤフラッシュメモリにも適用可能である。図１４は、第１変形例に係る半導体記憶装置の構成例を示すブロック図である。図１５は、第１変形例に係る半導体記憶装置のメモリセルアレイの構成例を示す回路図である。図１６は、第１変形例に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図１６は、例えば、１つのブロックＢＬＫ内の１つのＮＡＮＤストリングＮＳに関する部分を示している。そして、図１６に示される１つのブロックＢＬＫに係る構成が、Ｘ方向に複数配列されている。

図１４に示すように、メモリセルアレイ１０内の各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳの集合であり、ストリングユニットＳＵを含まない。

図１５では、メモリセルアレイ１０に含まれる１つのブロックＢＬＫを抽出して示している。図１５に示すように、ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを含む。ビット線ＢＬはそれぞれ、各ブロックＢＬＫにおいて同一のカラムに対応するＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１の他端に共通に接続される。ワード線ＷＬ０〜ＷＬ７はそれぞれ、各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートに共通に接続される。セレクトゲート線ＳＧＤ及びＳＧＳは、例えば１本ずつ設けられる。セレクトゲート線ＳＧＤ及びＳＧＳはそれぞれ、各ブロックＢＬＫに含まれる選択トランジスタＳＴ１のゲート及びＳＴ２のゲートに共通に接続される。ソース線ＣＥＬＳＲＣは、各ブロックＢＬＫに含まれる選択トランジスタＳＴ２の他端に共通に接続される。なお、データの読出し及び書込みは、３次元積層型ＮＡＮＤフラッシュメモリと同様に、同一のワード線ＷＬに接続されるメモリセルトランジスタＭＴに対して一括して行われる。上述の通り、この単位は、ページとして扱われる。

図１６に示すように、ｐ型ウェル領域２０ｐの上部には、複数のｎ^＋型不純物拡散領域４１〜４３がＹ方向に沿って設けられる。ｎ^＋型不純物拡散領域４１の各々の間のｐ型ウェル領域２０ｐの上面上には、ブロック絶縁膜４４が設けられる。ブロック絶縁膜４４の上面上には、例えば、浮遊ゲート（ＦＧ）として機能する電荷蓄積層４５が設けられる。電荷蓄積層４５は、絶縁層であってもよい。電荷蓄積層４５の上方には、ワード線ＷＬとして機能する配線層４６（ＷＬ０〜ＷＬ７）が設けられる。配線層４６の各々は、例えばＸ方向に延びる。ｎ^＋型不純物拡散領域４１及び４２の間のｐ型ウェル領域２０ｐの上方には、セレクトゲート線ＳＧＤとして機能する配線層４７が設けられる。ｎ^＋型不純物拡散領域４１及び４３の間のｐ型ウェル領域２０ｐの上方には、セレクトゲート線ＳＧＳとして機能する配線層４８が設けられる。以上のように、ｐ型ウェル領域２０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１がＹ方向に沿って設けられて、１つのＮＡＮＤストリングＮＳを構成している。また、ｎ^＋型不純物拡散領域４２及び４３の上面にはそれぞれ、ビット線ＢＬ及びソース線ＣＥＬＳＲＣとして機能する配線層４９及び５０が設けられる。

以上の構成により、２次元積層型ＮＡＮＤフラッシュメモリについても、メモリセルアレイ１０及びロウデコーダ１８は、図４と同様の平面レイアウトを構成することができる。したがって、第１変形例に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様の効果を得ることができる。

その他、各実施形態において、以下の事項が適用されることが可能である。

多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。

書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。

プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。

消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。

メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…レディービジー制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、２１〜２３、２８、３２、３２、３４、４６〜５０…配線層、２４…ブロック絶縁膜、２５、４５…電荷蓄積層、２６…トンネル酸化膜、２７…半導体ピラー、２９、４１〜４３…ｎ^＋型不純物拡散領域、３０…ｐ^＋型不純物拡散領域、３１、３３…コンタクトプラグ、１８１…ブロックデコーダ、１８２…転送スイッチ群、１８３…サイドスイッチ群、１８４…接地スイッチ群。

Claims (8)

1. 第１配線に第１信号を出力し、第２配線に第２信号を出力するロウデコーダと、
   一端に第１電圧が供給され、他端が前記第１配線に接続され、ゲートが前記第２配線に接続されたスイッチと、
   前記第１配線のうちの前記ロウデコーダと前記スイッチの他端との間の接続位置において、ゲートが前記第１配線に接続された第１トランジスタ及び第２トランジスタと、
   互いに反転した論理レベルを有する信号が各々のゲートに入力される第３トランジスタ及び第４トランジスタと、
   前記第３トランジスタを介して前記第１トランジスタの一端と接続され、前記第４トランジスタを介して前記第２トランジスタの一端と接続されたドライバと、
   を備える半導体記憶装置。
2. 前記スイッチは、前記第１信号が前記第１論理レベルの場合、前記第２信号が前記第２配線を介して前記スイッチのゲートに入力されることにより前記スイッチの一端と他端とを接続し、前記第１信号が第２論理レベルの場合、前記スイッチの一端と他端とを切断する、
   請求項１記載の半導体記憶装置。
3. 前記第１信号及び前記第２信号は、互いに反転した論理レベルを有する、請求項２記載の半導体記憶装置。
4. 前記ロウデコーダは、
   第３信号のデコード結果に応じて第４信号を出力するデコーダと、
   前記第４信号の電圧レベルをシフトさせて前記第１信号を生成するレベルシフタと、
   前記第４信号を反転させて前記第２信号を生成するインバータと、
   を含む、請求項２記載の半導体記憶装置。
5. 前記第１トランジスタ及び前記第２トランジスタは、メモリセルアレイを挟む、請求項１記載の半導体記憶装置。
6. 前記接続位置は、前記第１トランジスタのゲートが接続された第１接続位置と、前記第２トランジスタのゲートが接続された第２接続位置とを含み、
   前記第１接続位置及び前記第２接続位置は、メモリセルアレイを挟む、
   請求項１記載の半導体記憶装置。
7. 前記半導体記憶装置は、第１組及び第２組を備え、
   前記第１組及び第２組の各々は、前記ロウデコーダ、前記第１トランジスタ、及び前記第２トランジスタを備え、
   前記ドライバは、前記第３トランジスタを介して前記第１組の前記第１トランジスタの一端及び前記第２組の前記第１トランジスタの一端に接続され、前記第４トランジスタを介して前記第１組の前記第２トランジスタの一端及び前記第２組の前記第２トランジスタの一端に接続された、
   請求項１記載の半導体記憶装置。
8. 第１配線に第１信号を出力するロウデコーダと、
   一端に第１電圧が供給され、他端が前記第１配線に接続され、前記一端と前記他端とを常に接続するスイッチと、
   前記第１配線のうちの前記ロウデコーダと前記スイッチの他端との間の接続位置において、ゲートが前記第１配線に接続された第１トランジスタ及び第２トランジスタと、
   互いに反転した論理レベルを有する信号がゲートに入力される第３トランジスタ及び第４トランジスタと、
   前記第３トランジスタを介して前記第１トランジスタの一端と接続され、前記第４トランジスタを介して前記第２トランジスタの一端と接続されたドライバと、
   を備える半導体記憶装置。