JP2017212021A - 半導体記憶装置 - Google Patents
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Abstract
【課題】非選択ブロックが選択ブロックと並行して選択されることを防止する。【解決手段】一実施形態の半導体記憶装置は、第1配線に第1信号を出力し、第2配線に第2信号を出力するロウデコーダと、一端に第1電圧が供給され、他端が上記第1配線に接続され、ゲートが上記第2配線に接続されたスイッチと、上記第1配線のうちの上記ロウデコーダと上記スイッチの他端との間の接続位置において、ゲートが上記第1配線に接続された第1トランジスタ及び第2トランジスタと、互いに反転した論理レベルを有する信号が各々のゲートに入力される第3トランジスタ及び第4トランジスタと、上記第3トランジスタを介して上記第1トランジスタの一端と接続され、上記第4トランジスタを介して上記第2トランジスタの一端と接続されたドライバと、を備える。【選択図】図6
Description
実施形態は、半導体記憶装置に関する。
半導体記憶装置として、NAND型フラッシュメモリが知られている。
非選択ブロックが選択ブロックと並行して選択されることを防止する。
実施形態の半導体記憶装置は、ロウデコーダ、スイッチ、第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、及びドライバ、を備える。上記ロウデコーダは、第1配線に第1信号を出力し、第2配線に第2信号を出力する。上記スイッチは、一端に第1電圧が供給され、他端が上記第1配線に接続され、ゲートが上記第2配線に接続される。上記第1トランジスタ及び上記第2トランジスタは、上記第1配線のうちの上記ロウデコーダと上記スイッチの他端との間の接続位置において、ゲートが上記第1配線に接続される。上記第3トランジスタ及び上記第4トランジスタは、互いに反転した論理レベルを有する信号が各々のゲートに入力される。上記ドライバは、上記第3トランジスタを介して上記第1トランジスタの一端と接続され、上記第4トランジスタを介して上記第2トランジスタの一端と接続される。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。なお、本明細書および特許請求の範囲において、2つの要素の『接続』とは、当該2つの要素間に別の導電可能な要素が介在することを含む。また、2つの要素の『切断』とは、当該2つの要素が電気的に絶縁されることを含む。
1.第1実施形態
第1実施形態に係る半導体記憶装置について説明する。第1実施形態に係る半導体記憶装置は、メモリセルが3次元に積層されたNAND型フラッシュメモリとして例示される。
第1実施形態に係る半導体記憶装置について説明する。第1実施形態に係る半導体記憶装置は、メモリセルが3次元に積層されたNAND型フラッシュメモリとして例示される。
1.1 構成について
1.1.1 半導体記憶装置の構成について
第1実施形態に係る半導体記憶装置の構成例について、図1を用いて説明する。図1は、第1実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
1.1.1 半導体記憶装置の構成について
第1実施形態に係る半導体記憶装置の構成例について、図1を用いて説明する。図1は、第1実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
半導体記憶装置1は、メモリセルアレイ10、入出力回路11、ロジック制御回路12、レディービジー制御回路13、レジスタ14、シーケンサ15、電圧生成回路16、ドライバセット17、ロウデコーダ18、及びセンスアンプ19を備えている。
メモリセルアレイ10は、複数のブロックBLK(BLK0、BLK1、…)を備えている。ブロックBLKは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ(図示せず)を含む。ブロックBLKは、例えばデータの消去単位となり、同一ブロックBLK内のデータは、一括して消去される。各ブロックBLKは、複数のストリングユニットSU(SU0、SU1、SU2、…)を備えている。各ストリングユニットSUは、NANDストリングNSの集合である。NANDストリングNSは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ10内のブロック数、1ブロックBLK内のストリングユニット数、及び1ストリングユニットSU内のNANDストリング数は、任意の数に設定出来る。
入出力回路11は、半導体記憶装置1の外部と信号I/O(I/O1〜I/O8)を送受信する。信号I/Oは、データの実体であり、コマンド、アドレス、及び書き込みデータ又は読み出しデータ等を含む。コマンドは、種々の動作を指示する。アドレスは、ロウアドレス及びカラムアドレスを含む。入出力回路11は、コマンド及びアドレスをレジスタ14に転送する。入出力回路11は、書き込みデータ及び読み出しデータをセンスアンプ19と送受信する。
ロジック制御回路12は、半導体記憶装置1の外部から信号/CE、CLE、ALE、/WE、/RE、及び/WPを受信する。信号/CEは、半導体記憶装置1をイネーブルにするための信号である。信号CLE及びALEは、信号CLE及びALEと並行して半導体記憶装置1に流れる信号I/Oがそれぞれコマンド及びアドレスであることを半導体記憶装置1に通知する。信号/WEは、信号/WEと並行して半導体記憶装置1に流れる信号I/Oを半導体記憶装置1に取り込むことを指示する。信号/REは、半導体記憶装置1に信号I/Oを出力することを指示する。信号/WPは、データ書込み及び消去の禁止を半導体記憶装置1に指示する。
レディービジー制御回路13は、信号/RBを半導体記憶装置1の外部に転送して半導体記憶装置1の状態を外部に通知する。信号/RBは、半導体記憶装置1がレディー状態(外部からの命令を受け付ける状態)であるか、ビジー状態(外部からの命令を受け付けない状態)であるかを示す。
レジスタ14は、コマンド及びアドレスを保持する。レジスタ14は、アドレスをドライバセット17、ロウデコーダ18及びセンスアンプ19に転送すると共に、コマンドをシーケンサ15に転送する。シーケンサ15は、コマンドを受け取り、コマンドに基づくシーケンスに従って半導体記憶装置1の全体を制御する。
電圧生成回路16は、シーケンサ15からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な種々の電圧を生成する。電圧生成回路16は、生成した電圧をドライバセット17及びロウデコーダ18に供給する。
ドライバセット17は、レジスタ14からのアドレスに基づいて、電圧生成回路16からの種々の電圧をロウデコーダ18及びセンスアンプ19に供給する。ドライバセット17は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ18に種々の電圧を供給する。
ロウデコーダ18は、レジスタ14からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックBLKを選択する。そして、選択されたブロックBLKには、ドライバセット17からの電圧が転送される。ロウデコーダ18は、ブロックデコーダ181、転送スイッチ群182、サイドスイッチ群183、及び接地スイッチ群184を含む。ロウデコーダ18の構成の詳細については、後述する。
センスアンプ19は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路11に転送する。センスアンプ19は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプ19は、レジスタ14からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
1.1.2 メモリセルアレイの構成について
次に、第1実施形態に係る半導体記憶装置のメモリセルアレイの構成について説明する。図2は、第1実施形態に係る半導体記憶装置1のメモリセルアレイ10の構成を説明するための回路図の一例である。図2では、メモリセルアレイ10に含まれる1つのブロックBLKを抽出して示している。なお、他のブロックBLKも同様の構成を示している。
次に、第1実施形態に係る半導体記憶装置のメモリセルアレイの構成について説明する。図2は、第1実施形態に係る半導体記憶装置1のメモリセルアレイ10の構成を説明するための回路図の一例である。図2では、メモリセルアレイ10に含まれる1つのブロックBLKを抽出して示している。なお、他のブロックBLKも同様の構成を示している。
図2に示すように、ブロックBLKは、例えば4つのストリングユニットSU(SU0〜SU3)を含む。ストリングユニットSUの各々は、複数のNANDストリングNSを含む。NANDストリングNSの各々は、例えば8つのメモリセルトランジスタMT(MT0〜MT7)、及び選択トランジスタST1並びにST2を含む。
メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含む積層ゲートを備える。メモリセルトランジスタMT0〜MT7は、直列に接続されている。選択トランジスタST1及びST2は、データの書込み、読出しを行うNANDストリングNSの選択に用いる。選択トランジスタST1の一端は、メモリセルトランジスタMT7の一端に接続される。選択トランジスタST2の一端は、メモリセルトランジスタMT0の一端に接続される。
メモリセルアレイ10には、ビット線BLと、ワード線WLと、セレクトゲート線SGD及びSGSと、ソース線CELSRCと、が設けられる。
ビット線BLは、例えばm本(ビット線BL0〜BL(m−1))(mは自然数)設けられる。ビット線BL0〜BL(m−1)はそれぞれ、各ストリングユニットSUにおいて同一のカラムに対応するNANDストリングNSに含まれる選択トランジスタST1の他端に共通に接続される。
ワード線WLは、例えば8本(ワード線WL0〜WL7)設けられる。ワード線WL0〜WL7はそれぞれ、各ストリングユニットSUに含まれるメモリセルトランジスタMT0〜MT7の制御ゲートに共通に接続される。
セレクトゲート線SGDは、例えば4本(セレクトゲート線SGD0〜SGD3)設けられる。セレクトゲート線SGD0〜SGD3はそれぞれ、ストリングユニットSU0〜SU3に含まれる選択トランジスタST1のゲートに接続される。
セレクトゲート線SGSは、例えば1本設けられる。セレクトゲート線SGSは、各ストリングユニットSUに含まれる選択トランジスタST2のゲートに共通に接続される。
ソース線CELSRCは、例えば複数のブロックBLK間で共通に設けられる。ソース線CELSRCは、各ストリングユニットSUに含まれる選択トランジスタST2の他端に共通に接続される。
なお、データの読出し及び書込みは、同一のワード線WLに接続されるメモリセルトランジスタMTに対して一括して行われる。この単位は、ページとして扱われる。
次に、メモリセルアレイ10の断面構造について図3を用いて説明する。図3は、第1実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図3は、例えば、1つのブロックBLK内の2つのストリングユニットSUに関する部分を示している。具体的には、図3は、Y方向に並ぶ2つのストリングユニットSUのそれぞれの2つのNANDストリングNSと、その周辺の部分と、を示している。そして、図3に示される構成が、X方向に複数配列されており、例えばX方向に並ぶ複数のNANDストリングNSの集合が1つのストリングユニットSUに相当する。
半導体記憶装置1は、半導体基板20上に設けられている。以下の説明では、半導体基板20の表面と平行な面をXY平面とし、XY平面に垂直な方向をZ方向とする。また、X方向とY方向は、互いに直交するものとする。
半導体基板20の上部には、p型ウェル領域20pが設けられる。p型ウェル領域20p上に、複数のNANDストリングNSが設けられる。すなわち、p型ウェル領域20p上には、例えば、セレクトゲート線SGSとして機能する配線層21、ワード線WL0〜WL7として機能する8層の配線層22、及びセレクトゲート線SGDとして機能する配線層23が、順次積層される。配線層21及び23は、複数層積層されていてもよい。積層された配線層間には、図示せぬ絶縁膜が設けられる。
配線層21は、例えば、1つのブロックBLK内の複数のNANDストリングNSの各々の選択トランジスタST2のゲートを電気的に接続する。配線層22は、各層毎に、1つのブロックBLK内の複数のNANDストリングNSの各々のメモリセルトランジスタMTの制御ゲートを電気的に接続する。配線層23は、1つのストリングユニットSU内の複数のNANDストリングNSの各々の選択トランジスタST1のゲートを電気的に接続する。
メモリホールMHは、Z方向に沿って、配線層23よりも上層から配線層23、22、21を通過し、p型ウェル領域20pに達するように形成される。メモリホールMHの側面上には、ブロック絶縁膜24、電荷蓄積層(絶縁膜)25、及びトンネル酸化膜26が順に設けられる。なお、電荷蓄積層25は、絶縁膜に限らず、浮遊ゲートとして機能する導電膜でもよい。メモリホールMH内には、半導体ピラー(導電膜)27が埋め込まれる。半導体ピラー27は、例えばノンドープのポリシリコンであり、NANDストリングNSの電流経路として機能する。半導体ピラー27の上端上には、ビット線BLとして機能する配線層28が設けられる。
以上のように、p型ウェル領域20pの上方には、選択トランジスタST2、複数のメモリセルトランジスタMT、及び選択トランジスタST1が順に積層されており、1つのメモリホールMHが、1つのNANDストリングNSに対応している。
p型ウェル領域20pの上部には、n+型不純物拡散領域29及びp+型不純物拡散領域30が設けられる。n+型不純物拡散領域29の上面には、コンタクトプラグ31が設けられる。コンタクトプラグ31の上面には、ソース線CELSRCとして機能する配線層32が設けられる。p+型不純物拡散領域30の上面にはコンタクトプラグ33が設けられる。コンタクトプラグ33の上面には、ウェル線CPWELLとして機能する配線層34が設けられる。
なお、メモリセルアレイ10の構成については、その他の構成であってもよい。メモリセルアレイ10の構成については、例えば“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.1.3 メモリセルアレイ及びロウデコーダのレイアウトについて
次に、第1実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダのレイアウトについて説明する。図4は、第1実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダの平面レイアウトの一例であり、Z方向から見た場合の平面図を示す。
次に、第1実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダのレイアウトについて説明する。図4は、第1実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダの平面レイアウトの一例であり、Z方向から見た場合の平面図を示す。
図4に示すように、メモリセルアレイ10内の複数のブロックBLKは、Y方向に並ぶ。具体的には、例えば、メモリセルアレイ10は、Y方向に沿う一端側にブロックBLK0が設けられ、他端側に向けて複数のブロックBLKが昇順(BLK1、BLK2、…)に設けられる。
ブロックデコーダ181、及び接地スイッチ群184は、X方向に沿ってメモリセルアレイ10を挟んで設けられる。転送スイッチ群182(182A及び182B)、及びサイドスイッチ群183(183A及び183B)は、X方向に沿ってメモリセルアレイ10を挟む複数の領域に設けられる。ブロックデコーダ181は、例えば、X方向に沿ってメモリセルアレイ10の一方に設けられる。ブロックデコーダ181は、複数のブロックデコーダBD(BD0、BD1、…)を含む。具体的には、例えば、ブロックデコーダ181は、Y方向に沿う一端側にブロックデコーダBD0が設けられ、他端側に向けてブロックデコーダBDが昇順(BD1、BD2、…)に設けられる。1つのブロックデコーダBD(BD0、BD1、…)は、2つのブロックBLK(BLK0及びBLK1、BLK2及びBLK3、…)に対応付けられる。
転送スイッチ群182は、転送スイッチ群182A及び転送スイッチ群182Bを含む。転送スイッチ群182Aは、X方向に沿ってメモリセルアレイ10の一方に設けられ、転送スイッチ群182Bは、他方に設けられる。転送スイッチ群182Aは、例えば、X方向に沿ってメモリセルアレイ10とブロックデコーダ181との間に設けられる。転送スイッチ群182A及び182Bはそれぞれ、更に複数の転送スイッチ群SWA(SWA0、SWA1、…)及びSWB(SWB0、SWB1、…)を含む。具体的には、例えば、転送スイッチ群SWA及びSWBはそれぞれ、Y方向に沿う一端側に転送スイッチ群SWA0及びSWB0が設けられ、他端側に向けて転送スイッチ群SWA(SWA1、SWA2、…)、及びSWB(SWB1、SWB2、…)が昇順に設けられる。1つの転送スイッチ群SWA又はSWBは、1つのブロックBLKに対応付けられる。具体的には、例えば、転送スイッチ群SWA(SWA0、SWA1、…)は、それぞれ偶数番目のブロックBLK(BLK0、BLK2、…)に対応付けられる。また、転送スイッチ群SWB(SWB0、SWB1、…)は、それぞれ奇数番目のブロックBLK(BLK1、BLK3、…)に対応付けられる。
サイドスイッチ群183は、例えば、サイドスイッチ群183A及びサイドスイッチ群183Bを含む。サイドスイッチ群183A及び183Bは、例えば、それぞれY方向に沿って転送スイッチ群182A及び182Bの他端側に設けられる。サイドスイッチ群183A及び183Bは、それぞれ転送スイッチ群182A及び182Bに対応付けられる。なお、サイドスイッチ群183は、図4に示される位置に限らず、転送スイッチ群182に対して任意の位置に配置可能である。
接地スイッチ群184は、メモリセルアレイ10を挟んで、X方向に沿ってブロックデコーダ181と反対側に設けられる。接地スイッチ群184は、複数の接地トランジスタGSW(GSW0、GSW1、…)を含む。1つの接地トランジスタGSW(GSW0、GSW1、…)は、それぞれ2つのブロックBLK((BLK0、BLK1)、(BLK2、BLK3)、…)に対応付けられる。
以上のように対応付けられている場合、ブロックデコーダBD0、転送スイッチ群SWA0及びSWB0、並びに接地トランジスタGSW0は、例えば、配線L1によって共通接続される。また、例えば、ブロックデコーダBD0及び接地トランジスタGSW0は、配線L2によって接続される。配線L1及びL2は、例えば、Z方向に延びるコンタクトと、X方向に延びる配線とを含む。この場合、X方向に延びる配線は、例えば、メモリセルアレイ10の上方に設けられてもよい。転送スイッチ群SWA0は、配線L1の位置LPAで、配線L1と接続される。転送スイッチ群SWB0は、配線L1の位置LPBで、配線L1と接続される。位置LPA及びLPBは、メモリセルアレイ10を挟む。
同様に、ブロックデコーダBD1、転送スイッチ群SWA1及びSWB1、並びに接地トランジスタGSW1は、配線L1に対応する配線(図示せず)によって接続され、ブロックデコーダBD1及び接地トランジスタGSW1は、配線L2に対応する配線によって接続される。このように、対応付けられている1つのブロックデコーダBD、1つの転送スイッチ群SWA及びSWB、並びに1つの接地トランジスタGSWの各組に対して、配線L1及びL2に対応する2つの配線(図示せず)が設けられている。
配線L1及びL2は、メモリセルアレイ10をX方向に通過する長さを有する。このため、配線L1及びL2は、X方向の長さ(例えば数ミリメートル)に対して、配線径が非常に細い(例えば数ナノメートル)。
1.1.4 ロウデコーダの構成について
次に、第1実施形態に係る半導体記憶装置のロウデコーダの構成について説明する。
次に、第1実施形態に係る半導体記憶装置のロウデコーダの構成について説明する。
図5は、第1実施形態に係る半導体記憶装置のブロックデコーダの構成を示す回路図の一例である。図5に示すように、ブロックデコーダBD0は、論理回路LCと、論理積回路ANDと、インバータNVと、レベルシフタLSと、を備えている。
論理回路LCは、レジスタ14から入力されたブロックアドレス信号BLKADDに基づき、出力信号を出力する。論理回路LCは、ブロックアドレス信号BLKADDがヒットするブロックデコーダBD0においては、全ての出力信号が“H”レベルとなり、ヒットしないブロックデコーダBD0においては、いずれかの出力信号が“L”レベルとなる。論理積回路ANDは、論理回路LCの出力信号の論理積結果をデコード後信号RDECADとしてインバータNV及びレベルシフタLSに出力する。つまり、ブロックアドレス信号BLKADDがヒットするブロックデコーダBD0においては、デコード後信号RDECADは、“H(High)”レベルが出力される。また、ブロックアドレス信号BLKADDがヒットしないブロックデコーダBD0においては、デコード後信号RDECADは、“L(Low)”レベルが出力される。
インバータNVは、論理積回路ANDから出力されるデコード後信号RDECADを反転させる。インバータNVは、反転の結果、デコード後反転信号RDECADnを配線L2に出力する。
なお、論理積回路AND及びインバータNVは、例えば、電源電圧VDD(例えば2V)によって駆動する。このため、“H”レベルのデコード後信号RDECAD及びデコード後反転信号RDECADnは、例えば2V程度の電圧値を有する。
レベルシフタLSは、昇圧電圧VBST(例えば30V)を目標電圧として、入力されたデコード後信号RDECADの電圧値を適切な電圧値に昇圧する。レベルシフタLSは、昇圧の結果、ブロック選択信号BLKSELを配線L1に出力する。具体的には、レベルシフタLSは、デコード後信号RDECADとして“H”レベルが入力された場合、“H”レベルのブロック選択信号BLKSELとして昇圧電圧VBSTを出力し、“L”レベルが入力された場合、“L”レベルのブロック選択信号BLKSELとして接地電圧VSS(例えば0V)を出力する。昇圧電圧VBSTは、接地電圧VSSより大きい電圧値であり、データを書込む際に、メモリセルトランジスタMTのゲートに印加される書込み電圧VPGM(例えば20V)よりも大きい電圧値である。
以上の構成により、ブロックデコーダBD0は、“H”レベルの場合の電圧値の大きさが異なるブロック選択信号BLKSELを配線L1に、デコード後反転信号RDECADnを配線L2に、それぞれ出力する。ブロック選択信号BLKSEL及びデコード後反転信号RDECADnは、一方が“H”レベルの場合、他方が“L”レベルとなる反転信号の関係を有する。言い換えると、同時に出力されるブロック選択信号BLKSEL及びデコード後反転信号RDECADn同士は、互いに異なる論理レベルを有する。
図6は、第1実施形態に係る半導体記憶装置の転送スイッチ群及び接地トランジスタの構成を示す回路図の一例である。図6では、ブロックデコーダBD0に接続される転送スイッチ群SWA0及びSWB0、並びに接地トランジスタGSW0の組と、ブロックデコーダBD1に接続される転送スイッチ群SWA1及びSWB1、並びに接地トランジスタSGW1の組と、が一例として示される。
図6に示すように、接地トランジスタGSW0の一端には、例えばグラウンド(図示せず)が接続されて接地電圧VSSが供給される。接地トランジスタGSW0の他端には、配線L1が接続される。接地トランジスタGSW0のゲートには、配線L2を介して、デコード後反転信号RDECADnが転送される。すなわち、接地トランジスタGSW0は、デコード後反転信号RDECADnが“H”レベルの場合はオン状態となり、配線L1に接地電圧VSSを転送する。一方、接地トランジスタGSW0は、デコード後反転信号RDECADnが“L”レベルの場合はオフ状態となり、グラウンド(図示せず)と配線L1とを切断する。
ブロック選択信号BLKSELは、配線L1を介して、転送スイッチ群SWA0及びSWB0と、接地トランジスタGSW0の他端と、に転送される。転送スイッチ群SWA0及びSWB0はそれぞれ、複数の転送トランジスタTA(TA0〜TA12)及びTB(TB0〜TB12)を含む。転送トランジスタTA及びTBの各々のゲート(「Transfer‐G」ともいう。)はそれぞれ、配線L1のうちのブロックデコーダBD0と接地トランジスタGSW0との間のノードnA及びnBにおいて、配線L1に共通接続される。ノードnA及びnBは、それぞれ位置LPA及びLPBでのノードである。転送トランジスタTA及びTBは、ブロック選択信号BLKSELが“H”レベルの場合はオン状態となり、“L”レベルの場合はオフ状態となる。
上述の通り、ブロック選択信号BLKSELとデコード後反転信号RDECADnとは、互いに異なる論理レベルを有する。すなわち、配線L1は、接地トランジスタGSW0がオン状態の場合、接地電圧VSSが転送され、オフ状態の場合、昇圧電圧VBSTが転送される。
配線CGIA(CGIA0〜CGIA7)、SGDIA(SGDIA0〜SGDIA3)、及びSGSIAの各々は、転送スイッチ群SWA(SWA0、SWA1、…)を介して、それぞれブロックBLK(BLK0、BLK2、…)に接続される。具体的には、配線CGIA0〜CGIA7はそれぞれ、転送スイッチ群SWA0の転送トランジスタTA0〜TA7を介してブロックBLK0のワード線WL0〜WL7に接続される。配線SGDIA0〜SGDIA3はそれぞれ、転送スイッチ群SWA0の転送トランジスタTA8〜TA11を介してブロックBLK0のセレクトゲート線SGD0〜SGD3に接続される。配線SGSIAは、転送スイッチ群SWA0の転送トランジスタTA12を介してブロックBLK0のセレクトゲート線SGSに接続される。
配線CGIB(CGIB0〜CGIB7)、SGDIB(SGDIB0〜SGDIB3)、及びSGSIBの各々は、転送スイッチ群SWB(SWB0、SWB1、…)を介して、それぞれブロックBLK(BLK1、BLK3、…)に接続される。具体的には、配線CGIB0〜CGIB7はそれぞれ、転送スイッチ群SWB0の転送トランジスタTB0〜TB7を介してブロックBLK1のワード線WL0〜WL7に接続される。配線SGDIB0〜SGDIB3はそれぞれ、転送スイッチ群SWB0の転送トランジスタTB8〜TB11を介してブロックBLK1のセレクトゲート線SGD0〜SGD3に接続される。配線SGSIBは、転送スイッチ群SWB0の転送トランジスタTB12を介してブロックBLK1のセレクトゲート線SGSに接続される。
以上の構成により、ブロックデコーダBD0から出力されるブロック選択信号BLKSELは、ブロックBLK0及びBLK1にそれぞれ電圧を転送する転送トランジスタTA及びTBを、同時にオン状態とさせる。すなわち、ブロックデコーダBD0は、ブロックBLK0及びブロックBLK1を同時に選択する。この場合、ブロックBLK0には、配線CGIA、SGDIA、及びSGSIAの電圧が転送され、ブロックBLK1には、配線CGIB、SGDIB、及びSGSIBの電圧が転送される。
ブロックBLK2及びBLK3についても同様であり、ブロックBLK2及びBLK3のためのブロックデコーダBD1は、対応するブロック選択信号BLKSELを用いて、ブロックBLK2及びブロックBLK3を同時に選択する。他のブロックBLKの対についても同様である。
図7は、第1実施形態に係る半導体記憶装置のサイドスイッチ群の構成を示す回路図の一例である。図7に示すように、サイドスイッチ群183A及び183Bは、それぞれサイドトランジスタSA(SA0〜SA13)、及びSB(SB0〜SB13)を含む。ドライバセット17は、ドライバCGdrv(CGdrv0〜CGdrv7)、SGDdrv(SGDdrv0〜SGDdrv3)、SGSdrv、及びUCGdrvを含む。ドライバCGdrv、SGDdrv、SGSdrv、及びUCGdrvの各々は、それぞれ独立に電圧を出力することができる。
配線CGIA0〜CGIA7は、それぞれサイドトランジスタSA0〜SA7を介して、配線CGI0〜CGI7に接続される。配線SGDIA0〜SGDIA3は、それぞれサイドトランジスタSA8〜SA11を介して、配線SGDI0〜SGDI3に接続される。配線SGSIAは、サイドトランジスタSA12を介して、配線SGSIに接続される。また、配線CGIA、SGDIA、及びSGSIAは、サイドトランジスタSA13を介して、配線UCGIに接続される。
配線CGIB0〜CGIB7は、それぞれサイドトランジスタSB0〜SB7を介して、配線CGI0〜CGI7に接続される。配線SGDIB0〜SGDIB3は、それぞれサイドトランジスタSB8〜SB11を介して、配線SGDI0〜SGDI3に接続される。配線SGSIBは、サイドトランジスタSB12を介して、配線SGSIに接続される。また、配線CGIB0〜CGIB7は、サイドトランジスタSB13を介して、配線UCGIに接続される。
配線CGI0〜CGI7は、それぞれドライバCGdrv0〜CGdrv7によって駆動される。配線SGDI0〜SGDI3は、それぞれドライバSGDdrv0〜SGDdrv3によって駆動される。配線SGSIは、ドライバSGSdrvによって駆動される。配線UCGIは、ドライバUCGdrvによって駆動される。
サイドトランジスタSA0〜SA12、及びSB13の各々のゲートは、共通の信号SIDESELが入力される。すなわち、サイドトランジスタSA0〜SA12、及びSB13は、信号SIDESELが“H”レベルの場合はオン状態となり、“L”レベルの場合はオフ状態となる。
サイドトランジスタSB0〜SB12、及びSA13の各々のゲートは、共通の信号SIDESELnが入力される。すなわち、サイドトランジスタSB0〜SB12、及びSA13は、信号SIDESELnが“H”レベルの場合はオン状態となり、“L”レベルの場合はオフ状態となる。
信号SIDESELn及び信号SIDESELは、互いに異なる論理レベルを有する。なお、図6及び図7の例によれば、信号SIDESEL及びSIDESELnは、それぞれ偶数番目のブロックBLK(BLK0、BLK2、…)及び奇数番目のブロックBLK(BLK1、BLK3、…)を選択する機能を有する。この場合、信号SIDESEL及びSIDESELnは、例えば、ブロックアドレス信号BLKADDの最下位ビットが入力されることにより実現され得るが、その他の方法により実現されてもよい。
以上の構成により、信号SIDESELが“H”レベル(かつ信号SIDESELnが“L”レベル)の場合、ドライバCGdrv、SGDdrv、及びSGSdrvから出力される電圧は、サイドスイッチ群183Aを介して配線CGIA、SGDIA、及びSGSIAに転送される。ドライバUCGdrvから出力される電圧は、サイドスイッチ群183Bを介して配線CGIB、SGDIB、及びSGSIBに転送される。この場合、配線CGIA、SGDIA、及びSGSIAが選択され、配線CGIB、SGDIB、及びSGSIBが非選択となる。
また、信号SIDESELnが“H”レベル(かつ信号SIDESELが“L”レベル)の場合、ドライバCGdrv、SGDdrv、及びSGSdrvから出力される電圧は、サイドスイッチ群183Bを介して配線CGIB、SGDIB、及びSGSIBに転送される。ドライバUCGdrvから出力される電圧は、サイドスイッチ群183Aを介して配線CGIA、SGDIA、及びSGSIAに転送される。この場合、配線CGIB、SGDIB、及びSGSIBが選択され、配線CGIA、SGDIA、及びSGSIAが非選択となる。
1.2 本実施形態に係る効果
第1実施形態によれば、書込み動作の際の誤書込みを低減することができる。本効果につき、以下に説明する。
第1実施形態によれば、書込み動作の際の誤書込みを低減することができる。本効果につき、以下に説明する。
半導体記憶装置において、1つのブロックデコーダで2つのブロックを選択する構成を有する場合、転送スイッチ群は、メモリセルアレイを挟んで2つの領域に設けられ得る。2つの領域に設けられた2つの転送スイッチ群は、或る配線を介して1つのブロックデコーダと接続される。当該或る配線は、メモリセルアレイを跨いで設けられるため、配線径に対して非常に長い配線長を有する。このような配線上では、段切れが発生する可能性が増大する。配線に段切れが発生すると、段切れの発生個所において配線が電気的に切断されるか、又は高抵抗状態になる。これにより、段切れの発生した配線は、一端から他端へ電圧を適切なタイミングで転送する機能が喪失する又は低下する。段切れは、例えば、ダスト(dust)の混入、エレクトロマイグレーション(electro - migration)、及びストレスマイグレーション(stress - migration)等の種々の要因によって引き起こされる。ダストの混入は、例えば、配線層の製造工程において発生し得る。エレクトロマイグレーションは、例えば、配線に高電圧が印加されることによって発生し得る。ストレスマイグレーションは、例えば、配線に物理的又は熱的応力がかかることによって発生し得る。
図8は、関連する技術を説明するための模式図である。図8では、上述の如き1つのブロックデコーダで2つのブロックを選択する構成を有する半導体記憶装置において、段切れした配線を有する状態でデータ書込みを行う際の動作を模式的に示している。図8の例では、ブロックBLK0〜BLK2が非選択ブロックであり、ブロックBLK3が選択ブロックである。また、配線L1のうち、転送スイッチ群SWA0と接続されるノードnAと、転送スイッチ群SWB0と接続されるノードnBとの間において、段切れANM1が発生している。更に、図8では、配線CGIA、SGDIA、及びSGSIAのうち、電圧VPGMを転送する配線CGIAが代表として示されている。また、配線CGIB、SGDIB、及びSGSIBのうち、電圧VPGMを転送する配線CGIBが代表として示されている。そして、電圧VPGMを転送する配線CGIBについて以下に記載される現象が、残りの配線CGIB、SGDIB、及びSGSIBにおいても同様に発生する。
図8に示すように、配線CGIAは、非選択であり、接地電圧VSSが転送されている。配線CGIBは、選択であり、書込み電圧VPGMが転送されている。また、ブロックデコーダBD1は、ブロック選択信号BLKSELとして昇圧電圧VBSTを出力する。これにより、転送スイッチ群SWA1及びSWB1内の転送トランジスタがオン状態となり、データはブロックBLK2には書込まれず、ブロックBLK3にのみ書込まれる。
一方、ブロックデコーダBD0は、ブロック選択信号BLKSELとして接地電圧VSSを出力する。これにより、転送スイッチ群SWB0内の転送トランジスタはオフ状態であり、データはブロックBLK1に転送されない。しかしながら、配線L1上ではノードnA及びノードnB間で段切れANM1が発生しているため、ノードnBは、フローティング状態となる。フローティング状態のノードnBは、その他の図示しない配線とのカップリングにより接地電圧VSSより高い電圧を有し得る。このため、転送スイッチ群SWB0内の転送トランジスタが十分にオフ状態を維持せず、選択状態の配線CGIBの電圧が少なくとも或る程度ブロックBLK1に転送される場合がある。つまり、2つのブロックBLK1及びBLK3が、配線CGIBに接続されている状態が生じる。
このような状態では、配線CGIBに対する容量は、配線CGIBに1つのブロックBLKのみが接続されている状態よりも高い。このため、配線CGIBの電圧が十分に上昇せずに、選択ブロックBLK3への書込みが失敗し得る。このように2つのブロックBLKが選択される現象は、ブロックBLK1をバッドブロックとして登録した場合でも、解消しない。このため、このような段切れによる複数ブロックBLKへの選択が発生する半導体記憶装置は、段切れが一か所において生じているに過ぎないにも関わらず、不良品(Chip kill)として扱わざるを得ないため、歩留まりの低下にもつながる。
つまり、従来の半導体記憶装置は、配線に段切れが発生した場合に、複数ブロックBLKが並行して選択される可能性がある、という点について検討の余地がある。
図9は、第1実施形態に係る半導体記憶装置の効果を説明するための模式図である。図9では、図8と同様、配線L1のうち、ノードnAと、ノードnBとの間において、段切れANM1が発生している。また、図9では、ブロックBLK0及びBLK1は、非書込み対象のブロックである。
図9に示すように、ブロックデコーダBD0は、ブロック選択信号BLKSELとして接地電圧VSSを出力する。ブロック選択信号BLKSELは、ノードnAを介して転送スイッチ群SWA0に転送され、転送スイッチ群SWA0内の転送トランジスタをオフ状態にする。一方、ブロック選択信号BLKSELは、段切れANM1の発生によってノードnBに達しないため、転送スイッチ群SWB0には転送されない。
第1実施形態に係る半導体記憶装置は、1つのブロックデコーダで2つのブロックを選択する構成を有する半導体記憶装置において、接地トランジスタGSW0を備えている。接地トランジスタGSW0の一端には接地電圧VSSが供給され、他端には配線L1が接続される。転送スイッチ群SWA0及びSWB0は、配線L1のうち、接地トランジスタGSW0の他端とブロックデコーダBD0との間に接続される。接地トランジスタGSW0は、ブロック選択信号BLKSELが“L”レベルの場合、オン状態となるようにしている。
このため、ブロック選択信号BLKSELが“L”レベルを出力している場合、接地トランジスタGSW0の他端から供給される接地電圧VSSがノードnB側の配線L1に転送される。すなわち、配線L1に段切れANM1が発生している場合においても、接地電圧VSSがノードnBを介して転送スイッチ群SWB0に転送される。これにより、転送スイッチ群SWA0及びSWB0内の転送トランジスタは、いずれもオフ状態とされることができ、ひいては、ブロックBLK0及びBLK1をそれぞれ非選択ブロックとすることができる。したがって、配線L1に段切れANM1が発生した場合においても、複数ブロックBLKが並行して選択されること抑制することができる。
また、第1実施形態に係る第1の態様によれば、接地トランジスタGSW0のゲートには、配線L2を介してデコード後反転信号RDECADnが入力されるようにしている。上述の通り、デコード後反転信号RDECADnは、論理回路LC及び論理積回路ANDによるデコード後の信号であり、かつレベルシフタLSによる昇圧前の信号であるデコード後信号RDECADを反転させたものである。すなわち、デコード後反転信号RDECADnは、“H”レベルの電圧値が昇圧電圧VBSTよりも低い電源電圧VDD程度の大きさを有する。このため、配線L2に印加される電圧の大きさは電源電圧VDD程度となり、配線L2に高電圧が印加されることを回避することができる。これにより、配線L2について、段切れの主要因の一つであるエレクトロマイグレーションの発生リスクを低減することができる。したがって、複数ブロックBLKが並行して選択されることを抑制することができる。また、非選択ブロックBLKに対応するブロックデコーダBD0では、デコード後反転信号RDECADnは、“H”レベルが出力される。このため、デコード反転信号RDECADnは、非選択ブロックBLKの選択ゲートをオフ状態にするために使用され得る。つまり、デコード後反転信号RDECACnは、既存の信号として生成され得る。この場合、第1実施形態に係る構成のために、デコード後反転信号RDECADnを新たな信号として生成する必要がない。このため、チップサイズの増加を抑制することができる。
また、第1実施形態に係る第2の態様によれば、デコード後反転信号RDECADn及びブロック選択信号BLKSELは、互いに異なる論理レベルを有するようにしている。このため、接地トランジスタGSW0は、ブロック選択信号BLKSELが“L”レベルの場合、自動的に“H”レベルの信号をゲートに入力され、オン状態となる。したがって、複数ブロックBLKが並行して選択されること抑制することができる。また、配線L2は、既存の配線であるため、新たな配線を敷設する必要がない。このため、チップサイズの増加を抑制することができる。
また、第1実施形態に係る半導体記憶装置は、配線L1の段切れANM1に加えて、配線L2に段切れANM2が発生した場合においても、非選択ブロックへの誤書込みを低減することができる。図10は、第1実施形態に係る半導体記憶装置の効果を説明するための模式図である。図10では、図9の状態に加えて、配線L2においても段切れANM2が発生している。
図10に示すように、配線L2において段切れANM2が更に発生した場合、デコード後反転信号RDECADnは、段切れANM2の発生によって接地トランジスタGSW0のゲートに転送されない。このため、ノードnBに加えて、接地トランジスタGSW0のゲートは、フローティング状態となる。フローティング状態のノードnB及び接地トランジスタGSW0のゲートの電位は、その他の図示しない配線とのカップリングにより“L”レベルよりも高い電位まで上昇し得る。しかしながら、接地トランジスタGSW0のゲートの電位が“L”レベル(VSS)より上昇して接地トランジスタGSW0の閾値電圧を超えた場合、接地トランジスタGSW0はオン状態となる。このため、ノードnBは、接地トランジスタGSW0を介して接地電圧VSSが転送されることにより、フローティング状態が解消される。これにより、転送スイッチ群SWB0は、ノードnBを介して接地電圧VSSが転送され、配線CGIBからブロックBLK1への書込み電圧VPGMの転送を抑制することができる。したがって、配線L1及び配線L2にそれぞれ段切れANM1及びANM2が発生した場合においても、複数ブロックBLKが並行して選択されることを抑制することができる。
なお、配線L2は、ブロックデコーダBD0と接地トランジスタGSW0を接続するため、X方向に沿ってメモリセルアレイ10を跨ぐ長さを有する。このため、配線L2には、配線L1と同程度の確率で段切れが発生し得る。しかしながら、配線L1及び配線L2において同時に段切れが発生する確率は、配線L1において段切れが発生する確率と、配線L2において段切れが発生する確率とを乗じた値となるため、配線L1又は配線L2が1本段切れする確率と比較して極めて低い。このため、配線L1及び配線L2にそれぞれ段切れANM1及びANM2が発生する確率自体を低く抑えることができ、複数ブロックBLKが並行して選択されることを更に抑制することができる。
なお、図9及び図10では、データが書込まれる場合について説明したが、第1実施形態に係る半導体記憶装置は、データの読出し及び消去の場合についても同様に、複数ブロックBLKが並行して選択されることを抑制することができる。
2.第2実施形態
次に、第2実施形態に係る半導体記憶装置について説明する。第2実施形態に係る半導体記憶装置は、接地トランジスタGSWに代えて、トランジスタ以外の接地スイッチGSWaを設けることにより、非選択ブロックへの誤書込みを抑制するものである。以下の説明では、第1実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第1実施形態と異なる部分についてのみ説明する。
次に、第2実施形態に係る半導体記憶装置について説明する。第2実施形態に係る半導体記憶装置は、接地トランジスタGSWに代えて、トランジスタ以外の接地スイッチGSWaを設けることにより、非選択ブロックへの誤書込みを抑制するものである。以下の説明では、第1実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第1実施形態と異なる部分についてのみ説明する。
2.1 接地スイッチ群の構成について
図11は、第2実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダの平面レイアウトの一例であり、Z方向から見た場合の平面図を示す。図11に示すように、接地スイッチ群184は、複数の接地スイッチGSWa(GSW0a、GSW1a、…)を含む。
図11は、第2実施形態に係る半導体記憶装置のメモリセルアレイ及びロウデコーダの平面レイアウトの一例であり、Z方向から見た場合の平面図を示す。図11に示すように、接地スイッチ群184は、複数の接地スイッチGSWa(GSW0a、GSW1a、…)を含む。
接地スイッチGSWaは、例えば、配線L1とグラウンド(図示せず)とを常に電気的に接続する素子である。配線L1とグラウンド(図示せず)との間に電位差がある場合、配線L1から接地スイッチGSWaを介して微弱な電流が流れる。しかしながら、その電流の大きさは、転送スイッチ群SWA及びSWBの正常動作を妨げない程度に小さくなるように調整される。接地スイッチGSWaは、例えば、高抵抗素子及び定電流スイッチを含む。1つの接地スイッチGSWa(GSW0a、GSW1a、…)は、それぞれ1つのブロックBLK(BLK0、BLK1、…)に対応付けられる。
以上のように対応付けられている場合、ブロックデコーダBD0、転送スイッチ群SWA0及びSWB0、並びに接地スイッチGSW0aは、例えば、配線L1によって共通接続される。第2実施形態に係る半導体記憶装置は、ブロックデコーダ181と接地スイッチ群184とが配線L2によって接続されていない点において、第1実施形態に係る半導体記憶装置と相違する。
図12は、第2実施形態に係る半導体記憶装置の転送スイッチ群及び接地スイッチの構成を示す回路図の一例である。図12では、ブロックデコーダBD0に接続される転送スイッチ群SWA0及びSWB0、並びに接地スイッチSGW0aと、ブロックデコーダBD1に接続される転送スイッチ群SWA1及びSWB1、並びに接地スイッチSGW1aとの組が一例として示される。
図12に示すように、接地スイッチGSW0aの一端には、接地電圧VSSが供給される。接地スイッチGSW0aの他端には、配線L1が接続される。すなわち、接地スイッチGSW0aは、常時オン状態となり、転送スイッチ群SWA0及びSWB0の正常動作を妨げない程度に配線L1からの電流をリークさせる。一方、接地スイッチGSW0aは、例えば、配線L1がブロックデコーダBD0に対してフローティング状態の場合、配線L1に接地電圧VSSを転送する。すなわち、配線L1は、ブロックデコーダBD0に接続されている場合、ブロック選択信号BLKSELが転送され、ブロックデコーダBD0に対してフローティング状態の場合、接地電圧VSSが転送される。
2.2 本実施形態に係る効果
図13は、第2実施形態に係る半導体記憶装置の効果を説明するための模式図である。図13では、図9と同様、配線L1のうち、転送スイッチ群SWA0と接続されるノードnAと、転送スイッチ群SWB0と接続されるノードnBとの間において、段切れANM1が発生している。また、図13では、ブロックBLK0及びBLK1は、非書込み対象のブロックである。
図13は、第2実施形態に係る半導体記憶装置の効果を説明するための模式図である。図13では、図9と同様、配線L1のうち、転送スイッチ群SWA0と接続されるノードnAと、転送スイッチ群SWB0と接続されるノードnBとの間において、段切れANM1が発生している。また、図13では、ブロックBLK0及びBLK1は、非書込み対象のブロックである。
図13に示すように、ブロックデコーダBD0は、ブロック選択信号BLKSELとして接地電圧VSSを出力する。ブロック選択信号BLKSELは、ノードnAを介して転送スイッチ群SWA0に転送され、転送スイッチ群SWA0内の転送トランジスタをオフ状態にする。一方、ブロック選択信号BLKSELは、段切れANM1の発生によってノードnBに達しないため、転送スイッチ群SWB0には転送されない。
しかしながら、第2実施形態に係る半導体記憶装置は、1つのブロックデコーダで2つのブロックを選択する構成を有する半導体記憶装置において、接地スイッチGSW0aを備えている。接地スイッチGSW0aの一端には接地電圧VSSが供給され、他端には配線L1が接続される。転送スイッチ群SWA0及びSWB0は、配線L1のうち、接地トランジスタGSW0の他端とブロックデコーダBD0との間に接続される。接地スイッチGSW0aは、例えば、高抵抗素子又は定電流スイッチを含み、常時オン状態となるようにしている。
このため、ブロック選択信号BLKSELが“H”レベルを出力している場合、配線L1には、接地スイッチGSW0aを介して図示しないグラウンドへ向けて微弱な電流が流れる。しかしながら、当該電流の大きさは限定的であり、転送スイッチ群SWA0及びSWB0の正常動作を妨げない。一方、配線L1に段切れANM1が発生している場合、ノードnBは、接地スイッチGSW0aを介して接地電圧VSSが転送されるため、フローティング状態が解消される。これにより、転送スイッチ群SWA0及びSWB0内の転送トランジスタは、いずれもオフ状態とされることができ、ひいては、ブロックBLK0及びBLK1をそれぞれ非選択ブロックとすることができる。したがって、配線L1に段切れANM1が発生した場合においても、複数ブロックBLKが並行して選択されることを抑制することができる。
3.変形例等
実施形態は、上述の第1実施形態及び第2実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第1実施形態及び第2実施形態に係る半導体記憶装置は、3次元積層型のNANDフラッシュメモリについて説明したが、図14及び図15に示す如き2次元積層型のNANDフラッシュメモリにも適用可能である。図14は、第1変形例に係る半導体記憶装置の構成例を示すブロック図である。図15は、第1変形例に係る半導体記憶装置のメモリセルアレイの構成例を示す回路図である。図16は、第1変形例に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図16は、例えば、1つのブロックBLK内の1つのNANDストリングNSに関する部分を示している。そして、図16に示される1つのブロックBLKに係る構成が、X方向に複数配列されている。
実施形態は、上述の第1実施形態及び第2実施形態で述べた形態に限らず、種々の変形が可能である。例えば、第1実施形態及び第2実施形態に係る半導体記憶装置は、3次元積層型のNANDフラッシュメモリについて説明したが、図14及び図15に示す如き2次元積層型のNANDフラッシュメモリにも適用可能である。図14は、第1変形例に係る半導体記憶装置の構成例を示すブロック図である。図15は、第1変形例に係る半導体記憶装置のメモリセルアレイの構成例を示す回路図である。図16は、第1変形例に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図16は、例えば、1つのブロックBLK内の1つのNANDストリングNSに関する部分を示している。そして、図16に示される1つのブロックBLKに係る構成が、X方向に複数配列されている。
図14に示すように、メモリセルアレイ10内の各ブロックBLKは、複数のNANDストリングNSの集合であり、ストリングユニットSUを含まない。
図15では、メモリセルアレイ10に含まれる1つのブロックBLKを抽出して示している。図15に示すように、ブロックBLKは、複数のNANDストリングNSを含む。ビット線BLはそれぞれ、各ブロックBLKにおいて同一のカラムに対応するNANDストリングNSに含まれる選択トランジスタST1の他端に共通に接続される。ワード線WL0〜WL7はそれぞれ、各ブロックBLKに含まれるメモリセルトランジスタMT0〜MT7の制御ゲートに共通に接続される。セレクトゲート線SGD及びSGSは、例えば1本ずつ設けられる。セレクトゲート線SGD及びSGSはそれぞれ、各ブロックBLKに含まれる選択トランジスタST1のゲート及びST2のゲートに共通に接続される。ソース線CELSRCは、各ブロックBLKに含まれる選択トランジスタST2の他端に共通に接続される。なお、データの読出し及び書込みは、3次元積層型NANDフラッシュメモリと同様に、同一のワード線WLに接続されるメモリセルトランジスタMTに対して一括して行われる。上述の通り、この単位は、ページとして扱われる。
図16に示すように、p型ウェル領域20pの上部には、複数のn+型不純物拡散領域41〜43がY方向に沿って設けられる。n+型不純物拡散領域41の各々の間のp型ウェル領域20pの上面上には、ブロック絶縁膜44が設けられる。ブロック絶縁膜44の上面上には、例えば、浮遊ゲート(FG)として機能する電荷蓄積層45が設けられる。電荷蓄積層45は、絶縁層であってもよい。電荷蓄積層45の上方には、ワード線WLとして機能する配線層46(WL0〜WL7)が設けられる。配線層46の各々は、例えばX方向に延びる。n+型不純物拡散領域41及び42の間のp型ウェル領域20pの上方には、セレクトゲート線SGDとして機能する配線層47が設けられる。n+型不純物拡散領域41及び43の間のp型ウェル領域20pの上方には、セレクトゲート線SGSとして機能する配線層48が設けられる。以上のように、p型ウェル領域20pの上方には、選択トランジスタST2、複数のメモリセルトランジスタMT、及び選択トランジスタST1がY方向に沿って設けられて、1つのNANDストリングNSを構成している。また、n+型不純物拡散領域42及び43の上面にはそれぞれ、ビット線BL及びソース線CELSRCとして機能する配線層49及び50が設けられる。
以上の構成により、2次元積層型NANDフラッシュメモリについても、メモリセルアレイ10及びロウデコーダ18は、図4と同様の平面レイアウトを構成することができる。したがって、第1変形例に係る半導体記憶装置は、第1実施形態に係る半導体記憶装置と同様の効果を得ることができる。
その他、各実施形態において、以下の事項が適用されることが可能である。
多値レベルの読み出し動作(リード)において、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.75V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.7V、及び3.7V〜4.0Vのいずれかの間にしてもよい。
読み出し動作の時間(tR)としては、例えば25μs〜38μs、38μs〜70μs、及び70μs〜80μsのいずれかの間にしてもよい。
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V、及び14.0V〜14.7Vのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
プログラム動作をISPP(Incremental Step Pulse Program)方式としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば7.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、7.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs、1800μs〜1900μs、及び1900μs〜2000μsのいずれかの間にしてもよい。
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.7Vの間である。この場合に限定されることなく、例えば13.7V〜14.8V、14.8V〜19.0V, 19.0〜19.8V、及び19.8V〜21Vのいずれかの間であってもよい。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs、4000μs〜5000μs、及び4000μs〜9000μsのいずれかの間にしてもよい。
メモリセルは、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が2〜3nmのSiN、又はSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはRuなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜とに挟まれた膜厚が4〜10nmのシリコン酸化膜を有する。High−k膜としては、HfOなどが挙げられる。また、シリコン酸化膜の膜厚は、High−k膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成される。ここで、仕事関数調整用の材料は、TaOなどの金属酸化膜、又はTaNなどの金属窒化膜である。制御電極としては、Wなどを用いてもよい。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体記憶装置、10…メモリセルアレイ、11…入出力回路、12…ロジック制御回路、13…レディービジー制御回路、14…レジスタ、15…シーケンサ、16…電圧生成回路、21〜23、28、32、32、34、46〜50…配線層、24…ブロック絶縁膜、25、45…電荷蓄積層、26…トンネル酸化膜、27…半導体ピラー、29、41〜43…n+型不純物拡散領域、30…p+型不純物拡散領域、31、33…コンタクトプラグ、181…ブロックデコーダ、182…転送スイッチ群、183…サイドスイッチ群、184…接地スイッチ群。
Claims (8)
- 第1配線に第1信号を出力し、第2配線に第2信号を出力するロウデコーダと、
一端に第1電圧が供給され、他端が前記第1配線に接続され、ゲートが前記第2配線に接続されたスイッチと、
前記第1配線のうちの前記ロウデコーダと前記スイッチの他端との間の接続位置において、ゲートが前記第1配線に接続された第1トランジスタ及び第2トランジスタと、
互いに反転した論理レベルを有する信号が各々のゲートに入力される第3トランジスタ及び第4トランジスタと、
前記第3トランジスタを介して前記第1トランジスタの一端と接続され、前記第4トランジスタを介して前記第2トランジスタの一端と接続されたドライバと、
を備える半導体記憶装置。 - 前記スイッチは、前記第1信号が前記第1論理レベルの場合、前記第2信号が前記第2配線を介して前記スイッチのゲートに入力されることにより前記スイッチの一端と他端とを接続し、前記第1信号が第2論理レベルの場合、前記スイッチの一端と他端とを切断する、
請求項1記載の半導体記憶装置。 - 前記第1信号及び前記第2信号は、互いに反転した論理レベルを有する、請求項2記載の半導体記憶装置。
- 前記ロウデコーダは、
第3信号のデコード結果に応じて第4信号を出力するデコーダと、
前記第4信号の電圧レベルをシフトさせて前記第1信号を生成するレベルシフタと、
前記第4信号を反転させて前記第2信号を生成するインバータと、
を含む、請求項2記載の半導体記憶装置。 - 前記第1トランジスタ及び前記第2トランジスタは、メモリセルアレイを挟む、請求項1記載の半導体記憶装置。
- 前記接続位置は、前記第1トランジスタのゲートが接続された第1接続位置と、前記第2トランジスタのゲートが接続された第2接続位置とを含み、
前記第1接続位置及び前記第2接続位置は、メモリセルアレイを挟む、
請求項1記載の半導体記憶装置。 - 前記半導体記憶装置は、第1組及び第2組を備え、
前記第1組及び第2組の各々は、前記ロウデコーダ、前記第1トランジスタ、及び前記第2トランジスタを備え、
前記ドライバは、前記第3トランジスタを介して前記第1組の前記第1トランジスタの一端及び前記第2組の前記第1トランジスタの一端に接続され、前記第4トランジスタを介して前記第1組の前記第2トランジスタの一端及び前記第2組の前記第2トランジスタの一端に接続された、
請求項1記載の半導体記憶装置。 - 第1配線に第1信号を出力するロウデコーダと、
一端に第1電圧が供給され、他端が前記第1配線に接続され、前記一端と前記他端とを常に接続するスイッチと、
前記第1配線のうちの前記ロウデコーダと前記スイッチの他端との間の接続位置において、ゲートが前記第1配線に接続された第1トランジスタ及び第2トランジスタと、
互いに反転した論理レベルを有する信号がゲートに入力される第3トランジスタ及び第4トランジスタと、
前記第3トランジスタを介して前記第1トランジスタの一端と接続され、前記第4トランジスタを介して前記第2トランジスタの一端と接続されたドライバと、
を備える半導体記憶装置。
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