KR102381046B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 비휘발성 메모리 장치는, 드레인 선택 라인, 워드 라인들 및 소오스 선택 라인을 각각 구비하는 복수의 메모리 블록들과, 블록 선택 신호에 응답하여 워드 라인 전압들을 상기 메모리 블록들 중 선택된 메모리 블록에 전달하는 패스 트랜지스터단을 포함하며, 상기 패스 트랜지스터단은 하나의 활성 영역에 서로 이웃하는 것끼리 소오스 및 드레인의 한쪽을 공유하며 직렬로 형성된 복수의 패스 트랜지스터들을 포함하고, 상기 소오스를 공유하는 한 쌍의 패스 트랜지스터들의 드레인들에 전달되는 워드 라인 구동 신호들은 상기 소오스를 통해서 서로 다른 메모리 블록들에 포함된 한 쌍의 워드 라인들에 전달될 수 있다.
본 기술에 따르면, 하나의 활성 영역에 소오스 및 드레인을 공유하는 복수의 패스 트랜지스터들을 형성하여 비활성 영역을 감소시킴으로써 패스 트랜지스터들의 점유 면적을 축소시켜 칩 사이즈를 줄일 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(Semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다.
본 발명의 실시예들은, 칩 사이즈를 줄일 수 있는 비휘발성 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 드레인 선택 라인, 워드 라인들 및 소오스 선택 라인을 각각 구비하는 복수의 메모리 블록들과, 블록 선택 신호에 응답하여 워드 라인 전압들을 상기 메모리 블록들 중 선택된 메모리 블록에 전달하는 패스 트랜지스터단을 포함하며, 상기 패스 트랜지스터단은 하나의 활성 영역에 서로 이웃하는 것끼리 소오스 및 드레인의 한쪽을 공유하며 직렬로 형성된 복수의 패스 트랜지스터들을 포함하고, 상기 소오스를 공유하는 한 쌍의 패스 트랜지스터들의 드레인들에 전달되는 워드 라인 구동 신호들은 상기 소오스를 통해서 서로 다른 메모리 블록들에 포함된 한 쌍의 워드 라인들에 전달될 수 있다.
본 기술에 따르면, 하나의 활성 영역에 소오스 및 드레인을 공유하는 복수의 패스 트랜지스터들을 형성하여 비활성 영역을 감소시킴으로써 패스 트랜지스터들의 점유 면적을 축소시켜 칩 사이즈를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록을 도시한 회로도이다.
도 3은 도 1의 메모리 셀 어레이의 일부분을 도시한 사시도이다.
도 4는 도 1의 행 디코더의 구성을 개략적으로 나타낸 블록도이다.
도 5는 도 4의 패스 트랜지스터단의 레이아웃 패턴을 개략적으로 나타낸 도면이다.
도 6은 도 5의 제1 활성 영역(ACT1)에 배치된 패스 트랜지스터들 및 이에 연계된 배선의 레이아웃 구조를 나타낸 도면이다.
도 7 내지 도 9는 구동 신호 라인 레이아웃 패턴의 다양한 실시 형태를 나타낸 도면들이다.
도 10은 메모리 블록(MB1)의 워드 라인들과 메모리 블록(MB2)의 워드 라인들간 관계를 예시적으로 나타낸 도면이다.
도 11 및 도 12는 도 10에서 메모리 블록(MB2)의 메모리 셀(MC31)이 프로그램되는 경우에 바이어스 인가 상태를 나타낸 도면들이다.
도 13은 메모리 블록(MB1)의 워드 라인들과 메모리 블록(MB2)의 워드 라인들간 관계를 예시적으로 나타낸 도면이다.
도 14는 도 13에서 메모리 블록(MB2)의 메모리 셀(MC31)이 프로그램되는 경우에 바이어스 인가 상태를 나타낸 도면이다.
도 15는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 나타낸 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(DSL,SSL)을 통해 행 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 소거 단위에 해당될 수 있다. 메모리 블록들 각각은 복수의 셀 스트링들(Cell Strings)을 포함할 수 있다. 셀 스트링은 직렬로 연결된 메모리 셀들의 단위이다. 하나의 셀 스트링에 포함된 메모리 셀들은 동일한 선택 트랜지스터에 의해서 선택된다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 그리고, 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL)이나 선택 라인들(DSL,SSL)에 전압 발생기(160)로부터의 구동 신호를 전달한다. 특히, 선택된 메모리 블록의 워드 라인들(WL)에는 고전압의 구동 신호가 제공되어야 한다. 따라서, 고전압을 전달하기 위하여 행 디코더(120)는 고전압 트랜지스터로 이루어진 패스 트랜지스터들을 구비한다.
본 발명의 행 디코더(120)는 상술한 패스 트랜지스터들의 배열 구조 및 레이아웃(Layout) 구조를 재구성하여 점유 면적의 축소가 가능하다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인(BL)으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 감지하여 입출력 버퍼(140)로 전달한다. 소거 동작시 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인(BL)을 플로팅(flaoting)시킬 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 외부로부터 입력되는 쓰기 데이터를 페이지 버퍼(130)로 전달한다. 입출력 버퍼(140)는 읽기 동작시 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력한다. 입출력 버퍼(140)는 어드레스(ADD) 또는 커맨드(CMD)를 행 디코더(120)나 제어 로직(150)에 전달한다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 커맨드(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼(130) 및 전압 발생기(160) 등을 제어한다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들(WL)로 공급될 다양한 종류의 워드라인 전압들(S)과, 메모리 셀들이 형성된 벌크, 예컨대 웰 영역으로 공급될 전압을 발생한다. 각각의 워드 라인들(WL)로 공급될 워드 라인 전압들(S)로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd,Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인(DSL,SSL)에 제공되는 선택 신호(DS,SS)를 생성할 수 있다. 선택 신호(DS)는 셀 스트링을 선택하기 위한 제어 신호이고, 선택 신호(SS)는 접지 선택 신호이다.
도 2는 도 1의 메모리 셀 어레이(110)에 포함된 메모리 블록(MB)을 도시한 회로도이다.
도 2에서는, 예시적으로 메모리 셀 어레이가 3차원 메모리 셀 어레인 것으로 도시되어 있다. 그러나, 메모리 셀 어레이는 2차원 메모리 셀 어레이의 형태로 제공될 수도 있다.
도 2를 참조하면, 메모리 블록(MB)은 복수의 셀 스트링들(CS11,CS12,CS21,CS22)을 포할 수 있다. 복수의 셀 스트링들(CS11,CS12,CS21,CS22) 각각은 기판(미도시)의 주면에 대하여 수직하게 배치된 드레인 선택 트랜지스터(DST), 소오스 선택 트랜지스터(SST), 그리고 복수의 메모리 셀들(DC,MC00-MC47)을 포함할 수 있다. 셀 스트링들(CS11,CS12,CS21,CS22) 각각에서 메모리 셀들(DC,MC00~MC47)은 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 메모리 셀들(DC,MC00~MC47) 중에서 도면부호 MC00~MC47로 표시된 메모리 셀들은 유효한 데이터 저장에 사용되는 메인 메모리 셀들을 나타내고, 도면부호 DC로 표시된 메모리 셀들은 유효한 데이터 저장에 사용되지 않는 더미 메모리 셀을 나타낸다.
복수의 셀 스트링들(CS11,CS12,CS21,CS22)의 소오스 선택 트랜지스터들(SST)의 게이트들은 소오스 선택 라인(SSL)에 공통으로 연결된다. 소오스 선택 트랜지스터들(SST)의 일 단들은 메인 메모리 셀들(MC47)에 연결되고, 타 단들은 공통 소오스 라인(CSL)에 공통으로 연결된다.
셀 스트링들(CS11,CS12)의 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL1)에 연결된다. 마찬가지로, 셀 스트링들(CS21,CS22)의 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL2)에 연결된다.
셀 스트링들(CS11,CS21)의 드레인 선택 트랜지스터들(DST)의 일 단들은 비트 라인(BL1)에 연결되고, 타 단들은 더미 메모리 셀들(DC)에 연결된다. 셀 스트링들(CS12,CS22)의 드레인 선택 트랜지스터들(DST)의 일 단들은 비트 라인(BL2)에 연결되고, 타 단들은 더미 메모리 셀들(DC)에 연결된다.
이하, 설명의 편의를 위하여 행, 열 및 높이 방향이 정의될 것이다.
드레인 선택 라인들(DSL1,DSL2)이 신장되는 방향은 열 방향(RD)일 수 있다. 셀 스트링들(CS11,CS12)은 열 방향(RD)을 따라 배열되어 제1 열을 형성할 수 있다. 셀 스트링들(CS21,CS22)은 열 방향(RD)을 따라 배열되어 제2 열을 형성할 수 있다.
비트 라인들(BL1,BL2)이 신장되는 방향은 행 방향(CD)일 수 있다. 셀 스트링들(CS11,CS21)은 행 방향(CD)을 따라 배열되어 제1 행을 형성할 수 있다. 셀 스트링들(CS12,CS22)은 행 방향(CD)을 따라 배열되어 제2 행을 형성할 수 있다.
소오스 선택 트랜지스터들(SST)로부터 드레인 선택 트랜지스터들(DST)로 향하는 방향은 높이 방향(VD)일 수 있다.
메모리 셀들(DC,MC00~MC47)은 행 방향(CD) 및 열 방향(RD)을 따라 배열되고, 높이 방향(VD)을 따라 적층된 3차원 구조를 형성할 수 있다. 동일한 높이의 메인 메모리 셀들(MC)은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이의 메인 메모리 셀들(MC)은 서로 다른 워드 라인들(WL)에 각각 연결될 수 있다. 마찬가지로, 동일한 높이의 더미 메모리 셀들(DC)은 하나의 더미 워드 라인(DWL)에 공통으로 연결될 수 있다.
동일 열의 드레인 선택 트랜지스터들(DST)은 하나의 드레인 선택 라인(DSL1 또는 DSL2)에 공통으로 연결되고, 서로 다른 열의 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL1,DSL2)에 각각 연결될 수 있다. 동일한 행의 드레인 선택 트랜지스터들(DST)은 동일한 비트 라인(BL1 또는 BL2)에 연결되고, 서로 다른 행의 드레인 선택 트랜지스터들(DST)은 서로 다른 비트 라인들(BL1,BL2)에 각각 연결될 수 있다.
예시적으로, 도 2에서 메모리 블록(MB)은 4개의 셀 스트링들(CS11,CS12, CS21,CS22)을 포함하는 것으로 도시되어 있다. 그러나, 메모리 블록(MB)의 셀 스트링들의 개수는 이에 한정되지 않으며, 셀 스트링들은 행 방향(CD) 또는 열 방향(RD)을 따라 둘 이상 제공될 수 있다.
예시적으로, 도 2에서 소오스 선택 트랜지스터들(SST)은 하나의 소오스 선택 라인(SSL)에 공통으로 연결되는 것으로 도시되어 있다. 그러나, 드레인 선택 트랜지스터들(DST)과 마찬가지로, 동일한 열의 소오스 선택 트랜지스터들(SST)은 하나의 소오스 선택 라인에 공통으로 연결되고, 서로 다른 열의 소오스 선택 트랜지스터들(SST)은 서로 다른 소오스 선택 라인들에 연결되도록 메모리 블록(MB)의 구조가 변경 및 응용될 수 있다.
예시적으로, 도 2에서 각 셀 스트링에 하나의 드레인 선택 트랜지스터(DST) 및 하나의 소오스 선택 트랜지스터(SST)가 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링에 둘 이상의 드레인 선택 트랜지스터들 또는 둘 이상의 소오스 선택 트랜지스터들이 제공될 수 있다.
예시적으로, 도 2에서 각 셀 스트링의 메모리 셀들(DC,MC00~MC47)에 1개의 더미 메모리 셀(DC) 및 48개의 메인 메모리 셀들(MC00~MC47)이 포함되는 것으로 도시되어 있다. 그러나, 각 셀 스트링의 메모리 셀들에 적어도 하나 이상의 메인 메모리 셀이 제공될 수 있고, 각 셀 스트링의 메모리 셀들에 더미 메모리 셀이 제공되지 않거나 두 개 이상의 더미 메모리 셀이 제공될 수 있다.
도 3은 도 1의 메모리 셀 어레이(100)의 일부분을 도시한 사시도이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 기판(10) 상에 수직 기립된 복수개의 수직 채널들(11)과, 수직 채널들(11)을 따라 적층된 복수개의 선택 라인들(DSL,SSL) 및 워드 라인들(DWL,WL)과, 그리고 수직 채널들(11)과 전기적으로 연결된 비트 라인들(BL)을 포함할 수 있다.
수직 채널들(11) 각각의 하단은 기판(10)에 전기적으로 연결되고 그 상단은 비트 라인 콘택(미도시)을 매개로 비트 라인(BL)에 전기적으로 연결될 수 있다. 비트라 인들(BL)은 행 방향(CD)으로 연장되며, 각각의 비트 라인들(BL)은 서로 다른 메모리 블록들(MB)의 수직 채널들(11)에 공통으로 접속될 수 있다.
메모리 셀 어레이(110)는 수직 채널(11)과 워드 라인들(DWL,WL) 사이에 제공된 메모리막(미도시)을 더 포함하는 반도체 메모리 소자, 가령 낸드 플래시 메모리 소자 혹은 저항 메모리 소자일 수 있다.
선택 라인들(DSL,SSL)은 기판(10)에 인접한 소오스 선택 라인(SSL), 비트 라인(BL)에 인접한 드레인 선택 라인(DSL)을 포함할 수 있다. 워드 라인들(DWL,WL)은 소오스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에 배치된 메인 워드 라인들(WL) 및 더미 워드 라인(DWL)을 포함할 수 있다.
선택 라인들(DSL,SSL) 및 워드 라인들(DWL,WL)은 워드 라인 콘택 플러그(미도시)들을 매개로 금속 라인들(미도시)과 전기적으로 연결될 수 있다. 워드 라인 콘택 플러그들이 접촉되는 패드들을 제공하기 위하여, 선택 라인들(DSL,SSL) 및 워드 라인들(DWL,WL)은 그 가장자리 부분이 계단 형태로 노출되도록 피라미드형으로 적층될 수 있다. 이처럼, 선택 라인들(DSL,SSL) 및 워드 라인들(DWL,WL)의 가장자리 부분이 계단 형태로 노출되는 영역을 '슬리밍 영역'이라 한다.
드레인 선택 라인(DSL)은 비트 라인(BL)과 교차하는 방향으로 연장되는 라인 형태를 가질 수 있다. 예컨대, 비트 라인(BL)은 행 방향(CD)으로 연장되고, 드레인 선택 라인(DSL)은 열 방향(RD)으로 연장될 수 있다.
워드 라인들(DWL,WL) 및 소오스 선택 라인(SSL)은 열 방향(RD)으로 형성된 와이드 컷팅부(12)에 의해 절단되어 메모리 블록(MB) 단위로 분리될 수 있다.
워드 라인들(DWL,WL)로는, 앞서 도 1을 참조로 설명한 바와 같이 전압 발생기(160)에서 생성된 워드 라인 전압이 전달된다. 워드 라인 전압에는 프로그램 전압(Vpgm), 비선택 읽기 전압(Vread), 읽기 전압(Vrd), 패스 전압(Vpass) 및 검증 전압(Vfy) 등이 포함될 수 있다. 비선택 읽기 전압(Vread)은 읽기 동작시 비선택된 워드 라인에 제공되는 전압을 의미한다. 읽기 전압(Vrd)는 읽기 동작시 선택된 워드 라인에 제공되는 전압을 의미한다.
프로그램 전압(Vpgm), 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread) 등은 상대적으로 고전압에 해당한다. 따라서, 앞서 도 1을 참조로 설명된 행 디코더(120)에는 고전압을 견딜 수 있는 패스 트랜지스터들이 포함된다.
패스 트랜지스터를 구성하는 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록, 즉 소오스 및 드레인 사이의 펀치 쓰루를 방지하도록 저전압 트랜지스터의 채널보다 길게 형성되어야 한다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록, 즉 게이트와 드레인/소오스 사이의 높은 전위차를 견딜 수 있도록 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성되어야 한다. 다시 말해서, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 칩 면적을 필요로 한다.
이러한 이유로, 공정 미세화를 통해서 메모리 셀의 사이즈가 감소하더라도, 고전압을 제공하기 위한 패스 트랜지스터의 사이즈 축소는 상대적으로 용이하지 못한 형편이다. 본 발명은 패스 트랜지스터들의 레이아웃 변화를 통해서 패스 트랜지스터들의 점유 면적을 줄일 수 있는 기술을 제공할 것이다.
도 4는 도 1의 행 디코더(120)의 구성을 개략적으로 나타낸 블록도이다.
도 4에서는 메모리 블록들(MB1~MB4)의 동작 관점에서 행 디코더(120)를 나타내었으며, 예시적으로 행 디코더(120)가 4개의 메모리 블록들(MB1~MB4)을 구동하기 위한 구조인 것으로 도시하였다.
도 4를 참조하면, 행 디코더(120)는 SI 디코더(121), 블록 디코더(122) 및 복수의 패스 트랜지스터단들(123A~123D)을 포함할 수 있다.
SI 디코더(121)는 입력되는 블록 어드레스가 제1 메모리 블록(MB1)에 대응되는 경우 글로벌 워드 라인들(GWL_A,GWL_D)로 워드 라인 구동신호들(DPSA,SA<00:15>,SA<32:47>,SD<16:31>)을 출력할 수 있다. SI 디코더(121)는 입력되는 블록 어드레스가 제2 메모리 블록(MB2)에 대응되는 경우 글로벌 워드 라인들(GWL_A,GWL_C)로 워드 라인 구동신호들(DPSA,SA<00:15>,SA<32:47>,SC<16:31>)을 출력할 수 있다. SI 디코더(121)는 입력되는 블록 어드레스가 제3 메모리 블록(MB3)에 대응되는 경우 글로벌 워드 라인들(GWL_B,GWL_C)로 워드 라인 구동신호들(DPSB,SB<00:15>,SB<32:47>,SD<16:31>)을 출력할 수 있다. SI 디코더(121)는 입력되는 블록 어드레스가 제4 메모리 블록(MB4)에 대응되는 경우 글로벌 워드 라인들(GWL_B,GWL_D)로 워드 라인 구동신호들(DPSB,SB<00:15>,SB<32:47>,SD<16:31>)을 출력할 수 있다.
블록 디코더(122)는 블록 어드레스에 응답하여 복수의 블록 선택 신호들(BLKWL1~BLKWL4) 중 어느 하나를 활성화시킬 수 있다. 활성화된 블록 선택 신호(BLKWL4)에 의해서 패스 트랜지스터단들(123A~123D) 중 어느 하나의 패스 트랜지스터단이 구동된다.
패스 트랜지스터단들(123A~123D)은 블록 선택 신호들(BLKWL1~BLKWL4)에 응답하여 구동되는 제1 내지 제4 패스 트랜지스터단(123A~123D)을 포함할 수 있다.
제1 패스 트랜지스터단(123A)은 제1 블록 선택 신호(BLKWL1)에 응답하여 구동되는 복수의 패스 트랜지스터들을 포함할 수 있다. 제1 패스 트랜지스터단(123A)에 포함된 패스 트랜지스터들의 드레인들은 글로벌 워드 라인들(GWL_A,GWL_D)에 각각 전기적으로 연결되고, 제1 패스 트랜지스터단(123A)에 포함된 패스 트랜지스터들의 소오스들은 제1 메모리 블록(MB1)의 워드라인들(미도시)에 각각 전기적으로 연결될 수 있다.
제1 메모리 블록(MB1)이 선택된 경우 블록 디코더(122)에 의해 제1 블록 선택 신호(BLKWL1)가 활성화되고, SI 디코더(121)로부터 글로벌 워드 라인들(GWL_A,GWL_D)에 워드 라인 구동 신호들(DPSA,SA<00:15>,SA<32:47>,SD<16:31>)이 제공될 것이다. 제1 패스 트랜지스터단(123A)의 패스 트랜지스터들은 활성화된 제1 블록 선택 신호(BLKWL1)에 응답하여 턴온되어 워드 라인 구동 신호들(DPSA,SA<00:15>,SA<32:47>,SD<16:31>)을 제1 메모리 블록(MB1)의 워드라인들(미도시)에 전달할 수 있다.
제2 패스 트랜지스터단(123B)은 제2 블록 선택 신호(BLKWL2)에 의해 구동되는 복수의 패스 트랜지스터들을 포함할 수 있다. 제2 패스 트랜지스터단(123B)에 포함된 패스 트랜지스터들의 드레인들은 글로벌 워드 라인들(GWL_A,GWL_C)에 각각 전기적으로 연결되고, 제2 패스 트랜지스터단(123B)에 포함된 패스 트랜지스터들의 소오스들은 제2 메모리 블록(MB2)의 워드 라인들(미도시)에 각각 전기적으로 연결될 수 있다.
제2 메모리 블록(MB2)이 선택된 경우 블록 디코더(122)에 의해 제2 블록 선택 신호(BLKWL2)가 활성화되고, SI 디코더(121)로부터 글로벌 워드 라인들(GWL_A,GWL_C)에 워드 라인 구동 신호들(DPSA,SA<00:15>,SA<32:47>,SC<16:31>)이 제공될 것이다. 제2 패스 트랜지스터단(123B)의 패스 트랜지스터들은 활성화된 제2 블록 선택 신호(BLKWL2)에 응답하여 턴온되어 워드 라인 구동 신호들(DPSA,SA<00:15>,SA<32:47>,SC<16:31>)을 제2 메모리 블록(MB2)의 워드 라인들(미도시)에 전달할 수 있다.
제3 패스 트랜지스터단(123C)은 제3 블록 선택 신호(BLKWL3)에 의해 구동되는 복수의 패스 트랜지스터들을 포함할 수 있다. 제3 패스 트랜지스터단(123C)에 포함된 패스 트랜지스터들의 드레인들은 글로벌 워드 라인들(GWL_B,GWL_C)에 각각 전기적으로 연결되고, 제3 패스 트랜지스터단(123C)에 포함된 패스 트랜지스터들의 소오스들은 제3 메모리 블록(MB3)의 워드 라인들(미도시)에 각각 전기적으로 연결될 수 있다.
제3 메모리 블록(MB3)이 선택된 경우 블록 디코더(122)에 의해 제3 블록 선택 신호(BLKWL3)가 활성화되고, SI 디코더(121)로부터 글로벌 워드 라인들(GWL_B,GWL_C)에 워드 라인 구동 신호들(DPSB,SB<00:15>,SB<32:47>,SC<16:31>)이 제공될 것이다. 제3 패스 트랜지스터단(123C)의 패스 트랜지스터들은 활성화된 제3 블록 선택 신호(BLKWL3)에 응답하여 턴온되어 워드 라인 구동 신호들(DPSB,SB<00:15>,SB<32:47>,SC<16:31>)을 제3 메모리 블록(MB3)의 워드 라인들(미도시)에 전달할 수 있다.
제4 패스 트랜지스터단(123D)은 제4 블록 선택 신호(BLKWL4)에 의해 구동되는 복수의 패스 트랜지스터들을 포함할 수 있다. 제4 패스 트랜지스터단(123D)에 포함된 패스 트랜지스터들의 드레인들은 글로벌 워드 라인들(GWL_B,GWL_D)에 각각 전기적으로 연결되고, 제4 패스 트랜지스터단(123D)에 포함된 패스 트랜지스터들의 소오스들은 제4 메모리 블록(MB4)의 메모리 셀들(DC,MC)의 워드 라인들(미도시)에 각각 전기적으로 연결될 수 있다.
제4 메모리 블록(MB4)이 선택된 경우, 블록 디코더(122)에 의해 제4 블록 선택 신호(BLKWL4)가 활성화되고, SI 디코더(121)로부터 글로벌 워드 라인들(GWL_B,GWL_D)에 워드 라인 구동 신호들(DPSB,SB<00:15>,SB<32:47>,SD<16:31>)이 제공될 것이다. 제4 패스 트랜지스터단(123D)의 패스 트랜지스터들은 활성화된 제4 블록 선택 신호(BLKWL4)에 응답하여 턴온되어 워드 라인 구동 신호들(DPSB,SB<00:15>,SB<32:47>,SD<16:31>)을 제4 메모리 블록(MB4)의 메모리 셀들(DC,MC)의 워드 라인들(미도시)에 전달할 수 있다.
이하에서 도 5 내지 도 9를 참조로 하여 설명되는 바와 같이, 하나의 활성 영역에 복수의 패스 트랜지스터들이 형성될 수 있다. 하나의 활성 영역에 형성된 패스 트랜지스터들은 서로 이웃하는 것끼리 소오스 및 드레인의 한쪽을 공유하면서 직렬로 연결될 수 있다.
그리고, 하나의 활성 영역에 형성된 패스 트랜지스터들은 동일한 블록 선택 신호(BLKWL)에 의해 구동되는 것끼리는 서로 이웃하지 않고 서로 다른 블록 선택 신호들(BLKWL)에 의해 구동되는 것끼리 이웃하도록 배치될 수 있다. 따라서, 서로 다른 블록 선택 신호(BLKWL)에 의해 구동되는 한 쌍의 패스 트랜지스터들이 하나의 드레인을 공유할 수 있고, 서로 다른 블록 선택 신호(BLKWL)에 의해 구동되는 한 쌍의 패스 트랜지스터들이 하나의 소오스를 공유할 수 있다.
도 4에서 워드 라인 구동 신호들(DPSA,SA<00:15>,SA<32:47>, DPSB,SB<00:15>,SB<32:47>,SC<16:31>,SD<16:31>) 각각은 서로 다른 블록 선택 신호(BLKWL)에 의해 구동되는 한 쌍의 패스 트랜지스터들의 드레인에 공통으로 제공되는 것으로 도시되어 있다. 이는 서로 다른 블록 선택 신호(BLKWL)에 의해 구동되는 한 쌍의 패스 트랜지스터들이 하나의 드레인을 공유함을 의미한다.
도 4에서, 도면부호 L1, L2으로 표시된 라인들은 서로 다른 블록 선택 신호(BLKWL)에 의해 구동되는 한 쌍의 패스 트랜지스터들이 소오소를 공유함을 나타낸다. 특히, L1, L2으로 표시된 라인들은 배선과 같은 물리적인 연결 수단을 의미하는 것은 아니며 소오스를 공유하는 패스 트랜지스터들간의 전기적 연결 상태를 나타낸 것임을 유념해야 할 것이다.
본 실시예에 따르면, 하나의 활성 영역에 복수의 패스 트랜지스터들을 형성하여 비활성 영역을 감소시킴으로써 패스 트랜지스터들의 유효 면적을 감소시키어 칩 사이즈를 줄일 수 있다. 이러한 기술적 특징은 도 5 내지 도 9를 참조로 하여 보다 상세하게 설명될 것이다.
도 5는 도 4의 패스 트랜지스터단들(123A~123D)에 포함된 패스 트랜지스터들의 레이아웃 패턴을 개략적으로 나타낸 도면이다.
도 5를 참조하면, 복수의 메모리 블록들(MB1~MB4)들이 행 방향(CD)을 따라서 배열되어 있다.
앞서, 도 2 및 도 3을 통해 설명한 바와 같이 각각의 메모리 블록들(MB1~MB4)에는 3차원적으로 배치된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(DC,MC00-MC47) 및 소오스 선택 트랜지스터(SST)를 포함하는 셀 스트링이 적어도 하나 이상 형성될 수 있다. 또한, 각각의 메모리 블록들(MB1~MB4)에는 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(DC,MC00-MC47) 및 소오스 선택 트랜지스터(SST)의 게이트에 연결되며 높이 방향을 따라서 적층된 드레인 선택 라인(DSL), 복수의 워드 라인들(DWL,WL00-WL47) 및 소오스 선택 라인(SSL)이 형성될 수 있다.
메모리 블록들(MB1~MB4)의 일측에는 행 방향(CD)으로 연장되는 라인 형태를 갖는 복수의 제1 활성 영역들(ACT1~ACTm, m은 2 이상의 정수)이 형성될 수 있다. 즉, 제1 활성 영역들(ACT1~ACTm)은 행 방향(CD)으로 연장되는 라인 형태를 가질 수 있다.
제1 활성 영역들(ACT1~ACTm)은 소자분리막에 의하여 둘러싸인 기판 부분으로 행 방향(CD)과 수직한 열 방향(RD)으로 배열될 수 있다.
각각의 제1 활성 영역들(ACT1~ACTm)에는 네 개의 소오스들(S) 및 세 개의 드레인(D)들이 행 방향(CD)을 따라서 교대로 배치된다. 행 방향(CD)으로 이웃하는 드레인(D)들과 소오스(S)들 사이에는 게이트들(G1~G12)이 각각 배치된다. 도 5에서는 예시적으로 각각의 제1 활성 영역들(ACT1~ACTm)에 네 개의 소오스들(S) 및 세 개의 드레인(D)들이 교대로 배치된 경우를 나타내었으나, 각각의 제1 활성 영역들(ACT1~ACTm)에는 세 개 이상의 소오스들(S) 및 두 개 이상의 드레인(D)들이 교대로 배치되도록 제공될 수 있다.
게이트들(G1~G6)은 제1 활성 영역들(ACT1~ACTk)을 열 방향(RD)을 따라 나란히 가로지르고, 게이트들(G7~G12)은 제1 활성 영역들(ACTk+1~ACTm)을 열 방향(RD)을 따라 나란히 가로지른다.
행 방향(CD)으로 이웃하는 게이트(G)들에는 서로 다른 블록 선택 신호(BLKWL)가 입력된다. 일 예로, 게이트(G2)에는 제1 블록 선택 신호(BLKWL1)가 입력되고, 게이트(G2)와 행 방향(CD) 방향으로 이웃하는 게이트들(G1,G3)에는 제2 블록 선택 신호(BLKWL2)가 입력된다.
한편, 패스 트랜지스터단에는 제1 활성 영역들(ACT1~ACTm)과 다른 형태를 갖는 제2 활성 영역들(ACTm+1,ACTm+2)이 더 형성될 수 있다. 제1 활성 영역들(ACT1~ACTm)과 달리, 각각의 제2 활성 영역들(ACTm+1,ACTm+2)에는 하나의 드레인(D)과 두 개의 소오스들(S)이 형성될 수 있다. 도 5에서는, 예시적으로 각각의 제2 활성 영역들(ACTm+1~ACTm+2)에 두 개의 소오스들(S) 및 하나의 드레인(D)이 형성된 경우를 나타내었으나, 각각의 제2 활성 영역들(ACTm+1~ACTm+2)에 하나의 소오스(S) 및 하나의 드레인(D)이 형성된 경우도 포함할 수 있다.
제2 활성 영역(ACTm+1)에 형성된 드레인(D)과 소오스들(S) 사이에는 게이트들(G13~G14)이 배치되고, 제2 활성 영역(ACTm+2)에 형성된 드레인(D)과 소오스들(S)들 사이에는 게이트들(G15~G16)이 배치될 수 있다. 게이트들(G13~G14)은 제2 활성 영역(ACTm+1)을 열 방향(RD)을 따라서 나란히 가로지르고, 게이트들(G15~G16)은 제2 활성 영역(ACTm+2)을 열 방향(RD)을 따라서 나란히 가로지를 수 있다.
제2 활성 영역들(ACTm+1,ACTm+2) 각각을 가로지르는 두 개의 게이트들(G)에는 서로 다른 블록 선택 신호(BLKWL)가 입력된다. 구체적으로, 제2 활성 영역들(ACTm+1)을 가로지르는 게이트들(G13,G14) 중 한쪽 게이트(G13)에는 제1 블록 선택 신호(BLKWL1)가 입력되고 다른 한쪽 게이트(G14)에는 제2 블록 선택 신호(BLKWL2)가 입력된다. 그리고, 제2 활성 영역(ACTm+2)을 가로지르는 게이트들(G15,G16) 중 한쪽 게이트(G15)에는 제3 블록 선택 신호(BLKWL3)가 입력되고, 다른 한쪽 게이트(G16)에는 제4 블록 선택 신호(BLKWL4)가 입력된다.
제1 블록 선택 신호(BLKWL1)가 입력되는 게이트들(G2,G7,G9,G13)은 그 양단에 배치된 소오스(S) 및 드레인(D)과 함께 제1 메모리 블록(MB1)에 워드 라인 구동 신호를 전달하기 위한 패스 트랜지스터들(TR1)을 구성한다. 제2 블록 선택 신호(BLKWL2)가 입력되는 게이트들(G1,G3,G8,G14)은 그 양단에 배치된 소오스(S) 및 드레인(D)과 함께 제2 메모리 블록(MB2)에 워드 라인 구동신호를 전달하기 위한 패스 트랜지스터들(TR2)을 구성한다. 제3 블록 선택 신호(BLKWL3)가 입력되는 게이트들(G4,G6,G11,G15)은 그 양단에 배치된 소오스(S) 및 드레인(D)과 함께 제3 메모리 블록(MB3)에 워드 라인 구동신호를 전달하기 위한 패스 트랜지스터들(TR3)을 구성한다. 그리고, 제4 블록 선택 신호(BLKWL4)가 입력되는 게이트들(G5,G10,G12,G16)은 그 양단에 배치된 소오스(S) 및 드레인(D)과 함께 제4 메모리 블록(MB4)에 워드 라인 구동신호를 전달하기 위한 패스 트랜지스터들(TR4)을 구성한다.
제1 활성 영역들(ACT1~ACTm)에 배치된 패스 트랜지스터들에 있어서, 활성 영역들(ACT1~ACTm)의 내부에 배치된 패스 트랜지스터들은 자신과 이웃하는 패스 트랜지스터들과 소오스를 공유하는 반면에, 제1 활성 영역들(ACT1~ACTm)의 양 끝단에 배치된 패스 트랜지스터들은 자신과 이웃하는 패스 트랜지스터와 소오스를 공유하지 않는다. 그리고, 제2 활성 영역들(ACTm+1~ACTm+2)에 배치된 패스 트랜지스터들은 자신과 이웃하는 패스 트랜지스터와 소오스를 공유하지 않는다.
제1 활성 영역들(ACT1~ACTm)의 양 끝단에 배치된 패스 트랜지스터들 및 제2 활성 영역들(ACTm+1~ACTm+2)에 배치된 패스 트랜지스터들과 같이 다른 패스 트랜지스터와 소오스(S)를 공유하지 않는 패스 트랜지스터들은, 드레인 선택 트랜지스터(DST)와 인접한 2~3개의 메모리 셀들의 워드 라인에 전기적으로 연결되어 드레인 선택 트랜지스터(DST)와 인접한 2~3개의 메모리 셀들에 개별적으로 워드 라인 구동 신호를 전달할 수 있다.
도 6은 도 5의 제1 활성 영역(ACT1)에 배치된 패스 트랜지스터들과 연계된 배선의 레이아웃 구조를 나타낸 도면이다.
나머지 제1 활성 영역들(ACT2~ACTm)에 배치된 패스 트랜지스터들과 연계되는 배선의 레이아웃 구조도 도 6에 도시된 구조와 유사하게 구현될 수 있다.
도 6을 참조하면, 제1 활성 영역(ACT1)에 복수의 패스 트랜지스터들(TR2_1,TR1,TR2_2,TR3_1,TR4,TR3_2)이 배치되어 있다. 패스 트랜지스터들(TR2_1,TR1,TR2_2,TR3_1,TR4,TR3_2)은 서로 이웃하는 것끼리 소오스(S) 및 드레인(D)의 한쪽을 공유함으로써 직렬로 연결되어 있다. 이에 따라 제1 활성 영역(ACT1)에서 서로 이웃하는 패스 트랜지스터들(TR2_1,TR1,TR2_2,TR3_1,TR4,TR3_2)의 소오스(S) 및 드레인(D)의 배치는 교대로 반대 방향으로 된다.
드레인(D) 또는 소오스(S)를 공유하는 2개의 패스 트랜지스터들에 있어서, 한쪽 패스 트랜지스터의 게이트(G)과 다른 한쪽 패스 트랜지스터의 게이트(G)에는 서로 다른 블록 선택 신호(BLKWL)가 입력된다. 일 예로, 드레인(D1)을 공유하는 패스 트랜지스터들(TR2_1,TR1)에서, 패스 트랜지스터(TR2_1)의 게이트에는 제2 블록 선택 신호(BLKWL2)가 입력되고 패스 트랜지스터(TR1)의 게이트에는 제1 블록 선택 신호(BLKWL1)가 입력된다. 유사하게, 소오스(S2)를 공유하는 패스 트랜지스터들(TR1,TR2_2)에 있어서, 패스 트랜지스터(TR1)의 게이트에는 제1 블록 선택 신호(BLKWL1)가 입력되고, 패스 트랜지스터(TR2_2)에는 제2 블록 선택 신호(BLKWL2)가 입력된다.
게이트들(G1~G6)의 상부의 금속층에는 행 방향(CD)으로 연장되는 글로벌 워드 라인들(GWL_A,GWL_D,GWL_B)이 형성될 수 있다. 글로벌 워드 라인들(GWL_A,GWL_D,GWL_B)은 SI 디코더(도 4 참조)에서 제공되는 워드 라인 구동 신호들(SB<15>,SD<31>,SA<15>)을 행 방향(CD)을 따라서 전달할 수 있다.
글로벌 워드 라인(GWL_A)은 콘택 플러그(CNT1)를 통해서 패스 트랜지스터들(TR2_1,TR1)의 공통 드레인(D1)에 전기적으로 연결되어 공통 드레인(D1)에 워드 라인 구동신호(SA<15>)를 제공할 수 있다. 글로벌 워드 라인(GWL_D)은 콘택 플러그(CNT2)를 통해서 패스 트랜지스터들(TR2_2,TR3_1)의 공통 드레인(D2)에 전기적으로 연결되어 공통 드레인(D2)에 워드 라인 구동신호(SD<31>)를 제공할 수 있다. 그리고, 글로벌 워드 라인(GWL_B)은 콘택 플러그(CNT3)를 통해서 패스 트랜지스터들(TR4,TR3_2)의 공통 드레인(D3)에 전기적으로 연결되어 공통 드레인(D3)에 워드 라인 구동신호(SB<15>)를 제공할 수 있다.
패스 트랜지스터들(TR1,TR2_2)의 공통 소오스(S2)는 구동 신호 라인(LWL_V1,LWL_H1,LWL_H2)을 통해서 제1 메모리 블록(MB1)의 워드 라인(WL15) 및 제2 메모리 블록(MB2)의 워드 라인(WL31)에 전기적으로 연결될 수 있다. 패스 트랜지스터(TR1)는 제1 블록 선택 신호(BLKWL1)에 응답하여 그 드레인(D1)에 입력되는 워드 라인 구동신호(SA<15>)를 소오스(S2) 및 구동 신호 라인(LWL_V1,LWL_H1,LWL_H2)을 통해서 제1 메모리 블록(MB1)의 워드 라인(WL15) 및 제2 메모리 블록(MB2)의 워드 라인(WL31)에 전달할 수 있다. 패스 트랜지스터(TR2_2)는 제2 블록 선택 신호(BLKWL2)에 응답하여 그 드레인(D2)에 입력되는 워드 라인 구동 신호(SD<31>)를 소오스(S2) 및 구동 신호 라인(LWL_V1,LWL_H1,LWL_H2)을 통해서 제1 메모리 블록(MB1)의 워드 라인(WL15) 및 제2 메모리 블록(MB2)의 워드 라인(WL31)에 전달할 수 있다.
유사하게, 패스 트랜지스터들(TR3_1,TR4)의 공통 소오스(S3)는 구동 신호 라인(LWL_V2,LWL_H3,LWL_H4)을 통해서 제3 메모리 블록(MB3)의 워드 라인(WL31) 및 제4 메모리 블록(MB4)의 워드 라인(WL15)에 전기적으로 연결될 수 있다. 패스 트랜지스터(TR3_1)는 제3 블록 선택 신호(BLKWL3)에 응답하여 그 드레인(D2)에 입력되는 워드 라인 구동신호(SD<31>)를 소오스(S3) 및 구동 신호 라인(LWL_V2,LWL_H3,LWL_H4)을 통해서 제3 메모리 블록(MB3)의 워드 라인(WL31) 및 제4 메모리 블록(MB4)의 워드 라인(WL15)에 전달할 수 있다. 그리고, 패스 트랜지스터(TR4)는 제4 블록 선택 신호(BLKWL4)에 응답하여 그 드레인(D3)에 입력되는 워드 라인 구동 신호(SB<15>)를 소오스(S3) 및 구동 신호 라인(LWL_V2,LWL_H3,LWL_H4)을 통해서 제3 메모리 블록(MB3)의 워드 라인(WL31) 및 제4 메모리 블록(MB4)의 워드 라인(WL15)에 전달할 수 있다.
공통 소오스들(S2,S3) 각각에 전기적으로 연결되는 메모리 블록들(MB)의 워드 라인(WL)들에 있어서, 한쪽 메모리 블록(MB)의 워드 라인(WL)과 다른 한쪽 메모리 블록(MB)의 워드 라인(WL)은 그 적층 위치가 서로 다를 수 있다. 구체적으로, 공통 소오스(S2)에 전기적으로 연결된 제1 메모리 블록(MB1)의 워드 라인(WL15)과 제2 메모리 블록(MB2)의 워드 라인(WL31)에서 제1 메모리 블록(MB1)의 워드 라인(WL15)은 제2 메모리 블록(MB2)의 워드 라인(WL31)보다 상부층에 배치될 수 있다. 유사하게, 공통 소오스(S3)에 전기적으로 연결된 제3 메모리 블록(MB3)의 워드 라인(WL31) 및 제4 메모리 블록(MB4)의 워드 라인(WL15)에서, 제3 메모리 블록(MB3)의 워드 라인(WL31)은 제4 메모리 블록(MB4)의 워드 라인(WL15)보다 하부층에 배치될 수 있다.
하나의 공통 소오스에 공통으로 접속되는 메모리 블록들의 워드 라인들이 서로 다른 층에 배치되므로 메모리 블록별로 워드 라인 구동 신호를 서로 다른 패턴으로 인가할 수 있으며, 따라서 한쪽 메모리 블록의 프로그램 동작시 다른 한쪽 메모리 블록에 디스터브가 발생되지 않도록 워드 구동 신호(워드라인 전압)을 제공할 수 있다. 이러한 기술적 특징은 도 10 내지 도 12를 참조로 하여 후술될 것이다.
한편, 제1 활성 영역(ACT1)의 양 끝단에 위치하는 패스 트랜지스터들(TR2_1,TR3_2)은 위치적인 문제로 인하여 다른 패스 트랜지스터와 소오스(S)를 공유하지 않는다. 제1 활성 영역(ACT1)의 양 끝단에 위치하는 패스 트랜지스터들(TR2_1,TR3_2) 각각은 메모리 블록들의 워드 라인들 중 하나에 전기적으로 연결되어, 하나의 워드 라인에 개별적으로 워드 라인 구동 신호를 전달할 수 있다.
예컨대, 패스 트랜지스터(TR2_1)의 소오스(S1)는 구동 신호 라인(LWL_V3,LWL_H5)을 통해서 제2 메모리 블록(MB2)의 워드 라인(WL15)에 전기적으로 연결될 수 있고, 패스 트랜지스터(TR2_1)는 제2 블록 선택 신호(BLKWL2)에 응답하여 그 드레인(D1)에 입력되는 워드 라인 구동신호(SA<15>)를 소오스(S1) 및 구동 신호 라인(LWL_V3,LWL_H5)을 통해서 제2 메모리 블록(MB2)의 워드 라인(WL15)에 전달할 수 있다.
유사하게, 패스 트랜지스터(TR3_2)의 소오스(S4)는 구동 신호 라인(LWL_V4,LWL_H6)을 통해서 제3 메모리 블록(MB3)의 워드 라인(WL15)에 전기적으로 연결될 수 있고, 패스 트랜지스터(TR3_2)는 제3 블록 선택 신호(BLKWL3)에 응답하여 그 드레인(D3)에 입력되는 워드 라인 구동신호(SB<15>)를 소오스(S4) 및 구동 신호 라인(LWL_V4,LWL_H6)을 통해서 제3 메모리 블록(MB3)의 워드 라인(WL15)에 전달할 수 있다.
패스 트랜지스터들(TR2_1,TR3_2)과 같이 다른 패스 트랜지스터와 소오스(S)를 공유하지 않는 패스 트랜지스터들은, 드레인 선택 트랜지스터(DST)와 인접한 2~3개의 메모리 셀들의 워드 라인에 전기적으로 연결되어 이들 메모리 셀에 개별적으로 워드 라인 구동 신호를 전달할 수 있다. 이러한 기술적 특징은, 도 13 내지 도 14를 참조로 하여 후술될 것이다.
구동 신호 라인들(LWL_V1~LWL_V4,LWL_H1~LWL_H6)은, 패스 트랜지스터들(TR2_1,TR1,TR2_2,TR3_1,TR4,TR3_2)의 소오스들(S1~S4)과 메모리 블록들(MB1~MB4) 사이에 전기적으로 연결되어, 패스 트랜지스터들(TR2_1,TR1,TR2_2,TR3_1,TR4,TR3_2)의 소오스들(S1~S4)에 제공되는 워드 라인 구동 신호들(SA<15>,SB<15>,SD<31>)을 메모리 블록들(MB1~MB4)에 전달할 수 있다.
구동 신호 라인들(LWL_V1~LWL_V4,LWL_H1~LWL_H6)은, 예컨대 워드 라인 구동신호들(SA<15>,SB<15>,SD<31>)을 행 방향(CD)으로 전달하기 위한 제1 신호 라인들(WL_V1~LWL_V4)들과, 워드 라인 구동신호들(SA<15>,SB<15>,SD<31>)을 열 방향(RD)으로 전달하기 위한 제2 신호 라인들(LWL_H1~LWL_H6)을 포함할 수 있다.
제1 신호 라인들(LWL_V1~LWL_V4)은 글로벌 워드 라인들(GWL_A,GWL_D,GWL_B)과 동일한 금속층에 형성되고, 메탈 콘택들(CNT4~CNT7)을 통해서 소오스들(S1~S4)에 전기적으로 연결될 수 있다. 제2 신호 라인(LWL_H1~LWL_H6)은 제1 신호 라인들(LWL_V1~LWL_V4) 하부의 금속층에 형성되며 메탈 콘택들(미도시)을 통해서 제1 신호 라인들(LWL_V1~LWL_V4) 및 메모리 블록들(MB)의 워드 라인들에 전기적으로 연결될 수 있다.
도 6에서는 예시적으로, 제1 신호 라인들(LWL_V1~LWL_V4)이 글로벌 워드 라인들(GWL_A,GWL_D,GWL_B)과 동일한 금속층에 형성되고, 제2 신호 라인(LWL_H1~LWL_H6)이 글로벌 워드 라인들(GWL_A,GWL_D,GWL_B) 하부의 금속층에 형성된 경우를 나타내었으나, 제1 신호 라인들(LWL_V1~LWL_V4)이 글로벌 워드 라인들(GWL_A,GWL_D,GWL_B)과 다른 층에 형성되거나, 제2 신호 라인(LWL_H1~LWL_H6)이 제1 신호 라인들(LWL_V1~LWL_V4) 상부의 금속층에 형성되는 것으로 구동 신호 라인들(LWL_V1~LWL_V4,LWL_H1~LWL_H6)의 구조가 변경 및 응용될 수 있다.
인접한 패스 트랜지스터들에 의해 공유되는 공통 소오스들(S2,S3) 각각에는 하나의 제1 신호 라인(LWL_V)이 접속될 수 있다. 예컨대, 공통 소오스(S2)에는 제1 신호 라인(LWL_V1)이 접속되고, 공통 소오스(S3)에는 제1 신호 라인(LWL_V2)이 접속될 수 있다. 따라서, 패스 트랜지스터들이 소오스를 공유하지 않아 패스 트랜지스터들의 소오스들에 각각 개별적으로 제1 신호 라인을 연결해야 하는 구조에 비해서 제1 신호 라인(LWL_V)의 개수를 줄일 수 있다.
구동 신호 라인들(LWL_V,LWL_H)의 레이아웃 구조는 다양한 형태로 변경 가능하며, 이러한 변경 가능한 실시예들은 도 7 내지 도 9를 참조로 하여 후술될 것이다.
도 7 내지 도 9는 구동 신호 라인들(LWL_V,LWL_H) 레이아웃 패턴의 다양한 실시 형태를 나타낸 도면들이다.
도 7 내지 도 9를 참조로 하는 이하의 설명에서는 도 5 내지 도 6을 참조로 설명된 구성에 대한 중복된 설명은 생략하기로 한다.
도 7을 참조하면, 구동 신호 라인들(LWL_V,LWL_H)의 제1 신호 라인들(LWL_V)은 제1 활성 영역들(ACT1~ACTm) 상에 제1 활성 영역들(ACT1~ACTm)과 오버랩되게 배치된다. 그리고, 제1 활성 영역들(ACT1~ACTm)의 양 끝단에 위치하는 에지 패스 트랜지스터들(TR_EU1~TR_EUm,TR_ED1~TR_EDm)의 소오스(S)들에는 제1 신호 라인들(LWL_V)이 각각 개별적으로 접속되고, 에지 패스 트랜지스터들(TR_EU1~TR_EUm,TR_ED1~TR_EDm)의 소오스(S)들에 접속된 제1 신호 라인들(LWL_V)각각은 제2 신호 라인(LWL_H)을 통해서 메모리 블록들(MB)의 워드 라인들 중 하나에 전기적으로 연결될 수 있다.
에지 패스 트랜지스터들(TR_EU1~TR_EUm,TR_ED1~TR_EDm)은, 디스터브에 취약한 드레인 선택 트랜지스터(DST) 측 최외곽 메인 메모리 셀들(MC00) 및 이들과 아웃한 메모리 셀들(DC,MC01)의 워드 라인들(DWL,WL00,WL01)에 전기적으로 연결되어, 이들 메모리 셀들(DC,MC00,MC01)의 워드 라인들(DWL,WL00,WL01)에 개별적으로 워드 라인 구동 신호를 제공할 수 있다.
에지 패스 트랜지스터들(TR_EU1~TR_EUm,TR_ED1~TR_EDm)과 유사하게, 도 5의 제2 활성 영역들(ACTm+1,ACTm+2)에 배치된 트랜지스터들도 메모리 블록들의 워드 라인들 중 하나에 전기적으로 연결될 수 있다.
도 8을 참조하면, 제1 활성 영역들(ACT1~ACTm)의 양 끝단에 위치하는 에지 패스 트랜지스터들(TR_EU1~TR_EUm,TR_ED1~TR_EDm)은 서로 다른 블록 선택 신호(BLKWL)에 의해 구동되는 것끼리 2개씩 짝을 이루며, 짝을 이루는 상대 패스 트랜지스터와 함께 하나의 제1 신호 라인(LWL_V)에 전기적으로 접속될 수 있다. 그리고, 제1 신호 라인들(LWL_V) 각각은 두 개의 제2 신호 라인들(LWL_H)을 통해서 서로 다른 메모리 블록들(MB)에 포함된 한 쌍의 워드라인들에 전기적으로 접속될 수 있다. 예컨대, 제3 블록 선택 신호(BLKWL3)에 구동되는 제1 에지 패스 트랜지스터(TR_EU1)와 제4 블록 선택 신호(BLKWL4)에 의해 구동되는 제3 에지 패스 트랜지스터(TR_EU3)는 서로 짝을 이루어 하나의 제1 신호 라인(LWL_V)에 전기적으로 접속되고, 이 제1 신호 라인(LWL_V)은 두 개의 제2 신호 라인들(LWL_H)을 통해서 제3 메모리 블록(MB3)에 포함된 워드 라인 및 제4 메모리 블록(MB4)에 포함된 워드 라인에 전기적으로 접속된다.
따라서, 에지 패스 트랜지스터들 2개당 제1 신호 라인(LWL_V)을 1개만 형성하면 되므로 제1 신호 라인(LWL_V)의 개수를 줄일 수 있으며, 따라서 제1 신호 라인들(LWL_V)간 간격을 늘릴 수 있게 되어 제1 신호 라인들(LWL_V)간 간섭을 줄일 수 있다.
도 9를 참조하면, 구동 신호 라인들(LWL_V,LWL_H)의 제1 신호 라인들(LWL_V) 중 몇몇 개는 활성 영역(ACT1~ACTm) 상에 배치되지 않고 슬리밍 영역(SR) 상에 배치될 수 있다. 슬리밍 영역(SR)은, 앞서 도 3을 참조로 하여 설명한 바와 같이, 메모리 블록들(MB)의 드레인 선택 라인(DSL), 워드 라인들(DWL,WL) 및 소오스 선택 라인(SSL)의 가장자리가 계단 형태로 노출된 부분을 나타낸다.
도 9에 도시된 실시예에 따르면, 몇몇 개의 제1 신호 라인들(LWL_V)이 슬리밍 영역(SR) 상에 배치되어 활성 영역(ACT1~ACTm) 상에 배치되는 제1 신호 라인들(LWL_V)의 개수가 줄게 되므로, 제1 신호 라인들(LWL_V)간 간격을 늘릴 수 있게 되어 제1 신호 라인들(LWL_V)간 간섭을 줄일 수 있다.
도 10은 메모리 블록(MB1)의 워드 라인들과 메모리 블록(MB2)의 워드 라인들간 관계를 예시적으로 나타낸 도면이다.
도 10의 좌측에 도시된 회로도에는, 메모리 블록(MB1)에 포함된 복수의 셀 스트링들 및 메모리 블록(MB2)에 포함된 복수의 셀 스트링들 중에서 동일한 비트 라인(BL)에 연결된 메모리 블록(MB1)의 셀 스트링 1개와 메모리 블록(MB2)의 셀 스트링 1개만을 도시하였다.
도 10의 우측에 도시된 표에서, 좌측 행의 워드 라인들(DWL,WL)은 메모리 블록(MB1)의 워드 라인들을, 우측 행의 워드 라인들(DWL,WL)은 메모리 블록(MB2)의 워드 라인들을 나타낸다. 그리고, 동일한 열에 표시된 워드 라인들(DWL,WL)은 패스 트랜지스터단의 소오스들 중 하나에 공통으로 연결되어 동일한 워드 라인 구동 신호들을 제공받는 워드 라인 쌍을 나타낸다.
도 10을 참조하면, 메모리 블록(MB1)의 워드 라인들(DWL,WL00~WL47)과 메모리 블록(MB2)의 워드 라인들(DWL,WL00~WL47)은 일 대 일로 짝을 이루며, 짝을 이루는 워드 라인들은 패스 트랜지스터단의 소오스들 중 하나에 공통으로 연결되어 동일한 워드 라인 구동 신호들을 제공받을 수 있다.
예를 들어, 메모리 블록(MB1)의 워드 라인(WL00)과 메모리 블록(MB2)의 워드 라인(WL31)은 서로 짝을 이루어 패스 트랜지스터단의 하나의 소오스에 공통으로 연결되며, 이 소오스를 공유하는 두 개의 패스 트랜지스터들로부터 워드 라인 구동 신호들을 전달받을 수 있다.
특별히, 디스터브에 취약한 드레인 선택 트랜지스터(DST) 측 최외곽 메인 메모리 셀(MC00)이 원치않게 프로그램되는 현상을 방지하기 위하여, 각 메모리 블록들(MB)의 최외곽 메인 메모리 셀(MC00) 및 이에 인접한 메모리 셀들(DC,MC01)에 연결된 워드 라인들(DWL,WL00,WL01) 각각은 자신이 속한 메모리 블록(MB)과 다른 메모리 블록(MB)의 워드 라인들(DWL,WL00~WL47) 중에서 워드 라인들(DWL,WL00,WL01)을 제외한 나머지 워드 라인들(WL02~WL47)의 하나와 짝을 이루며, 짝을 이루는 상대 워드 라인과 함께 패스 트랜지스터단으로부터 동일한 워드 라인 구동신호를 전달받을 수 있다. 예컨대, 메모리 블록들(MB1)의 워드 라인들(DWL,WL00,WL01)은 메모리 블록들(MB2)의 워드 라인들(WL06,WL31,WL11)과 각각 짝을 이루며, 짝을 이루는 상대 워드 라인과 함께 패스 트랜지스터단으로부터 동일한 워드 라인 구동신호를 전달받는다.
따라서, 메모리 블록(MB2)의 메인 메모리 셀(MC31)이 프로그램되어 메모리 블록(MB2)의 메인 워드 라인(WL31)과 동일한 워드 라인 구동 신호를 제공받는 메모리 블록(MB1)의 최외곽 메인 워드 라인(WL00)에 프로그램 전압이 전달되는 경우에, 비선택된 메모리 블록(MB1)의 메인 메모리 셀(MC00)이 프로그램되지 않도록 비선택된 메모리 블록(MB1)의 메인 워드 라인(WL00)과 이웃하는 워드 라인들(DWL,WL01)에 프로그램 금지 바이어스를 인가할 수 있다.
도 11 및 도 12는 도 10에서 메모리 블록(MB2)의 메모리 셀(MC31)이 프로그램되는 경우에 바이어스 인가 상태를 나타낸 도면들이다.
도 11을 참조하면, 메모리 블록(MB2)의 메인 메모리 셀(MC31)이 프로그램되는 경우에 비트 라인(BL)에 접지 전압(0V)을 인가하고, 선택된 메모리 블록(MB2)의 드레인 선택 라인(DSL)에 전원 전압(Vcc)을 인가한다. 그리고, 비선택된 메모리 블록(MB1)의 드레인 선택 라인(DSL) 및 메모리 블록들(MB1,MB2)의 공통 소오스 라인들(CSL)에 접지 전압(0V)을 인가한다.
메모리 블록(MB2)의 메인 워드 라인(WL31) 및 이와 패스 트랜지스터단의 소오스에 공통으로 접속되는 메모리 블록(MB1)의 메인 워드 라인(WL00)에는 워드 라인 구동 신호로 프로그램 전압(VPGM)을 인가하고, 메모리 블록(MB1)의 워드 라인들(WL02~WL47) 및 이들과 패스 트랜지스터단의 소오스에 공통으로 접속되는 메모리 블록(MB2)의 워드 라인들에는 워드 라인 구동신호로서 프로그램 전압(VPGM)보다 낮은 제1 패스 전압(VPASS1)을 인가하고, 메모리 블록(MB1)의 워드 라인들(DWL,WL02) 및 이들과 패스 트랜지스터단의 소오스에 공통으로 접속되는 메모리 블록(MB2)의 워드 라인들(WL06,WL11)에는 워드 라인 구동신호로서 프로그램 전압(VPGM)보다는 낮고 제1 패스 전압(VPASS1)보다는 높은 제2 패스 전압(VPASS2)를 인가한다. 예컨대, 프로그램 전압(VPGM)은 18V일 수 있고, 제1 패스 전압(VPASS1)은 9V일 수 있고, 제2 패스 전압(VPASS2)은 10V일 수 있다.
따라서, 메모리 블록(MB1)의 메모리 셀들(DC,MC00, MC01)의 채널측에는 제1 패스 전압(VPASS1)보다 높은 제2 패스 전압(VPASS2) 및 프로그램 전압(VPGM)이 결합되므로, 메모리 블록(MB1)의 메모리 셀들(DC,MC00,MC01)의 부스트 채널 전압과 메모리 블록(MB1)의 워드 라인(WL00)에 인가되는 프로그램 전압(VPGM)간 전위 차이가 F-N 터널링에 필요한 전위 차이 이하로 되어 메모리 블록(MB1)의 최외곽 메인 메모리 셀(MC00)이 원치 않게 프로그램되는 현상이 방지된다.
도 12를 참조하면, 메모리 블록(MB1)의 워드 라인들(DWL,WL02) 및 이들과 패스 트랜지스터단의 소오스에 공통으로 접속되는 메모리 블록(MB2)의 워드 라인들(WL06,WL11)에 워드 라인 구동신호로 디커플링 전압(VLOCAL)을 인가한다. 예컨대, 디커플링 전압(VLOCAL)은 0V일 수 있다.
따라서, 메모리 블록(MB1)의 메모리 셀들(DC,MC01)이 오프되어 메모리 블록(MB1)의 메인 메모리 셀(MC00) 측 채널 부분이 그 외의 채널 부분과 전기적으로 분리되어 플로팅 상태가 되며, 이에 의해 메모리 블록(MB1)의 워드 라인(WL00)에 인가된 프로그램 전압(VPGM)이 메모리 블록(MB1)의 메모리 셀(MC00) 측 채널에 결합된다. 따라서, 메모리 블록(MB1)의 워드 라인(WL00)의 전압과 메모리 블록(MB1)의 메모리 셀(MC00)의 부스트 채널 전압간 전위 차이가 F-N 터널링에 필요한 전위 차이 이하로 되어 메모리 블록(MB1)의 최외곽 메인 메모리 셀(MC00)이 원치 않게 프로그램되는 현상이 방지된다.
도 13은 메모리 블록(MB1)의 워드 라인들과 메모리 블록(MB2)의 워드 라인들간 관계를 예시적으로 나타낸 도면이다.
도 13의 표에서, 좌측 행의 워드 라인들(DWL,WL)은 메모리 블록(MB1)의 워드 라인들을, 우측 행의 워드 라인들(DWL,WL)은 메모리 블록(MB2)의 워드 라인들을 나타낸다. 그리고, 동일한 열에 표시된 워드 라인들(DWL,WL)은 패스 트랜지스터단의 소오스들의 하나에 공통으로 연결되어 동일한 워드 라인 구동신호를 제공받는 워드 라인 쌍을 나타낸다.
도 13을 참조하면, 디스터브에 취약한 드레인 선택 트랜지스터(DST)측 최외곽 메인 메모리 셀(MC00)이 원치않게 프로그램되는 현상을 방지하기 위하여 메모리 블록들(MB)에 포함된 최외곽 메인 메모리 셀들(MC00) 및 이들과 인접한 메모리 셀들(DC,MC01)의 워드 라인들(DWL,WL00,WL01)은 패스 트랜지스터단의 패스 트랜지스터들 중 소오스를 공유하지 않는 패스 트랜지스터에 각각 연결되어, 패스 트랜지스터단으로부터 개별적으로 워드 라인 구동신호를 제공받을 수 있다.
최외곽 메인 메모리 셀(MC00) 및 이에 인접한 메모리 셀들(DC,MC01)의 워드 라인들(DWL,WL00,WL01) 각각은, 예컨대 도 5에 도시된 활성 영역들(ACT1~ACTm)의 양 끝단에 위치하는 에지 패스 트랜지스터들 또는 제2 활성 영역들(ACTm+1,ACTm+2)에 형성된 패스 트랜지스터들 중 하나에 전기적으로 연결되어, 에지 패스 트랜지스터들 또는 제2 활성 영역들(ACTm+1,ACTm+2)에 형성된 패스 트랜지스터들 중 하나로부터 워드 라인 구동 신호를 제공받을 수 있다.
한편, 최외곽 메인 메모리 셀(MC00) 및 이에 인접한 메모리 셀들(DC,MC01)의 워드 라인들(DWL,WL00,WL01)을 제외한 다른 워드 라인들(WL02~WL47)은 서로 다른 메모리 블록들(MB)에 속한 것끼리 두 개씩 짝을 이루며, 짝을 이루는 상대 워드 라인과 함께 패스 트랜지스터단의 소오스에 공통으로 접속되어, 이 소오스를 공유하는 두 개의 패스 트랜지스터들로부터 워드 라인 구동신호들을 전달받을 수 있다.
도 14는 도 13에서 메모리 블록(MB2)의 메모리 셀(MC31)이 프로그램되는 경우에 바이어스 인가 상태를 나타낸 도면들이다.
도 14를 참조하면, 메모리 블록(MB2)의 메인 메모리 셀(MC31)이 프로그램되는 경우에 비트 라인(BL)에 접지 전압(0V)을 인가하고, 메모리 블록(MB2)의 드레인 선택 라인(DSL)에 전원 전압(Vcc)을 인가한다. 그리고, 비선택된 메모리 블록(MB1)의 드레인 선택 라인(DSL) 및 메모리 블록들(MB1,MB2)의 공통 소오스 라인들(CSL)에 접지 전압(0V)을 인가한다.
메모리 블록(MB2)의 메인 워드 라인(WL31) 및 이와 패스 트랜지스터단의 소오스에 공통으로 연결되는 메모리 블록(MB1)의 워드 라인에는 워드 라인 구동 신호로 프로그램 전압(VPGM)을 인가하고, 메모리 블록(MB2)의 나머지 워드라인들(DC,WL00~WL30,WL32~WL47)에는 워드 라인 구동신호로 제1 패스 전압(VPASS1)을 인가한다.
그리고, 메모리 블록(MB1)의 워드라인들(DC,WL00~WL47) 중 메모리 블록(MB2)의 메인 워드 라인(WL31)과 동일한 소오스에 연결된 워드 라인을 제외한 나머지 워드 라인들에는 워드 라인 구동신호로 제1 패스 전압(VPASS1)을 인가한다.
메모리 블록(MB1)의 워드라인들(DC,WL00,WL01)이 메모리 블록(MB2)의 워드라인들과 전기적인 분리 상태이므로, 메모리 블록(MB2)의 워드라인들에 인가되는 워드라인 구동 신호와 관계없이 메모리 블록(MB1)의 워드라인들(DC,WL00,WL01)에 제1 패스 전압(VPASS1)을 인가할 수 있으며, 따라서 비선택된 메모리 블록(MB1)의 최외곽 메인 메모리 셀(MC00)이 원치않게 프로그램되는 현상를 방지할 수 있다.
도 15는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함할 수 있다.
비휘발성 메모리 장치(620)는 앞서 설명한 비휘발성 메모리 소자를 포함할 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
MB1~MB4: 메모리 블록들
TR1~TR4: 패스 트랜지스터들
ACT~ACTm: 활성 영역
ACTm+1~ACTm+2: 추가 활성 영역
BLKWL1~BLKWL4: 블록 선택 신호들
G1~G16: 게이트들
S: 소오스
D; 드레인

Claims (20)

  1. 드레인 선택 라인, 워드 라인들 및 소오스 선택 라인을 각각 구비하는 복수의 메모리 블록들;및
    블록 선택 신호에 응답하여 워드 라인 전압들을 상기 메모리 블록들 중 선택된 메모리 블록에 전달하는 패스 트랜지스터단;을 포함하며,
    상기 패스 트랜지스터단은 하나의 활성 영역에 서로 이웃하는 것끼리 소오스 및 드레인의 한쪽을 공유하며 직렬로 형성된 복수의 패스 트랜지스터들을 포함하고,
    상기 소오스를 공유하는 한 쌍의 패스 트랜지스터들의 드레인들에 전달되는 워드 라인 구동 신호들은 상기 소오스를 통해서 서로 다른 메모리 블록들에 포함된 한 쌍의 워드 라인들에 전달되며,
    상기 패스 트랜지스터들은 상기 활성 영역의 양 끝단에 배치되며 이웃한 패스 트랜지스터와 드레인을 공유하고 소오스를 공유하지 않는 제1 패스 트랜지스터들;및
    상기 활성 영역의 내부에 배치되며 이웃한 패스 트랜지스터들과 드레인 및 소오스를 공유하는 제2 패스 트랜지스터들;을 포함하는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 드레인 또는 상기 소오스를 공유하는 한 쌍의 패스 트랜지스터들에 있어서 한쪽 패스 트랜지스터의 게이트와 다른 한쪽 패스 트랜지스터의 게이트에 서로 다른 블록 선택 신호가 입력되는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 활성 영역은 상기 메모리 블록들의 배열 방향과 동일한 방향으로 연장되는 라인 형태를 갖는 비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 패스 트랜지스터들의 소오스들과 상기 메모리 블록들의 워드 라인들을 전기적으로 연결하는 구동 신호 라인들을 더 포함하는 비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 각각의 구동 신호 라인들은 상기 워드 라인 구동 신호를 상기 활성 영역의 연장 방향과 나란한 방향으로 전달하는 제1 신호 라인;및
    상기 워드 라인 구동 신호를 상기 활성 영역의 연장 방향과 수직한 방향으로 전달하는 제2 신호 라인;을 포함하는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 제1 신호 라인은 상기 활성 영역 상에 배치되는 비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 각각의 메모리 블록들은 상기 드레인 선택 라인, 상기 워드 라인들 및 상기 소오스 선택 라인의 가장자리 부분이 계단 형태로 노출되는 슬리밍 영역을 구비하고, 상기 제1 신호 라인은 상기 슬리밍 영역 상에 배치되는 비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 제2 신호 라인은 상기 제1 신호 라인과 다른 금속층에 배치되는 비휘발성 메모리 장치
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 활성 영역의 연장 방향과 나란한 방향으로 배치되어 상기 워드 라인 구동 신호를 전달하는 글로벌 워드 라인들을 더 포함하며,
    상기 제1 신호 라인은 상기 글로벌 워드 라인들과 동일한 금속층에 배치되는 비휘발성 메모리 장치.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 각각의 제1 패스 트랜지스터들의 드레인에 전달되는 워드 라인 구동 신호는 상기 제1 패스 트랜지스터의 소오스를 통해서 상기 메모리 블록들의 워드 라인들의 하나에 전달되는 비휘발성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 활성 영역과 별도로 마련된 추가 활성 영역에 형성된 소오스 및 드레인을 포함하는 적어도 하나의 제3 패스 트랜지스터를 더 포함하며,
    상기 제3 패스 트랜지스터의 드레인에 전달되는 워드 라인 구동신호는 상기 상기 제3 패스 트랜지스터의 소오스를 통해서 상기 메모리 블록들의 워드 라인들의 하나에 전달되는 비휘발성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 활성 영역을 복수개 구비하며, 상기 활성영역들의 양 끝단에 배치된 패스 트랜지스터들은 서로 다른 블록 선택 신호에 의해 구동되는 것끼리 2개씩 짝을 이루며 짝을 이루는 상대 패스 트랜지스터와 함께 하나의 상기 제1 신호 라인에 전기적으로 연결되는 비휘발성 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 각 메모리 블록들의 워드 라인들은 복수의 메인 워드 라인들;및
    상기 드레인 선택 라인과 상기 메인 워드 라인들 사이에 배치된 적어도 하나의 더미 워드 라인;을 포함하는 비휘발성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 드레인 선택 라인 측 최외곽 메인 워드 라인, 그리고 상기 최외곽 메인 워드 라인과 이웃하는 더미 워드 라인 및 메인 워드 라인 각각은 상기 제1 패스 트랜지스터들 및 제3 패스 트랜지스터들의 하나에 전기적으로 연결되어 상기 제1 패스 트랜지스터들 및 상기 제3 패스 트랜지스터들의 하나로부터 워드라인 구동 신호를 제공받고,
    상기 최외곽 메인 워드 라인, 상기 최외곽 메인 워드 라인과 이웃하는 상기 더미 워드 라인 및 메인 워드 라인을 제외한 나머지 워드 라인들 각각은 소오스를 공유하는 한 쌍의 제2 패스 트랜지스터들에 전기적으로 연결되어 상기 소오스를 공유하는 한 쌍의 제2 패스 트랜지스터들로부터 워드 라인 구동 신호들을 제공받는 비휘발성 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 메모리 블록들의 상기 메인 워드 라인들 및 상기 더미 워드 라인 각각은 소오스를 공유하는 한 쌍의 제2 패스 트랜지스터들에 전기적으로 연결되어 상기 소오스를 공유하는 한 쌍의 제2 패스 트랜지스터들로부터 워드 라인 구동 신호들을 제공받는 비휘발성 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 드레인 선택 라인 측 최외곽 메인 워드 라인, 상기 최외곽 메인 워드 라인과 이웃하는 상기 더미 워드 라인 및 상기 메인 워드 라인 각각은 자신과 다른 메모리 블록에 포함된 워드 라인들 중에서 최외곽 메인 워드 라인, 상기 최외곽 메인 워드 라인과 이웃하는 메인 워드 라인 및 더미 워드 라인을 제외한 나머지 워드 라인들의 하나와 짝을 이루며, 짝을 이루는 상대 워드라인과 함께 상기 패스 트랜지스터단으로부터 동일한 워드 라인 구동 신호들을 제공받는 비휘발성 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 최외곽 메인 워드 라인과 짝을 이루는 다른 메모리 블록의 메인 워드 라인이 선택되어 비선택된 상기 최외곽 메인 워드 라인에 워드라인 구동 신호로 프로그램 전압이 제공되는 경우에,
    상기 비선택된 최외곽 메인 워드 라인과 이웃하는 메인 워드 라인 및 더미 워드 라인에 워드 라인 구동 신호로 제공되는 패스 전압이 상기 최외곽 메인 워드 라인 및 이와 이웃하는 메인 워드 라인 및 더미 워드 라인을 제외한 나머지 워드 라인들에 워드 라인 구동 신호로 제공되는 패스 전압보다 높은 비휘발성 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 드레인 선택 라인 측 최외곽 메인 워드 라인과 짝을 이루는 다른 메모리 블록의 메인 워드 라인이 선택되어 비선택된 상기 최외곽 메인 워드 라인에 상기 워드 라인 구동 신호로 프로그램 전압이 제공되는 경우에 상기 비선택된 최외곽 메인 워드 라인과 인접한 메인 워드 라인 및 더미 워드 라인에 상기 워드 라인 구동 신호로서 디커플링 전압이 제공되는 비휘발성 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19 항에 있어서, 상기 디커플링 전압은 0V인 비휘발성 메모리 장치.

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