KR100597791B1 - 프리차아지 전압 변화시점이 지연되는 로컬 데이터라인쌍을 가지는 반도체 메모리 장치 - Google Patents

프리차아지 전압 변화시점이 지연되는 로컬 데이터라인쌍을 가지는 반도체 메모리 장치 Download PDF

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Abstract

프리차아지 전압 변화시점이 지연되는 로컬 데이터 라인쌍을 가지는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는, 블락기입 제어신호의 활성시점을 지연시키기 위한 지연블락을 포함하여, 비트라인쌍의 데이터의 증폭시점으로부터 로컬 데이터 라인쌍에 전원전압의 유입시점까지의 구간을 연장시킨다. 그러므로, 본 발명의 반도체 메모리 장치에 의하면, 로컬 데이터 라인쌍에 전원전압이 유입되는 시점은 비트라인쌍이 충분히 디벨로프된 이후이다. 따라서, 본 발명의 반도체 메모리 장치에 의하면, 비트라인쌍과 로컬 데이터 라인쌍의 디벨로프 속도의 저하가 방지되고, 궁극적으로 반도체 메모리 장치의 동작속도가 향상된다.
메모리, 비트라인쌍, 로컬 데이터 라인쌍, 글로발 데이터 라인쌍, 칼럼선택신호

Description

프리차아지 전압 변화시점이 지연되는 로컬 데이터 라인쌍을 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING LOCAL DATA LINE PAIR WITH DELAYED PRECHARGE VOLTAGE LEVEL CHANGING POINT}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 반도체 메모리 장치에서의 주요신호 및 주요단자의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 반도체 메모리 장치에서의 주요신호 및 주요단자의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
BL, BLB: 비트라인쌍 LIO, LIOB: 로컬 데이터 라인쌍
GIO, GIOB: 글로발 데이터 라인쌍
CSL: 칼럼선택신호 PWBLK: 블락기입 제어신호
PSE: 감지 인에이블 신호 PBLSi: 블락선택신호
220: 칼럼선택 스위치쌍 230: 글로발 연결 스위치쌍
240: 제1 프리차아지부 250: 제2 프리차아지부
LAEQ: 제1 프리차아지 신호 IOPREB: 제2 프리차아지 신호
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 선택되는 메모리셀의 데이터를 계층적 구조의 데이터 라인쌍을 통하여 독출하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 반도체 메모리 장치들은, 계층적 구조로 형성되는 여러단계의 데이터 라인쌍들을 거쳐, 선택되는 메모리셀의 데이터를 외부로 출력한다. 그리고, 전송되는 데이터값은, 쌍을 이루는 2개의 데이터 라인의 전위의 대소관계로 인식된다. 이때, 쌍을 이루는 2개의 데이터 라인의 전위차는, 긴 길이의 버스를 통과하면서, 미세하게 약화될 수 있다. 그리고, 약화되는 데이터 라인쌍들의 전압차는, 감지증폭기(sense amplifier)를 거쳐 증폭되어, 로직 "L"와 로직 "H"의 데이터로 판별되게 된다.
도 1은 종래의 계층적 구조의 데이터 라인쌍을 가지는 반도체 메모리 장치 (100)를 나타내는 도면이며, 도 2는 상기 반도체 메모리 장치(100)에서의 주요신호 및 주요단자의 타이밍도이다. 먼저, 액티브 명령(ACT)이 발생하면, 활성화되는 워드라인(WL)에 연결되는 메모리셀(MC)의 데이터는 비트라인쌍(BL, BLB)의 전위차로 반영된다. 그리고, 소정의 감지 인에이블 신호(PSE)가 "H"로 인에이블하면, 비트라인 감지증폭기(BLSA, 110)는 비트라인쌍(BL, BLB)의 전위차를 디벨로프(develop)한다. 이때, 제1 프리차아지 신호(LAEQ)가 "L"로 디스에이블되고, '비트라인 전압(VBL)'으로 프리차아지되었던 로컬 데이터 라인쌍(LIO, LIOB)은 프리차아지 상태에서 해제된다. 여기서, 상기 '비트라인 전압(VBL)'은 전원전압(VCC)의 1/2 정도이다. 그리고, 선택되는 메모리셀(MC)이 포함되어 있는 메모리 블락(미도시)을 선택하는 블락선택신호(PBLSi)가 활성화되면, 블락연결 제어신호(PWBLK)가 활성화되어서, 상기 로컬 데이터 라인쌍(LIO, LIOB)는 전원전압(VCC)으로 프리차아지된 글로발 데이터 라인쌍(GIO, GIOB)과 전기적으로 연결된다. 그러므로, 상기 전원전압(VCC)이 상기 로컬 데이터 라인쌍(LIO, LIOB)으로, 유입된다.
이와 같이, 상기 로컬 데이터 라인쌍(LIO, LIOB)에 상기 전원전압(VCC)을 유입시키는 이유는, 상기 비트라인쌍(BL, BLB)이 어느정도 디벨로프된 이후에, 상기 로컬 데이터 라인쌍(LIO, LIOB)의 디벨로프를 용이하게 하기 위함이다.
계속하여, 독출명령(RD)이 발생하면, 칼럼선택신호(CSL)에 응답하여, 상기 비트라인쌍(BL, BLB)은 상기 로컬 데이터 라인쌍(LIO, LIOB)과 전하공유한다. 이때, 제2 프리차아지 신호(IOPREB)가 "H"로 디스에이블되고, '전원전압(VCC)'으로 프리차아지되었던 글로발 데이터 라인쌍(GIO, GIOB)은 프리차아지 상태에서 해제된 다.
그런데, 도 1과 같은 종래의 반도체 메모리 장치(100)에 의하면, 상기 글로발 연결제어 신호(PWBLK)는, 상기 감지 인에이블 신호(PSE)와 거의 동일한 시점에서 활성화되는 상기 블락선택신호(PBLSi)를 버퍼링한 신호이다. 그러므로, tRCD가 짧은 동작 모드인 경우에는, 상기 비트라인쌍(BL, BLB)이 충분히 디벨로프되기 이전에, 상기 글로발 연결제어 신호(PWBLK)가 활성화하게 된다. 그리고, 상기 로컬 데이터 라인쌍(LIO, LIOB)과 상기 글로발 데이터 라인쌍(GIO, GIOB)을 연결하는 글로발 연결 스위치쌍(130)의 앤모스 트랜지스터들(131, 133)이 턴온되고, 상기 로컬 데이터 라인쌍(LIO, LIOB)의 전압은 (VCC-Vt)에 가깝게 된다. 여기서, Vt는 상기 앤모스 트랜지스터들(131, 133)의 문턱전압이다.
결과적으로, 상기 비트라인쌍(BL, BLB)과 상기 로컬 데이터 라인쌍(LIO, LIOB)의 전하공유가 발생될 때(짧은 tRCD 동작에서는, 상기 비트라인쌍(BL, BLB)이 충분히 디벨로프되지 않은 상태임), 상기 로컬 데이터 라인쌍(LIO, LIOB)의 전압은 비트라인쌍(BL, BLB)의 프리차아지 전압보다 높은 전압으로 상승하게 된다. 이 경우, 상기 비트라인쌍(BL, BLB)의 평균전압도 '비트라인 전압(VBL)'보다 높아지게 되어, 상기 비트라인 감지증폭기(BLSA, 110)의 구동능력이 약화된다.
따라서, 도 1과 같은 종래의 반도체 메모리 장치(100)에서는, 상기 비트라인쌍(BL, BLB) 및 상기 로컬 데이터 라인쌍(LIO, LIOB)의 디벨로프 속도가 저하되며, 궁극적으로 반도체 메모리 장치의 동작속도가 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 상기 비트라인쌍 및 로컬 데이터 라인쌍의 디벨로프 속도의 저하를 방지하고, 궁극적으로 반도체 메모리 장치의 동작속도를 향상시키는 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치는 비트라인쌍, 비트라인 감지증폭기, 로컬 데이터 라인쌍, 칼럼선택 스위치쌍, 글로발 데이터 라인쌍, 글로발 연결 스위치쌍, 및 프리차아지부를 구비하며, 지연블락을 더 구비한다. 상기 비트라인쌍은 선택되는 메모리셀의 데이터를 반영한다. 상기 비트라인 감지증폭기는 소정의 감지 인에이블 신호에 응답하여, 상기 비트라인쌍의 데이터를 감지증폭한다. 상기 칼럼선택 스위치쌍은 소정의 칼럼선택신호에 응답하여, 상기 비트라인쌍과 상기 로컬 데이터 라인쌍을 연결한다. 상기 프리차아지부는 상기 로컬 데이터 라인쌍을 제1 프리차아지 전압으로 프리차아지한다. 상기 글로발 데이터 라인쌍은 제2 프리차아지 전압으로 프리차아지된다. 상기 글로발 연결 스위치쌍은 소정의 블락기입 제어신호에 응답하여, 상기 로컬 데이터 라인쌍과 상기 글로발 데이터 라인쌍을 전기적으로 연결한다. 상기 지연블락은 상기 비트라인쌍의 데이터의 증폭시점으로부터 상기 로컬 데이터 라인쌍과 상기 글로발 데이터 라인쌍의 전기적 연결 시점까지의 구간을 연장시킨다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치(200)를 나타내는 도면이다. 도 3을 참조하면, 본 발명의 반도체 메모리 장치(200)는 비트라인쌍(BL, BLB), 비트라인 감지증폭기(BLSA, 210), 로컬 데이터 라인쌍(LIO, LIOB), 칼럼선택 스위치쌍(220), 제1 프리차아지부(240) 및 제2 프리차아지부(250)를 구비한다. 그리고, 상기 반도체 메모리 장치(200)는 지연블락(280)을 더 구비한다. 바람직하기로는, 상기 반도체 메모리 장치(200)는 글로발 데이터 라인쌍(GIO, GIOB)과 글로발 연결 스위치쌍(230)를 더 구비한다. 본 명세서에서, 상기 비트라인쌍(BL, BLB)은 '제1 데이터 라인쌍'으로, 상기 로컬 데이터 라인쌍(LIO, LIOB)은 '제2 데이터 라인쌍'으로, 상기 글로발 데이터 라인쌍(GIO, GIOB)은 '제3 데이터 라인쌍'으로 불릴 수 있다.
상기 비트라인쌍(BL, BLB)는 선택되는 메모리셀(MC)의 데이터를 반영한다. 상기 비트라인 감지증폭기(BLSA, 210)는, 감지 인에이블 신호(PSE)가 "H"로 인에이블되면, 상기 비트라인쌍(BL, BLB)의 데이터 즉, 전위차를 감지하여 증폭한다. 본 명세서에서, 상기 감지 인에이블 신호(PSE)는 '제1 제어신호'로 불릴 수 있다.
상기 칼럼선택 스위치쌍(220)은, 칼럼선택신호(CSL)에 응답하여, 상기 비트라인쌍(BL, BLB)과 상기 로컬 데이터 라인쌍(LIO, LIOB)을 전기적으로 연결한다. 바람직하기로는, 상기 칼럼선택 스위치쌍(220)은 상기 칼럼선택신호(CSL)에 의하여 게이팅되는 앤모스 트랜지스터들(221, 223)을 포함한다. 그러므로, 상기 칼럼선택신호(CSL)가 "H"로 활성화하면, 상기 비트라인쌍(BL, BLB)과 상기 로컬 데이터 라인쌍(LIO, LIOB)은 전기적으로 연결된다. 본 명세서에서, 상기 칼럼선택 스위치쌍(220)은 '제1 스위치쌍'으로 불릴 수 있다. 그리고, 상기 칼럼선택신호(CSL)는 '제2 제어신호'로 불릴 수 있다.
상기 글로발 연결 스위치쌍(230)은, 블락기입 제어신호(PWBLK)에 응답하여, 상기 로컬 데이터 라인쌍(LIO, LIOB)과 상기 글로발 데이터 라인쌍(GIO, GIOB)을 전기적으로 연결한다. 바람직하기로는, 상기 글로발 연결 스위치쌍(230)은 상기 블락기입 제어신호(PWBLK)에 의하여 게이팅되는 앤모스 트랜지스터들(231, 233)을 포함한다. 그러므로, 상기 블락기입 제어신호(PWBLK)가 "H"로 활성화하면, 상기 로컬 데이터 라인쌍(LIO, LIOB)과 상기 글로발 데이터 라인쌍(GIO, GIOB)은 전기적으로 연결된다. 본 명세서에서, 상기 글로발 연결 스위치쌍(230)은 '제2 스위치쌍'으로 불릴 수 있다. 그리고, 상기 블락기입 제어신호(PWBLK)는 '제3 제어신호'로 불릴 수 있다.
상기 제1 프리차아지부(240)은 상기 로컬 데이터 라인쌍(LIO, LIOB)을 '제1 프리차아지 전압'으로 프리차아지한다. 그리고, 상기 제2 프리차아지부(250)는 '제2 프리차아지 전압'을 발생한다. 본 실시예에서는, 상기 제2 프리차아지부(250)은 상기 글로발 데이터 라인쌍(GIO, GIOB)을 상기 '제2 프리차아지 전압'으로 프리차아지한다. 바람직하기로는, 상기 '제1 프리차아지 전압'은 상기 '제2 프리차아지 전압'보다 낮은 전압레벨이다. 더욱 바람직하기로는, 상기 제1 프리차아지 전압은 전원전압(VCC)의 1/2 정도인 비트라인 전압(VBL)으로서, 상기 비트라인쌍(BL, BLB)의 프리차아지 전압과 동일하다. 그리고, 상기 제2 프리차아지 전압은 전원전압(VCC)이다.
그리고, 제1 프리차아지 신호(LAEQ)가 논리"L"로 디스에이블되면, 상기 로컬 데이터 라인쌍(LIO, LIOB)은 프리차아지 상태에서 해제된다. 또한, 제2 프리차아지 신호(IOPREB)가 논리"H"로 디스에이블되면, 상기 글로발 데이터 라인쌍(GIO, GIOB)은 프리차아지 상태에서 해제된다.
상기 지연블락(280)은 상기 블락기입 제어신호(PWBLK)의 활성시점을 지연시킨다. 상기 블락기입 제어신호(PWBLK)의 활성시점의 지연으로 인하여, 상기 비트라인쌍(BL, BLB)의 데이터의 증폭시점으로부터 상기 로컬 데이터 라인쌍(LIO, LIOB)과 상기 글로발 데이터 라인쌍(GIO, GIOB)의 전기적 연결시점까지의 구간이 연장된다. 즉, 상기 지연블락(280)으로 인하여, 상기 비트라인쌍(BL, BLB)의 데이터의 증폭시점으로부터 상기 로컬 데이터 라인쌍(LIO, LIOB)에 상기 제2 프리차아지 전압(본 실시예의 경우, 전원전압(VCC))의 유입시점까지의 구간이 연장된다.
바람직한 실시예에 의하면, 상기 지연블락(280)은 지연수단(281) 및 논리수단(283)을 구비한다. 상기 지연수단(281)은 지연 인에이블 신호(PSED)를 제공한다. 상기 지연 인에이블 신호(PSED)는, 상기 감지 인에이블 신호(PSE)에 대하여, 소정의 지연시간으로 지연되는 신호이다. 상기 논리수단(283)은 소정의 블락선택신호(PBLSi)에 응답하여 인에이블되며, 상기 지연수단(281)의 출력신호인 지연 인에이블 신호(PSED)에 응답하여 활성화되는 상기 블락기입 제어신호(PWBLK)를 제공한다. 여기서, 상기 블락선택신호(PBLSi)는 상기 로컬 데이터 라인쌍(LIO, LIOB)에 대응하는 메모리 블락(미도시)을 선택하는 신호이다. 더욱 바람직하기로는, 상기 논리수단(283)은 상기 블락선택신호(PBLSi)와 상기 지연 인에이블 신호(PSED)를 논리곱하여, 상기 블락기입 제어신호(PWBLK)로 출력하는 낸드 게이트이다.
도 4는 도 3의 반도체 메모리 장치(200)에서의 주요신호 및 주요단자의 타이밍도로서, 짧은 tRCD(액티브 명령의 발생으로부터 독출명령의 발생까지의 시간)로 동작하는 경우의 타이밍도이다. 도 3 및 도 4를 참조하여, 짧은 tRCD로 동작하는 상기 반도체 메모리 장치(200)의 동작이 기술된다.
먼저, 시점 tA에서 액티브 명령(ACT)이 발생하면, 선택되는 메모리셀(MC)의 워드라인(WL)이 "H"로 활성한다. 그러면, 상기 워드라인(WL)의 활성에 응답하여, 선택되는 메모리셀(MC)의 데이터가 비트라인쌍(BL, BLB)에 반영된다.
그리고, 일정시간이 경과한 후에, 제1 프리차아지 신호(LAEQ)가 논리"L"로 비활성화되어, 상기 로컬 데이터 라인쌍(LIO, LIOB)의 프리차아지 및 등화가 해제된다. 그리고, 상기 블락선택신호(PBLSi)가 논리"L"에서 논리"H"로 활성화된다. 또한, 상기 감지 인에이블 신호(PSE)가 활성화되어 상기 비트라인 감지증폭기(BLSA, 210)를 인에이블시킨다. 그러면, 상기 비트라인쌍(BL, BLB)의 전위차는 상기 비트 라인 감지증폭기(BLSA, 210)에 의하여 증폭된다.
계속하여, 시점 tB에서 독출 명령(RD)이 발생한다. 그리고, 상기 독출 명령(RD)의 발생에 응답하여, 상기 칼럼선택신호(CSL)가 "H"로 활성화하며, 상기 비트라인쌍(BL, BLB)과 상기 로컬 데이터 라인쌍(LIO, LIOB)의 전하공유가 발생된다. 이때, 상기 블락기입 제어신호(PWBLK)는 "L"로 비활성화 상태이므로, 상기 로컬 데이터 라인쌍(LIO, LIOB)과 상기 글로발 데이터 라인쌍(GIO, GIOB)은 전기적으로 분리되는 상태이다. 그러므로, 상기 로컬 데이터 라인쌍(LIO, LIOB)의 전압레벨은 아직 상기 글로발 데이터 라인쌍(GIO, GIOB)의 영향으로부터 배제되는 상태이다. 즉, 상기 칼럼선택신호(CSL)가 "H"로 활성화하는 시점에서, 상기 로컬 데이터 라인쌍(LIO, LIOB)은 제2 프리차아지 전압인 '비트라인 전압(VBL)'을 유지한다.
이어서, 상기 감지 인에이블 신호(PSE)의 활성 시점으로부터 소정의 지연시간(td)이 경과된 후에, 상기 블락기입 제어신호(PWBLK)가 "H"로 활성화된다. 즉, 상기 블락기입 제어신호(PWBLK)가 "H"로 활성화되는 시점에서는, 상기 비트라인쌍(BL, BLB) 및 로컬 데이터 라인쌍(LIO, LIOB)이 충분히 디벨로프되어 있다. 그러므로, 상기 비트라인쌍(BL, BLB)의 디벨로프 속도의 저하는 거의 발생되지 않는다.
본 실시예에서, 로컬 감지증폭기(270)를 구동하는 로컬 센스앰프 인에이블 신호(LSAEN)는, 상기 독출명령(RD)의 발생시점(tB)에서 "H"로 활성화한다. 그리고, 상기 로컬 감지증폭기(270)는 상기 로컬 데이터 라인쌍(LIO, LIOB)을 입력신호로 하여, 상기 글로발 데이터 라인쌍(GIO, GIOB)을 디벨로프한다.
그리고, 시점 tB에서, 상기 제2 프리차아지 신호(IOPREB)가 논리"H"로 디스 에이블되어, 상기 글로발 데이터 라인쌍(GIO, GIOB)을 프리차아지 상태에서 해제시킨다.
정리하면, 종래기술의 반도체 메모리 장치(100)에서는, 칼럼선택신호(CSL)가 활성화되는 시점에서의 로컬 데이터 라인쌍(LIO, LIOB)의 전압은 (VCC-Vt)이다. 반면에, 본 발명의 반도체 메모리 장치(100)에서는, 칼럼선택신호(CSL)가 활성화되는 시점에서의 로컬 데이터 라인쌍(LIO, LIOB)의 전압은 비트라인쌍(BL, BLB)의 평균전압에 가까운 '비트라인 전압(VBL)'을 유지한다. 따라서, 본 발명의 반도체 메모리 장치에서는, 종래기술에 비하여, 상기 로컬 데이터 라인쌍(LIO, LIOB)으로 인한, 상기 비트라인쌍(BL, BLB)의 디벨로프 속도의 저하는 현저히 감소될 수 있으며, 궁극적으로 반도체 메모리 장치의 동작속도가 향상될 수 있다.
한편, 본 발명의 반도체 메모리 장치(200)가 긴 tRCD로 동작하는 경우를 살펴보면, 상기 칼럼선택신호(CSL)이 "H"로 활성화하기 전에, 상기 비트라인쌍(BL, BLB)은 충분히 디벨로프된다. 그러므로, 상기 칼럼선택신호(CSL)가 "H"로 활성화하기 전에 상기 블락기입 제어신호(PWBLK)가 "H"로 활성화되더라도, 상기 로컬 데이터 라인쌍(LIO, LIOB)으로 인한, 상기 비트라인쌍(BL, BLB)의 디벨로프 속도의 저하는 미미하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는, 제2 프리차아지 전압이 글로발 데이터 라인쌍을 통하여 제공되는 실시예가 도 시되고 기술되었다. 그러나, 상기 제2 프리차아지 전압이 상기 로컬 데이터 라인쌍에 직접 인가되는 예에도, 본 발명의 기술적 사상이 적용될 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 반도체 메모리 장치는, 상기 블락기입 제어신호의 활성시점을 지연시키기 위한 지연블락을 포함하여, 상기 비트라인쌍의 데이터의 증폭시점으로부터 상기 로컬 데이터 라인쌍에 제2 프리차아지 전압의 유입시점까지의 구간을 연장시킨다. 그러므로, 본 발명의 반도체 메모리 장치에 의하면, 상기 로컬 데이터 라인쌍에 전원전압이 유입되는 시점은 상기 비트라인쌍이 충분히 디벨로프된 이후이다.
따라서, 본 발명의 반도체 메모리 장치에 의하면, 상기 비트라인쌍(BL, BLB)과 상기 로컬 데이터 라인쌍(LIO, LIOB)의 디벨로프 속도의 저하가 방지되고, 궁극적으로 반도체 메모리 장치의 동작속도가 향상된다.

Claims (11)

  1. 반도체 메모리 장치에 있어서,
    선택되는 메모리셀의 데이터를 반영하는 비트라인쌍;
    소정의 감지 인에이블 신호에 응답하여, 상기 비트라인쌍의 데이터를 감지증폭하는 비트라인 감지증폭기;
    소정의 로컬 데이터 라인쌍;
    소정의 칼럼선택신호에 응답하여, 상기 비트라인쌍과 상기 로컬 데이터 라인쌍을 연결하는 칼럼선택 스위치쌍;
    상기 로컬 데이터 라인쌍을 제1 프리차아지 전압으로 프리차아지하는 프리차아지부;
    소정의 제2 프리차아지 전압으로 프리차아지되는 글로발 데이터 라인쌍; 및
    소정의 블락기입 제어신호에 응답하여, 상기 로컬 데이터 라인쌍과 상기 글로발 데이터 라인쌍을 전기적으로 연결하는 글로발 연결 스위치쌍을 구비하며,
    상기 비트라인쌍의 데이터의 증폭시점으로부터 상기 로컬 데이터 라인쌍과 상기 글로발 데이터 라인쌍의 전기적 연결 시점까지의 구간을 연장시키기 위하여, 상기 블락기입 제어신호의 활성시점을 지연시키기 위한 지연블락을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 칼럼선택 스위치쌍은
    상기 칼럼선택신호에 의하여 게이팅되어, 상기 비트라인쌍과 상기 로컬 데이터 라인쌍을 연결하는 1쌍의 앤모스 트랜지스터들을 포함하며,
    상기 제1 프리차아지 전압은 상기 제2 프리차아지 전압보다 낮은 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 프리차아지 전압은 전원전압의 1/2이며,
    상기 제2 프리차아지 전압은 상기 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서,
    소정의 제1 데이터 라인쌍;
    소정의 제1 제어신호에 응답하여, 상기 제1 데이터 라인쌍의 데이터를 감지증폭하는 제1 데이터 라인 감지증폭기;
    소정의 제2 데이터 라인쌍;
    소정의 제2 제어신호에 응답하여, 상기 제1 데이터 라인쌍과 상기 제2 데이터 라인쌍을 연결하는 제1 스위치쌍;
    상기 제2 데이터 라인쌍을 제1 프리차아지 전압으로 프리차아지하는 프리차아지부;
    소정의 제2 프리차아지 전압으로 프리차아지되는 제3 데이터 라인쌍; 및
    소정의 제3 제어신호에 응답하여, 상기 제2 데이터 라인쌍과 상기 제3 데이터 라인쌍을 전기적으로 연결하는 제2 스위치쌍을 구비하며,
    상기 비트라인쌍의 데이터의 증폭시점으로부터 상기 제2 데이터 라인쌍과 상기 제3 데이터 라인쌍의 전기적 연결 시점까지의 구간을 연장시키기 위하여, 상기 제3 제어신호의 활성시점을 지연시키기 위한 지연블락을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 스위치쌍은
    상기 제2 제어신호에 의하여 게이팅되어, 상기 제1 데이터 라인쌍과 상기 제2 데이터 라인쌍을 연결하는 1쌍의 앤모스 트랜지스터들을 포함하며,
    상기 제1 프리차아지 전압은 상기 제2 프리차아지 전압보다 낮은 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 프리차아지 전압은 전원전압의 1/2이며,
    상기 제2 프리차아지 전압은 상기 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서,
    선택되는 메모리셀의 데이터를 반영하는 비트라인쌍;
    소정의 감지 인에이블 신호에 응답하여, 상기 비트라인쌍의 데이터를 감지증폭하는 비트라인 감지증폭기;
    소정의 로컬 데이터 라인쌍;
    소정의 칼럼선택신호에 응답하여, 상기 비트라인쌍과 상기 로컬 데이터 라인쌍을 연결하는 칼럼선택 스위치쌍;
    소정의 글로발 데이터 라인쌍;
    소정의 블락기입 제어신호에 응답하여, 상기 로컬 데이터 라인쌍과 상기 글로발 데이터 라인쌍을 전기적으로 연결하는 글로발 연결 스위치쌍;
    상기 로컬 데이터 라인쌍을 제1 프리차아지 전압으로 프리차아지하는 제1 프리차아지부; 및
    상기 글로발 데이터 라인쌍을 제2 프리차아지 전압으로 프리차아지하는 제2 프리차아지부를 구비하며,
    상기 비트라인쌍의 데이터의 증폭시점으로부터 상기 로컬 데이터 라인쌍과 상기 글로발 데이터 라인쌍의 전기적 연결 시점까지의 구간을 연장시키기 위하여, 상기 블락기입 제어신호의 활성시점을 지연시키기 위한 지연블락을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 지연블락은
    상기 감지 인에이블 신호에 대하여 소정의 지연시간으로 지연되는 신호를 제공하는 지연수단; 및
    소정의 블락선택신호에 응답하여 인에이블되며, 상기 지연수단의 출력신호에 응답하여 활성화되는 상기 블락기입 제어신호를 제공하는 논리수단으로서, 상기 블락선택신호는 상기 로컬 데이터 라인쌍에 대응하는 블락을 선택하는 신호인 상기 논리수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 칼럼선택 스위치쌍은
    상기 칼럼선택신호에 의하여 게이팅되어, 상기 비트라인쌍과 상기 로컬 데이터 라인쌍을 연결하는 1쌍의 앤모스 트랜지스터들을 포함하며,
    상기 제1 프리차아지 전압은 상기 제2 프리차아지 전압보다 낮은 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 프리차아지 전압은 전원전압의 1/2이며,
    상기 제2 프리차아지 전압은 상기 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7 항에 있어서, 상기 칼럼선택 스위치쌍은
    상기 칼럼선택신호에 의하여 게이팅되어, 상기 비트라인쌍과 상기 로컬 데이 터 라인쌍을 연결하는 1쌍의 앤모스 트랜지스터들을 포함하며,
    상기 제1 프리차아지 전압은 상기 제2 프리차아지 전압보다 낮은 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
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