JP2015188078A - 発光装置 - Google Patents

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side electrode
light emitting
type
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典雄 梅津
Norio Umezu
典雄 梅津
孝 松村
Takashi Matsumura
孝 松村
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Dexerials Corp
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Abstract

【課題】発光素子１０が、基板２０上に形成されたｎ型側、ｐ型側電極パッド２１、２２に異方性導電接着ペースト３０を用いてバンプレスでフリップチップ実装すべき発光装置１００において、短絡の抑制と放熱効率の向上という二つの課題を同時に解決できるようにする。
【解決手段】発光素子１０が、基板２０上に形成されたｎ型側、ｐ型側電極パッド２１、２２に異方性導電接着ペースト３０を用いてバンプレスでフリップチップ実装された発光装置１００において、ｎ型側、ｐ型側電極パッド２１、２２の幅を発光素子１０の幅と同等またはそれよりも狭くする。
【選択図】図２Ｃ

Description

本発明は、発光ダイオード（ＬＥＤ）チップ等の発光素子が、異方性導電接着ペーストで基板にフリップチップ実装された発光装置に関する。
発光ダイオード（ＬＥＤ）チップ等の発光素子を基板に実装する場合、Ａｕワイヤボンディング工法に比べ、光取り出し効率や放熱特性の向上を期待できるフリップチップ工法が広く適用されるようになっている（特許文献１）。ところで、ＬＥＤチップ等の発光素子は、通常、大口径の半導体ウエハに多数の発光素子を作り込んだ後にダイシング工程で切断され、発光素子である半導体チップにされており、導電粒子を含有する異方性導電接着剤が半導体チップの側面に付着すると、導電粒子が多数集まった塊により、半導体層と電極とが電気的に接続され、短絡不良が発生するという問題があった。
このため、発光素子または基板にバンプを形成しておき、フリップチップ実装をすることで、短絡の発生を防止していた。具体的には、図３Ａ（発光装置の平面図）、図３Ｂ（図３ＡのＡ方向から見た発光装置の側面図）に示すように、発光装置１１０のチップ本体１３１の裏面のｎ型側素子電極１１１とｐ型側素子電極１１２とをそれぞれ、金バンプＢｐが形成された基板１２０の表面のｎ型側電極パッド１２１とｐ型側電極パッド１２２とに、異方性導電接着ペースト１３０を介して熱圧着することでフリップチップ実装をおこなっている。この場合、ｎ型側電極パッド１２１の幅Ｌ１とｐ型側電極パッド１２２の幅Ｌ２は、導通信頼性を確保するために、チップ本体１３１の幅Ｌ０より大きく構成し、しかも、はみ出し部分の幅Ｌ１ａ、Ｌ２ａ、Ｌ１ｂ、Ｌ２ｂを３０μｍ以上５０μｍ以下程度とすることが一般的である。
特開２００７−１２３６１３号公報
しかしながら、図３Ａのようにバンプを使用して構成した発光装置の場合、短絡を抑制できるものの、金バンプ形成コストが非常に高く、また、光と熱とを発する発光素子の発光層と基板との距離が離れるため、放熱特性が低下（換言すれば、熱抵抗が増大）するという問題があった。このため、発光装置をバンプレス構造とすることも考えられるが、金バンプ形成コストが不要となるという利点と放熱特性が向上するという利点とがあるものの、従前通り、短絡が発生することが懸念される。このように、短絡の抑制と放熱特性の向上という二つの課題を同時に解決した、バンプレス構造の発光装置が求められているのが現状である。
本発明の目的は、従来技術の問題点を解決しようとするものであり、発光素子が、基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装されるべき発光装置において、短絡の抑制と放熱特性の向上という二つの課題を同時に解決できるようにすることである。
本発明者らは、発光素子が、基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装された発光装置において、基板上の電極パッドの幅を、発光素子の幅と同等またはそれよりも狭くすることにより、基板上の電極パッドと発光素子との間からはみ出た異方性導電接着ペーストが、電極パッドと発光素子との間隙よりも広い発光素子と基板表面との間隙に保持されるので、Ｐ層とＮ層との間を短絡してしまうことを防ぐことができ、しかもバンプレスでフリップチップ実装されたものであるから製造コストを圧縮でき、且つ放熱特性を向上（熱抵抗を低減）させることができることを見出し、本発明を完成させるに至った。
即ち、本発明は、半導体のチップ本体を有する発光素子が、基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装された発光装置であって、電極パッドの幅が、前記チップ本体の幅と同等またはそれよりも狭いことを特徴とする発光装置である。
また、本発明は発光装置であって、前記チップ本体が発光ダイオードチップである発光装置である。
また、本発明は発光装置であって、前記チップ本体の幅を１００とした場合に、前記電極パッドの幅が８０％以上１００％以下である発光装置である。
また、本発明は発光装置であって、前記電極パッドの幅方向のエッジと前記チップ本体の幅方向のエッジとの間隔が、１０μｍ以上４０μｍ以下である発光装置である。
また、本発明は、発光素子と搭載装置との間に導電粒子を含有する異方性導電接着ペーストが配置され、前記異方性導電接着ペーストによって前記発光素子が前記搭載装置に設けられた発光装置であって、前記搭載装置は、基板と、前記基板上に配置されたｎ型側電極パッドとｐ型側電極パッドとを有し、前記発光素子は、平面形状が四辺形形状のチップ本体と、前記チップ本体に設けられたｐ型側素子電極とｎ型側素子電極とを有し、前記チップ本体の内部には、ｐ型領域とｎ型領域が設けられ、ｐｎ接合が形成され、前記ｐ型側素子電極は前記導電粒子を介して前記ｐ型領域に電気的に接続され、前記ｎ型側素子電極は前記導電粒子を介して前記ｎ型領域に電気的に接続され、前記ｐ型側電極パッドの表面と前記ｎ型側電極パッドの表面とは、前記基板の表面の上方に位置し、前記ｐ型側電極パッドと前記ｎ型側電極パッドとは幅が一定値の帯状に形成され、前記ｐ型側電極パッドの先端と前記ｎ型側電極パッドの先端は前記チップ本体の真下である真下領域内に位置し、前記ｐ型側電極パッドの先端とは反対側の部分と、前記ｎ型側電極パッドの先端とは反対側の部分とは、前記真下領域の外側に位置し、前記ｐ型側電極パッドの前記幅は、前記チップ本体の、前記ｐ型側電極パッドの真上に位置する第一の辺の長さ以下の長さにされ、前記ｎ型側電極パッドの前記幅は、前記チップ本体の、前記ｎ型側電極パッドの真上に位置する第二の辺の長さ以下の長さにされた発光装置である。
また、本発明は発光装置であって、前記ｐ型側電極パッドの前記幅は、前記チップ本体の、前記ｐ型側電極パッドの真上に位置する第一の辺の長さよりも短くされ、前記ｎ型側電極パッドの前記幅は、前記チップ本体の、前記ｎ型側電極パッドの真上に位置する第二の辺の長さよりも短くされ、前記真下領域内の前記ｐ型側電極パッドと前記ｎ型側電極パッドとの外側の前記発光素子と前記基板との間には、前記発光素子と前記ｐ型側電極パッドの間からはみ出した前記異方性導電接着ペーストと、前記発光素子と前記ｎ型側電極パッドの間からはみ出した前記異方性導電接着ペーストとが配置された発光装置である。
また、本発明は発光装置であって、前記第一の辺と前記第二の辺とは同じ長さで平行に配置され、前記第一の辺の両端は、前記ｐ型側電極パッドの真上の外側に位置し、前記第二の辺の両端は、前記ｎ型側電極パッドの真上の外側に位置するようにされた発光装置である。
発光素子が、基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装された本発明の発光装置によれば、電極パッドの幅が、発光素子の幅と同等またはそれよりも狭く構成されている。このため、短絡の発生を抑制し、しかも放熱特性の向上（熱抵抗の低減）を同時に実現することができる。
また、異方性導電接着ペーストは発光素子の側面に付着しないので、発光素子の側面から放射される光の放出を妨害しない。
本発明の発光装置の平面図 図１ＡのＡ方向から見た本発明の発光装置の側面図 搭載基板上の異方性導電接着ペーストに発光素子を配置した状態を説明するための部分拡大断面図 発光素子を押圧しているときの状態を説明するための部分拡大断面図 ｐ型側、ｎ型側素子電極と、ｐ型側、ｎ型側基板電極とが導電粒子で電気的に接続された状態を説明するための部分拡大断面図 従来技術の発光装置の素子本体の側面に付着した異方性導電接着ペーストを説明するための拡大図 従来の発光装置の平面図 図３ＡのＡ方向から見た従来の発光装置の側面図
以下、本発明の発光装置を図面を参照しつつ詳細に説明する。
図１Ａは、本発明の発光装置１００の平面図であり、図１Ｂは、図１ＡのＡ方向から見た本発明の発光装置１００の側面図である。本発明の発光装置１００は、発光素子１０が基板２０上にバンプレスでフリップチップ実装された発光装置である。詳しくは、発光素子１０は、チップ本体３１と、ｎ型側素子電極１１と、ｐ型側素子電極１２とを有し、ｎ型側素子電極１１とｐ型側素子電極１２とは、チップ本体３１上に配置されている。
基板２０上には、ｎ型側電極パッド２１とｐ型側電極パッド２２とが配置され、基板２０と、ｎ型側電極パッド２１と、ｐ型側電極パッド２２とで搭載装置１８が形成されている。ｎ型側素子電極１１とｐ型側素子電極１２とはそれぞれ搭載装置１８のｎ型側電極パッド２１とｐ型側電極パッド２２とに、硬化された異方性導電接着ペースト３０を介して異方性導電接続されている。
その発光装置１００の製造工程を説明する。
異方性導電接着ペースト３０には導電粒子３６が含有されており、未硬化の異方性導電接着ペーストを原液と呼ぶと、搭載装置１８の表面のうち、搭載装置１８に固定される発光素子１０の真裏に位置するｎ型側電極パッド２１上とｐ型側電極パッド２２上とに、原液を配置した後、発光素子１０のｎ型側素子電極１１とｐ型側素子電極１２とが形成された面を、基板２０上に配置された原液と対面させ、発光素子１０のｎ型側素子電極１１をｎ型側電極パッド２１上の原液に接触させ、ｐ型側素子電極１２をｐ型側電極パッド２２上の原液に接触させる。
図２Ａはその状態を示し、符号２８は原液を示しており、原液２８の接着成分２９には導電粒子３６が分散されている。基板２０は台５１上に載せられている。
ここで、原液２８上に発光素子１０を載せたときには、チップ本体３１の底面と基板２０の表面とは平行になっているものとすると、図２Ａ中の符号Ｈ1は、基板２０の表面３９からのチップ本体３１の底面３８までの距離である、チップ本体３１の底面３８の高さを示している。符号Ｗａ、Ｗｂはｎ型側電極パッド２１とｐ型側電極パッド２２との、チップ本体３１の縁からの基板２０と平行な方向の距離である。
ｎ型側素子電極１１とｐ型側素子電極１２の厚さは等しく、また、ｎ型側電極パッド２１とｐ型側電極パッド２２の厚さも等しくなっており、このチップ本体３１の底面３８の高さＨ1は、ｎ型側電極パッド２１とｐ型側電極パッド２２との厚さＰ1と、ｎ型側又はｐ型側電極パッド２１，２２とｎ型又はｐ型側素子電極１１、１２とに挟まれた原液２８の厚さＱ1と、ｎ型側素子電極１１とｐ型側素子電極１２との厚さＥ1と、を合計した値である。
ｎ型側素子電極１１とｐ型側素子電極１２とは、チップ本体３１の表面に形成された導電性薄膜をエッチングして形成しており、ｎ型側素子電極１１とｐ型側素子電極１２との厚さＥ1は、ｎ型側電極パッド２１とｐ型側電極パッド２２との厚さＰ1よりも薄くなっており、高さ方向の距離計算上無視することができるものとすると、搭載装置１８の表面３９からｎ型側素子電極１１又はｐ型側素子電極１２の表面までの距離（Ｈ1−Ｅ1）は、基板２０の表面３９からチップ本体３１の底面３８までの高さＨ1と同じ値である。
なお、発光素子１０のｎ型側素子電極１１上とｐ型側素子電極１２上とに原液２８を配置し、ｎ型側素子電極１１上の原液２８にｎ型側電極パッド２１を接触させ、ｐ型側素子電極１２上の原液２８にｐ型側電極パッド２２を接触させてもよい。
次いで、発光素子１０と基板２０とを互いに押圧する。ここでは、図２Ｂに示すように、発光素子１０を、押圧部材５２によって基板２０に押圧しており、その際、ｎ型側素子電極１１とｎ型側電極パッド２１との間と、ｐ型側素子電極１２とｐ型側電極パッド２２との間とから、原液２８が押し出されながら、ｎ型側素子電極１１とｐ型側素子電極１２とは、それぞれｎ型側電極パッド２１とｐ型側電極パッド２２とに近づく。このときの高さＨ2は発光素子１０を載せたときの高さＨ1より低くなり、ｎ型側電極パッド２１とｐ型側電極パッド２２上の原液２８の厚さＱ2は、元の厚さＱ1よりも減少する。
そして、図２Ｃに示すように、ｎ型側素子電極１１は導電粒子３６を介してｎ型側電極パッド２１に接触し、ｐ型側素子電極１２は導電粒子３６を介してｐ型側電極パッド２２に接触する。
このとき、導電粒子３６の大きさは無視できるほど小さいので、ｎ型側又はｐ型側素子電極１１、１２とｎ型側又はｐ型側電極パッド２１、２２とが導電粒子３６を介して接続された場合は、直接接触された場合と同じであり、原液２８の厚さＱ3はゼロと考えることができる。ｎ型側又はｐ型側素子電極１１、１２との厚さＥ1を無視すると、発光素子１０と基板２０との間の距離である高さＨ3は、ｎ型側電極パッド２１とｐ型側電極パッド２２との厚さＰ1となる。
原液２８の接着成分２９は熱硬化成分を含有しており、ｎ型側素子電極１１とｐ型側素子電極１２とが、導電粒子３６を介してｎ型側電極パッド２１とｐ型側電極パッド２２に接触した状態で、発光素子１０と基板２０とが加熱され、原液２８が昇温すると、硬化した異方性導電接着ペースト３０が形成され、発光素子１０と基板２０とが互いに固定され、導電粒子３６によってｎ型側又はｐ型側素子電極１１、１２とｎ型側又はｐ型側電極パッド２１、２２とがそれぞれ電気的に接続された発光装置１００が得られる。
チップ本体３１は、内部にＮ型半導体領域とＰ型半導体領域とが設けられた半導体ウェハが、切断によって複数個に分割された半導体チップであり、各チップ本体３１の内部には、Ｎ型半導体領域と、Ｎ型半導体領域と接触したＰ型半導体領域とがそれぞれ設けられ、ｐｎ接合がそれぞれ形成されている。
各チップ本体３１上のｎ型側素子電極１１はＮ型半導体領域に電気的に接続され、ｐ型側素子電極１２はＰ型半導体領域に電気的に接続されており、異方性導電接着ペースト３０の硬化により、ｎ型側素子電極１１は導電粒子３６を介してｎ型側電極パッド２１に電気的に接続され、ｐ型側素子電極１２は導電粒子３６を介してｐ型側電極パッド２２に電気的に接続されているから、ｐ型側電極パッド２２とｎ型側電極パッド２１との間に電圧が印加されると、ｐ型側素子電極１２とｎ型側素子電極１１とを介して、Ｐ型半導体領域とＮ型半導体領域との間に電圧が印加され、ｐｎ接合が順バイアスされてｐｎ接合に電流が流れると、ｐｎ接合付近が発光する。
基板２０は例えば板状の樹脂であり、ｎ型側電極パッド２１とｐ型側電極パッド２２とは、基板２０の表面上に配置された金属膜等の導電性膜であり、ｎ型側電極パッド２１の表面とｐ型側電極パッド２２の表面とは、基板２０の表面よりもｎ型側電極パッド２１とｐ型側電極パッド２２の膜厚Ｐ1だけ高い場所に位置していることになる。
導電粒子３６の大きさを無視した場合は、ｎ型側素子電極１１はｎ型側電極パッド２１と接触し、ｐ型側素子電極１２はｐ型側電極パッド２２と接触することになるが、ｎ型側電極パッド２１とｐ型側電極パッド２２との膜厚Ｐ1はゼロではないため、基板２０の表面３９とチップ本体３１の底面３８とは高さＨ3だけ離間して隙間１３が形成され、また、基板２０の表面３９とｎ型側素子電極１１の表面又はｐ型側素子電極１２の表面との間にも隙間が形成されるようになっている。即ち、発光素子１０の表面と基板２０の表面３９とは離間しており、隙間が形成されている。
上述したように、ｎ型側素子電極１１とｐ型側素子電極１２とが、チップ本体３１の表面上に配置された導電性薄膜、例えば金属薄膜の場合は、その膜厚Ｅ1の値は、ｎ型側電極パッド２１とｐ型側電極パッド２２の膜厚Ｐ1の値よりも小さく、チップ本体３１の底面３８とｎ型側電極パッド２１又はｐ型側電極パッド２２との間の距離よりも、ｎ型側素子電極１１の表面又はｐ型側素子電極１２の表面と基板２０の表面３９との間の距離の方が大きい(図２Ｃ)。
それに対し、図２Ｄに示すように、従来技術の発光装置では、ｎ型側電極パッド１２１とｐ型側電極パッド１２２とが、発光素子１１０の外周よりも外側にはみ出しており、搭載装置１８０の表面１３９からチップ本体１３１の底面１３８までの高さＨ4は、ｎ型側電極パッド１２１とｐ型側電極パッド１２２の膜厚Ｐ1の分だけ、本発明の高さＨ3よりも小さくなっている。
そして、高さＨ4は低いので、原液１２８は発光素子１１０とｎ型側又はｐ型側電極パッド１２１、１２２の間から発光素子１１０の外周よりも外側に向けて押し出される。
原液１２８の粘性は高いため、押し出された原液１２８のうち、後から押し出された原液１２８は、先に押し出された原液１２８の上に乗り、押し出された原液１２８は発光素子１１０のチップ本体１３１の底面１３８よりも高く盛り上がり、チップ本体１３１の側面に付着すると、接着成分１２９を硬化させた後の導電粒子１３６の塊が短絡の原因となる。
本願発明では、高さＨ3は従来技術の発光装置の高さＨ4よりも高く、ｎ型側素子電極１１とｎ型側電極パッド２１との間と、ｐ型側素子電極１２とｐ型側電極パッド２２との間とから、押し出された原液２８は、隙間１３に収容され、発光素子１０の側面に盛り上がらないようになっている。
チップ本体３１の平面形状は四辺が直角に交叉する四角形であり、四辺のうち、対向した二個の辺を一組とすると、一組の二個の辺の長さは等しい。
また、一組の二個の辺のうち、一方の辺の真下にはｎ型側電極パッド２１が位置しており、他方の辺の真下にはｐ型側電極パッド２２が位置しており、従って、ｎ型側電極パッド２１とｐ型側電極パッド２２とは、一組の二個の辺の真下の位置から、チップ本体３１の真下に位置する真下領域に入り、真下領域内で直線状に伸びるようになっている。
他の組の二辺の下にはｐ型側電極パッド２２とｎ型側電極パッド２１は位置していない。
ここで、ｎ型側電極パッド２１が伸びる方向とは直角な方向の長さを、ｎ型側電極パッド２１の幅Ｌ１とし、ｐ型側電極パッド２２が伸びる方向とは直角な方向の長さを、ｐ型側電極パッド２２の幅Ｌ２とし、チップ本体３１の、ｎ型側電極パッド２１の真上又はｐ型側電極パッド２２の真上に位置する辺の長さを発光素子幅Ｌ０とする。
本発明の発光装置１００においては、ｎ型側電極パッド２１の幅Ｌ１とｐ型側電極パッド２２の幅Ｌ２を、チップ本体３１の幅Ｌ０と同等またはそれよりも短く構成する。これにより、基板２０上のｎ型側、ｐ型側電極パッド２１、２２と発光素子１０との間からはみ出た異方性導電接着ペースト３０が、ｎ型側、ｐ型側電極パッド２１、２２と発光素子１０との隙間よりも広い発光素子１０と基板２０の表面との隙間１３に保持されるので、Ｐ層とＮ層との間を短絡させてしまうことを防ぐことができ、しかもバンプレスでフリップチップ実装されたものであるので製造コストを圧縮でき、且つ放熱効率を向上（換言すれば、熱抵抗を低減）させることができる。
次に、上述したＡ方向は、ｎ型側電極パッド２１とｐ型側電極パッド２２とのうち、いずれか一方が、チップ本体３１の辺の真下の位置から内側に向かって伸びる方向である。
ここで、図１Ａ及び図３Ａにおけるｎ型側、ｐ型側電極パッド２１、２２の幅方向は、Ａ方向を横切る方向である。換言すれば、ｎ型側、ｐ型側電極パッド２１、２２の幅方向は、基板２０の表面とは平行な平面内で、Ａ方向とは直角な方向である。
従って、図１Ａ及び図３ＡにおけるＡ方向とは、ｎ型側電極パッド２１とｐ型側電極パッド２２との間の隙間を横切る方向である、と定義できる。なお、図１Ａ及び図３Ａでは、基板２０上に、それぞれ矩形のｐ型側電極パッド２２とｎ型側電極パッド２１とを、所定の間隔を設けて隣接する位置に形成しているため、ｎ型側、ｐ型側電極パッド２１、２２の幅方向は、Ａ方向に略直交する方向となっているが、ｎ型側、ｐ型側電極パッド２１、２２の形状が矩形ではなく、平行四辺形、台形、三角形等の形状である場合には、ｎ型側、ｐ型側電極パッド２１、２２の幅方向は、必ずしもＡ方向に略直交する方向ではなく、Ａ方向に対して傾斜した角度を持って横切る方向であってもよい。
また、ｎ型側電極パッド２１とｐ型側電極パッド２２の幅Ｌ１、Ｌ２を、チップ本体３１の幅Ｌ０よりも短く構成する程度としては、短かすぎると放熱特性が低下する傾向があるので、チップ本体３１の幅Ｌ０の長さを１００とした場合に、ｎ型側電極パッド２１の幅Ｌ１とｐ型側電極パッド２２の幅Ｌ２の長さを、好ましくは８０以上１００以下、より好ましくは９０以上９９以下とする。
この場合、ｎ型側電極パッド２１とｐ型側電極パッド２２の幅方向片側もしくは両側に発光素子１０のチップ本体３１がオーバーハングしていることになるが、オーバーハング量（図１ＡのＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ）、即ち、ｎ型側、ｐ型側電極パッド２１、２２の幅方向のエッジとチップ本体３１の幅方向のエッジとの間隔）は、小さくし過ぎると発光素子１０側面の導電接着ペースト３０の這い上がり量が増加する傾向があるので、好ましくは０以上１２０μｍ以下、より好ましくは５μｍ以上８０μｍ以下、特に好ましくは１０μｍ以上４０μｍ以下である。
なお、ｎ型側電極パッド２１の幅Ｌ１とｐ型側電極パッド２２の幅Ｌ２とは、通常同じ長さであるが、異なる長さであってもよい。また、オーバーハング量（Ｌ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ）も互いに同じ長さであってもよいが、それぞれ互いに異なっていてもよい。通常、これらのオーバーハング量を互いに同じ量としておくことが、製造時の位置合わせ等の操作の精度を向上させ、また、操作の難易度を緩和する点から好ましい。
ｎ型側電極パッド２１の幅Ｌ１とｐ型側電極パッド２２の幅Ｌ２とは、上述したように、ｎ型側電極パッド２１の真上に位置するチップ本体３１の辺の長さ以下の長さになるようにされ、また、ｐ型側電極パッド２２の真上に位置するチップ本体３１の辺の長さ以下の長さになるようにされている。
ｎ型側電極パッド２１とｐ型側電極パッド２２との先端は、チップ本体３１の真下に位置する真下領域内で、互いに離間して配置されている。
ここでは、上述したように、ｎ型側電極パッド２１の幅Ｌ１とｐ型側電極パッド２２の幅Ｌ２とは、ｎ型側電極パッド２１の真上に位置するチップ本体３１の辺の長さよりも短くされ、また、ｐ型側電極パッド２２の真上に位置するチップ本体３１の辺の長さよりも短くされていることが望ましく、更に、ｎ型側電極パッド２１の幅Ｌ１の真上に位置するチップ本体３１の辺は、幅Ｌ１の両側にはみ出しており、また、ｐ型側電極パッド２２の幅Ｌ２の真上に位置するチップ本体３１の辺は、幅Ｌ２の両側にはみ出していることが望ましい。
この場合は、ｎ型側電極パッド２１とｐ型側電極パッド２２との、チップ本体３１の真下領域内に位置する先端部分の外側には、チップ本体３１の辺の真下に位置する部分を除き、発光素子１０と基板２０との間に形成された隙間が配置されており、基板２０と発光素子１０との間の距離は、発光素子１０とｎ型側電極パッド２１又はｐ型側電極パッド２２との間の距離よりも、ｎ型側電極パッド２１又はｐ型側電極パッド２２の膜厚Ｐ1の分、長くなっている。
従って、発光素子１０が押圧されて、ｎ型側素子電極１１が導電粒子３６を介してｎ型側電極パッド２１に接触され、ｐ型側素子電極１２が導電粒子３６を介してｐ型側電極パッド２２に接触される際に、発光素子１０とｎ型側電極パッド２１との間に位置する原液２８と、発光素子１０とｐ型側電極パッド２２との間に位置する原液２８とは、発光素子１０とｎ型側又はｐ型側電極パッド２１，２２との間から押し出されると、押し出された分は、発光素子１０と基板２０との間の隙間１３に収容され、発光素子１０の周囲で原液２８が盛り上がることが無いようにされている。
本発明の発光装置１００においては、ｎ型側、ｐ型側電極パッド２１、２２の幅を、チップ本体３１の幅と同等またはそれよりも狭く構成すること以外、従来の発光装置の構成要素（例えば、発光素子の種類・大きさ、その接続パッドの種類・大きさ、基板の種類・大きさ、その上の配線パターンの素材・厚さ、異方性導電接着ペーストの種類・粘度、含有されている導電粒子３６の種類や平均粒径等）と同様の構成とすることができる。
なお、本発明の発光装置１００の構成要素の一つである発光素子１０としては、ＬＥＤチップ、有機ＥＬチップ、無機ＥＬチップ素子等を挙げることができ、中でもＬＥＤチップを好ましく挙げることができる。これらは、当然にバンプレスである。
以下、本発明をより具体的な実施例により説明する。
実施例１〜７
ＬＥＤチップを基板に、バンプレスで且つ電極パッドの幅が発光素子の幅と同等またはそれよりも狭くなるようにフリップチップ実装した例として、図１Ａ〜１Ｂに示す構造の発光装置を、以下の基板、ＬＥＤチップ、異方性導電接着ペーストを用いて作成した。具体的には、ＬＥＤ素子の中央部に対応する基板上に所定量の異方性導電接着ペーストをディスペンサーから供給し、その異方性導電接着ペーストにＬＥＤチップを載置し、温度２３０℃、圧力３Ｎ／ｃｈｉｐ、３０秒という条件で熱圧着することにより発光装置を作成した。
なお、ＬＥＤ素子の幅方向のエッジから電極パッドの幅方向のエッジまでの幅（実施例の態様について換言すれば、電極パッドに対してＬＥＤ素子のオーバーハングしている量（Ｌ１ａ＝Ｌ１ｂ＝Ｌ２ａ＝Ｌ２ｂ））を表１に示す。表１では、ΔＬＤと記載しておく。実施例１〜７においては、ΔＬＤの数値は０又は正の数となる。
＜基板＞
ベース材質：アルミナ０．６ｍｍ厚
電極パッド：銅１０μｍ厚
電極パッド表面処理：Ｎｉメッキ３μｍ厚／Ａｕ０．３μｍ厚
＜ＬＥＤチップ＞
製品名：ＤＡ３５４７，Ｃｒｅｅ社製(米国Cree.Inc.)
サイズ：３５０μｍ×４７０μｍ×１５５μｍｔ
＜異方性導電接着ペースト＞
製品名： ＳＬＰ−０４，デクセリアルズ(株)製
比較例１〜２
ＬＥＤチップを基板に、電極パッドにバンプが形成され且つ電極パッドの幅が発光素子の幅よりも広くなるようにフリップチップ実装した比較例として、図３Ａ〜図３Ｂに示す構造の発光装置を、以下の基板を使用すること以外、実施例１の場合と同様のＬＥＤチップ、異方性導電接着ペーストを用い、実施例１と同様の操作を繰り返すことにより発光装置を作成した。
＜比較例１で使用した基材＞
ベース材質：アルミナ０．６ｍｍ厚
電極パッド：銅１０μｍ厚
Ａｕバンプ：直径８０μｍ、高さ１５μｍ
Ａｕバンプ数：各電極パッドに３個
Ａｕバンプピッチ：５００μｍ
＜比較例２で使用した基材＞
ベース材質：アルミナ０．６ｍｍ厚
電極パッド：銅１０μｍ厚
Ａｕバンプ：直径８０μｍ、高さ１５μｍ
Ａｕバンプ数：各電極パッドに６個
Ａｕバンプピッチ：２００μｍ
なお、ＬＥＤ素子の幅方向のエッジから電極パッドの幅方向のエッジまでの幅（換言すれば、ＬＥＤ素子の幅方向から電極パッドがはみ出した量（Ｌ１ａ＝Ｌ１ｂ＝Ｌ２ａ＝Ｌ２ｂ））を表１に示す。表１ではΔＬＤと記載する。比較例１及び２並びに以下の比較例３では、ΔＬＤの数値は、必ず負の数となる。
比較例３
基板として、Ａｕバンプを形成せずに、電極パッド表面処理を実施例１と同様に施した基板を使用すること以外、比較例１と同様に発光装置を作成した。
（評価）
実施例並びに比較例で作成した発光素子について、「短絡不良」と「放熱特性」とを以下に説明するように試験評価した。得られた結果を表１に示す。
＜短絡不良＞
各実施例及び各比較例の発光素子をそれぞれ１００個作成し、Ｐ極側とＮ極側との間で短絡が生じているか否かをテスター（カーブトレーサー ＴＣＴ−２００４、國洋電機工業（株））を用いて確認し、短絡が生じた発光素子の割合（短絡発生率）を求めた。短絡発生率は、１％以下であることが好ましく、０．５％以下がより好ましく、０％であることが特に好ましい。
＜放熱特性＞
放熱特性を評価するために、各発光素子の熱抵抗値を「ＪＥ−ＤＥＣ スタンダード、ＪＥＳＤ５１−１４」に準拠して測定し、比較例１の熱抵抗値を対照としたときの実施例または比較例の発光素子の熱抵抗値の減少率（熱抵抗減少率）を求めた。減少率は、好ましくは２５％以上、より好ましくは３０％以上、特に好ましくは３５％以上である。
Figure 2015188078
表１から分かるように、ＬＥＤチップを基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装することにより発光装置を作成した場合に、電極パッドの幅を発光素子の幅と同等またはそれよりも狭くすると、短絡発生率が１％以下となり且つ熱抵抗減少率が２０％以上となることことが分かる。特に、発光素子の基板の電極パッドに対するオーバーハング量を１０μｍ以上４０μｍ以下とすると、短絡発生率は０％であり且つ熱抵抗減少率は３５％以上になり、好ましい。
一方、バンプを設けた基板を使用した比較例１、２の発光装置の場合、短絡不良は改善されるが、放熱特性は改善されないことが分かる。比較例３の発光装置の場合には、放熱特性は改善されるが、短絡不良が１％を超えてしまうことがわかる。
発光素子が、基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装された本発明の発光装置は、電極パッドの幅が、発光素子の幅と同等またはそれよりも狭く構成されている。このため、短絡の発生が抑制され、しかも放熱特性が向上（熱抵抗の低減）した発光装置として有用である。
１００ 発光装置
１０ 発光素子
１１ ｎ型側素子電極
１２ ｐ型側素子電極
２０ 基板
２１ ｎ型側電極パッド
２２ ｐ型側電極パッド
３０ 異方性導電接着ペースト
３１ チップ本体
Ｂｐ 金バンプ
Ｌ０ 発光素子の幅
Ｌ１ ｎ型側電極パッドの幅
Ｌ２ ｐ型側電極パッドの幅

Claims (7)

  1. 半導体のチップ本体を有する発光素子が、基板上に形成された電極パッドに異方性導電接着ペーストを用いてバンプレスでフリップチップ実装された発光装置であって、
    電極パッドの幅が、前記チップ本体の幅と同等またはそれよりも狭いことを特徴とする発光装置。
  2. 前記チップ本体が発光ダイオードチップである請求項１記載の発光装置。
  3. 前記チップ本体の幅を１００とした場合に、前記電極パッドの幅が８０％以上１００％以下である請求項１または２記載の発光装置。
  4. 前記電極パッドの幅方向のエッジと前記チップ本体の幅方向のエッジとの間隔が、１０μｍ以上４０μｍ以下である請求項１または２記載の発光装置。
  5. 発光素子と搭載装置との間に導電粒子を含有する異方性導電接着ペーストが配置され、前記異方性導電接着ペーストによって前記発光素子が前記搭載装置に設けられた発光装置であって、
    前記搭載装置は、
    基板と、
    前記基板上に配置されたｎ型側電極パッドとｐ型側電極パッドとを有し、
    前記発光素子は、平面形状が四辺形形状のチップ本体と、
    前記チップ本体に設けられたｐ型側素子電極とｎ型側素子電極とを有し、
    前記チップ本体の内部には、ｐ型領域とｎ型領域が設けられ、ｐｎ接合が形成され、
    前記ｐ型側素子電極は前記導電粒子を介して前記ｐ型領域に電気的に接続され、前記ｎ型側素子電極は前記導電粒子を介して前記ｎ型領域に電気的に接続され、
    前記ｐ型側電極パッドの表面と前記ｎ型側電極パッドの表面とは、前記基板の表面の上方に位置し、
    前記ｐ型側電極パッドと前記ｎ型側電極パッドとは幅が一定値の帯状に形成され、
    前記ｐ型側電極パッドの先端と前記ｎ型側電極パッドの先端は前記チップ本体の真下である真下領域内に位置し、前記ｐ型側電極パッドの先端とは反対側の部分と、前記ｎ型側電極パッドの先端とは反対側の部分とは、前記真下領域の外側に位置し、
    前記ｐ型側電極パッドの前記幅は、前記チップ本体の、前記ｐ型側電極パッドの真上に位置する第一の辺の長さ以下の長さにされ、
    前記ｎ型側電極パッドの前記幅は、前記チップ本体の、前記ｎ型側電極パッドの真上に位置する第二の辺の長さ以下の長さにされた発光装置。
  6. 前記ｐ型側電極パッドの前記幅は、前記チップ本体の、前記ｐ型側電極パッドの真上に位置する第一の辺の長さよりも短くされ、
    前記ｎ型側電極パッドの前記幅は、前記チップ本体の、前記ｎ型側電極パッドの真上に位置する第二の辺の長さよりも短くされ、
    前記真下領域内の前記ｐ型側電極パッドと前記ｎ型側電極パッドとの外側の前記発光素子と前記基板との間には、前記発光素子と前記ｐ型側電極パッドの間からはみ出した前記異方性導電接着ペーストと、前記発光素子と前記ｎ型側電極パッドの間からはみ出した前記異方性導電接着ペーストとが配置された請求項５記載の発光装置。
  7. 前記第一の辺と前記第二の辺とは同じ長さで平行に配置され、前記第一の辺の両端は、前記ｐ型側電極パッドの真上の外側に位置し、
    前記第二の辺の両端は、前記ｎ型側電極パッドの真上の外側に位置するようにされた請求項６記載の発光装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170880B (zh) * 2017-07-14 2019-09-27 上海天马微电子有限公司 发光单元及显示装置
JP6942589B2 (ja) * 2017-09-27 2021-09-29 旭化成株式会社 半導体発光装置および紫外線発光モジュール
CN111179750A (zh) * 2019-12-12 2020-05-19 武汉华星光电技术有限公司 显示面板的结构和其制作方法
TWI773538B (zh) * 2021-09-24 2022-08-01 友達光電股份有限公司 自發光裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168235A (ja) * 1997-12-05 1999-06-22 Toyoda Gosei Co Ltd 発光ダイオード
JP2004039983A (ja) * 2002-07-05 2004-02-05 Rohm Co Ltd 半導体発光装置
JP2007049045A (ja) * 2005-08-11 2007-02-22 Rohm Co Ltd 半導体発光素子およびこれを備えた半導体装置
US20130328172A1 (en) * 2012-06-07 2013-12-12 Michael A. Tischler Wafer-level flip chip device packages and related methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4951937B2 (ja) 2005-10-28 2012-06-13 日亜化学工業株式会社 発光装置
JP5880025B2 (ja) * 2011-12-26 2016-03-08 日亜化学工業株式会社 発光装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168235A (ja) * 1997-12-05 1999-06-22 Toyoda Gosei Co Ltd 発光ダイオード
JP2004039983A (ja) * 2002-07-05 2004-02-05 Rohm Co Ltd 半導体発光装置
JP2007049045A (ja) * 2005-08-11 2007-02-22 Rohm Co Ltd 半導体発光素子およびこれを備えた半導体装置
US20130328172A1 (en) * 2012-06-07 2013-12-12 Michael A. Tischler Wafer-level flip chip device packages and related methods

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