JP2015103908A - クロックデータリカバリ回路 - Google Patents

Abstract

【課題】最初の発振周期に初期フェーズロックのための時間を見込む必要があったとしても正常に処理できるようにしたクロックデータリカバリ回路を提供する。【解決手段】レプリカゲート回路５は、２つのゲートオシレータ２、３のゲート回路Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４と同一個数の遅延ゲートＧ３１〜Ｇ３４により構成されている。このレプリカゲート回路５がＣＤＲ回路１の入力端子７に与えられるデータ入力信号ＤＩＮを遅延させ、ラッチ回路１００のデータ入力端子Ｄに与える。【選択図】図１

Description

本発明は、クロックデータリカバリ回路に関する。

例えば、ＣＤＲ (Clock Data Recovery)技術は、クロック線を用いることなくデータ線のみで通信する技術であり、例えば車両内で用いることで車両内配線数を削減できる。ＣＤＲ技術は、幾つかの回路方式があるが、例えば車両用通信においては、下記の２つの特徴を満たす最適な回路方式を選択すると良い。

第１に高速ロック可能な通信処理を行うことが望ましい。例えば自動車の電子制御システムでは、ある特殊なイベントが生じたときに一定期間内に処理を終えなければ安全性を確保できないなどの場合がある。

例えば衝突安全制御システムが挙げられる。このシステムでは、ＥＣＵ（Electrical Control Unit）が加速度センサにより異常信号を検出したタイミングにおいて、エアバッグ展開処理及びシートベルトの巻取処理を終えるまでの処理を短期に終えなければいけない。したがって、車両通信処理には、レイテンシが少なく高速ロック可能であることが望まれる。

また第２に安価な内蔵発振器を用いることが望ましい。ＣＤＲの回路方式には高価な外部水晶発振器の使用を前提としている方式もあるが、例えば車両用通信において部品点数削減のために既存ＩＣ（Integrated Circuit）の中にある内蔵発振器を使うことでＣＤＲが動作することが望ましい。

ここで問題になるのが、ＣＤＲの周波数オフセット耐性である。高価な水晶発振器は周波数誤差が例えば±１００ｐｐｍ程度であるが、車両内蔵の発振器は例えば±５％程度になる。このため、受信データとローカルクロックの周波数誤差が１０％程度存在する場合においても、ＣＤＲ回路が正しく動作しなければならない。

このような車両用通信の要件を満たすＣＤＲ回路方式として、Gated Oscillator-Based ＣＤＲと称される方式がある（例えば特許文献１参照）。この特許文献１記載の方式は、２つの発振器（Oscillator）を備えること、すなわち２ＶＣＯ方式であることを特徴としている。ゲートオシレータ（Gated Oscillator）はＰＬＬによりレプリカバイアスされ、発振周期は入力データの周期になるように制御される。

米国特許第５２３７２９０号明細書

Armin Tajalli, and et al, "A Power-Efficient Clock and Data Recovery Circuit in 0.18 μm CMOS Technology for Multi-Channel Short-Haul Optical Data Communication" IEEE J.of Solid-State Circuits , vol. 42, pp.2235-2244,October 2007

ゲートオシレータが低消費電力化のために完全に停止する期間を設けているときには、発振開始直後には初期フェーズロックのための時間を発振持続時よりも時間を必要とする。特に最初の発振周期はこの初期フェーズロックのための時間を見込まなければならない。よって従来の回路方式は内蔵発振器を用いた通信に採用することが困難である。

本発明の目的は、最初の発振周期に初期フェーズロックのための時間を見込む必要があったとしても正常に処理できるようにしたクロックデータリカバリ回路を提供することにある。

請求項１記載の発明によれば、２つのゲートオシレータは、複数個直列接続された第１ゲート回路を備え、第１ゲート回路の出力が第１ゲート回路の入力に正帰還されることにより構成され、基準クロックに基いてフェーズロックされた所定周期の信号を、データ入力端子に入力される信号に応じてクロック出力する。

このため、例えば、データ入力端子に入力される信号が「Ｈ」又は「Ｌ」であるときに一のゲートオシレータがクロック出力すると共に他のゲートオシレータがクロック出力しない。また、データ入力端子の入力信号がその逆（「Ｌ」又は「Ｈ」）であるときに、一のゲートオシレータはクロック出力せず、他のゲートオシレータがクロック出力する。

そして、レプリカゲート回路は、２つのゲートオシレータの第１ゲート回路と同一個数の遅延ゲートからなる第２ゲート回路により構成され、データ入力端子の入力データについて第２ゲート回路を通じてデータ出力する。

このため、ゲートオシレータの起動直後の最初の発振周期に初期フェーズロックのための時間を見込む必要がある場合であっても、レプリカゲート回路がデータ入力端子の入力信号を遅延させているため、正常に処理できるようになる。

また、前述の文献に記載された回路方式を採用すると、周波数オフセットが存在する状態において、同じシンボルのビットを連続受信したときに、連続ビットの最後のサンプリングエッジを生成することが困難である。

請求項２記載の発明によれば、セレクタは、レプリカゲート回路の第２ゲート回路の遅延ゲートの途中のゲート信号に応じて２つのゲートオシレータの出力を選択する。このため、周波数オフセットがデータ入力信号に生じており、同一シンボルのビットを連続受信したときであっても、クロック信号（特に最後のクロック信号）を正常に生成できる。

第１実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図 第１実施形態において、各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態において、周波数オフセットを生じたときの各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態においてクロックデータリカバリ回路の比較対象例Ｘを概略的に示す電気的構成図 第１実施形態における比較対象例Ｘを用いたとき、各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態における比較対象例Ｘを用いたとき、周波数オフセットを生じる場合の各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態において、クロックデータリカバリ回路の比較対象例Ｙを示す電気的構成図 第１実施形態における比較対象例Ｙを用いたとき、周波数オフセットを生じない場合の各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態における比較対象例Ｙを用いたとき、周波数オフセットを生じる場合の各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態における比較対象例Ｙを用いたとき、初期フェーズロックが遅れる場合の各ノードの信号変化を概略的に示すタイミングチャート 第１実施形態における比較対象例Ｙを用いたとき、初期フェーズロックが遅れる場合で、且つ、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート 第２実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１相当図） 第３実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１及び図１２相当図） 第３実施形態において、各ノードの信号変化を概略的に示すタイミングチャート 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その１） 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その２） 第３実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１、図１２及び図１３相当図） 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その１） 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その２） 第４実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１、図１２、図１３及び図１７相当図）

以下、本発明の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一又は類似の構成については同一又は類似の符号を付し、要部の説明のみ行い同一部分の説明を必要に応じて省略する。各実施形態のクロックデータリカバリ回路は、例えばマスタおよびスレーブ間の通信処理において、スレーブ側でデータ信号を受信したときに、データ信号のサンプリングタイミングを規定するためのクロック信号を再生するために用いられる。

（第１実施形態）
図１〜図１１は第１実施形態を示す。図１に示すように、クロックデータリカバリ回路（Clock Data Recovery：以下、ＣＤＲ回路と略す）１は、２つのゲートオシレータ２、３と、ＮＯＴゲート４と、レプリカゲート回路５と、ＡＮＤゲート６と、を備える。このＣＤＲ回路１は、ディジタル入力端子（以下、入力端子と略す）７に送信部（マスタ）８からデータ信号を入力する。他方、位相同期回路９は、ＰＬＬ回路１０と、基準クロック生成回路１１とを備える。これらのＣＤＲ回路１及び位相同期回路９は例えばＩＣ（Integrated Circuit：図示せず）を用いて構成される。

基準クロック生成回路１１は、例えば部品点数の削減のため、ＩＣ内に含まれる安価な発振器（例えばＣＲ発振器：図示せず）を用いて構成される。この基準クロック生成回路１１は、構成素子の誤差分に応じた周波数誤差を含むもので、例えば±５％の周波数誤差を含む。ＰＬＬ回路１０は、この基準クロック生成回路１１の所定周波数のパルス信号を基準クロックとし、２つのゲートオシレータ２、３の発振出力をそれぞれフェーズロック処理（発振の位相制御処理）する。

２つのゲートオシレータ２、３は互いに同一構成のものが用いられる。ゲートオシレータ２は、初段のＮＡＮＤゲートＧ１１と、複数個（ｋ個）のバッファＧ１２〜Ｇ１４とを従属接続して構成され、この出力を入力に正帰還するように構成されている。ゲートオシレータ２は、所定周波数（構成素子の誤差分の周波数誤差含む）のデジタルクロックを出力する。

同様に、ゲートオシレータ３は、初段のＮＡＮＤゲートＧ２１と、複数個（ｋ個）のバッファＧ２２〜Ｇ２４とを従属接続して構成され、この出力を入力に正帰還するように構成されている。このゲートオシレータ３もまた、所定周波数のデジタルクロックを出力する。

例えば、ゲートオシレータ２は、ＮＡＮＤゲートＧ１１の一方の入力ノードにＣＤＲ回路１の入力端子７を接続して構成されている。このゲートオシレータ２の最終段のバッファＧ１４の出力は、ＮＡＮＤゲートＧ１１の他方の入力ノードに接続されている。これにより、ゲートオシレータ２はディジタル発振器として動作する。

ゲートオシレータ３は、ＮＡＮＤゲートＧ２１の一方の入力ノードに、ＮＯＴゲート４を介してＣＤＲ回路１の入力端子７を接続して構成されている。このゲートオシレータ３の最終段のバッファＧ２４の出力は、ＮＡＮＤゲートＧ２１の他の入力ノードに接続されている。すなわち、これらの２つのゲートオシレータ２、３には、互いに相補的なデータ入力信号ＤＩＮが与えられており、このデータ入力信号ＤＩＮに応じてそれぞれパルス状のクロック信号を発振出力する。

各ゲートオシレータ２、３は、通常発振出力を停止しているときには「Ｈ」レベルを固定出力するように構成され、発振出力を開始すると所定周期の「Ｌ」レベルをアクティブレベルとして出力する。すなわち、各ゲートオシレータ２、３は負論理によりディジタル発振信号を出力する。ＰＬＬ回路１０は、各ゲートオシレータ２、３が所定周期の「Ｌ」レベルを出力するときに、前記の基準クロック生成回路１１の基準クロックＲｅｆＣＬにフェーズロックさせた状態で各ゲートオシレータ２、３から発振出力させる。

ＡＮＤゲート６は、これらの２つのゲートオシレータ２、３の出力を入力端子に入力し、この論理積演算結果を出力する。すなわち、２つのゲートオシレータ２、３のうち何れかのゲートオシレータが、「Ｌ」レベルをアクティブレベルとして所定周期で出力すると、有効化出力回路としてのＡＮＤゲート６はこの「Ｌ」レベルを有効出力することになる。

レプリカゲート回路５は、ＡＮＤゲートＧ３１と、複数個（ｋ個）のバッファＧ３２〜Ｇ３４とを従属接続して構成されている。このレプリカゲート回路５のバッファＧ３２〜Ｇ３４の従属接続個数ｋ（但しｋは奇数）は、各ゲートオシレータ２、３を構成するバッファＧ１２〜Ｇ１４、Ｇ２２〜Ｇ２４の従属接続個数ｋと同一個数だけ設けられている。ＡＮＤゲートＧ３１は、その一方の入力ノードが電源電位Ｖｃｃに固定され、他方の入力ノードがＣＤＲ回路１の入力端子７に接続されている。

また、レプリカゲート回路５の出力段のバッファＧ３４の出力はそのままラッチ回路１００（後述参照）に入力されており、当該レプリカゲート回路５のフィードバックパスは存在しない。このレプリカゲート回路５は、各ゲートオシレータ２、３の初段のＮＡＮＤゲートＧ１１、Ｇ２１に代えてＡＮＤゲートＧ３１を備えている。

これらのＮＡＮＤゲートＧ１１、Ｇ２１及びＡＮＤゲートＧ３１は、トランジスタを基本構成とした回路で構成すれば、全て同一の差動回路を用いて構成できる。したがって、これらのゲートＧ１１、Ｇ２１及びＧ３１の遅延時間を概ね同一時間に設定できる。

すなわち、バッファＧ１２〜Ｇ１４、Ｇ２２〜Ｇ２４、Ｇ３２〜Ｇ３４の従属接続個数ｋが互いに同一個数に設定されると共に、初段のＮＡＮＤゲートＧ１１、Ｇ２１及びＡＮＤゲートＧ３１はゲート通過遅延時間を概ね同一にできる。このため、データ入力信号ＤＩＮが各ゲートオシレータ２、３及びレプリカゲート回路５の出力に達するまでの時間を概ね同一にできる。

各ゲートオシレータ２、３及びレプリカゲート回路５内の回路構成の各種パラメータが調整されれば、ＰＬＬ回路１０がゲートオシレータ２、３の出力クロック信号をフェーズロック処理する時間を見込んでデータ信号ＤＩＮ＿ｄを出力できる。

各ゲートオシレータ２、３は、低消費電力化に応じて完全に停止する期間があり、当該停止期間から発振復帰するときには継続的に発振するときよりもフェーズロック時間Ｔ１（後述参照）を必要とする。各ゲートオシレータ２、３及びレプリカゲート回路５内の回路構成の各種パラメータが調整されれば、このフェーズロック時間Ｔ１を見込んでデータ信号ＤＩＮ＿ｄを出力することもできる。

このＣＤＲ回路１は、その出力段にラッチ回路１００を接続して構成されている。このラッチ回路１００は、例えばＤフリップフロップにより構成され、クロック入力端子ＣＫおよびデータ入力端子Ｄを備える。

ＣＤＲ回路１は、その出力段に接続されたラッチ回路１００のクロック入力端子ＣＫに、ＡＮＤゲート６の出力クロック信号ＲＣＬＫを出力する。また、このＣＤＲ回路１は、ラッチ回路１００のデータ入力端子Ｄに、レプリカゲート回路５のバッファＧ３４の出力データ信号ＤＩＮ＿ｄを出力する。

ラッチ回路１００は、クロック入力端子ＣＫに入力されるクロック信号ＲＣＬＫの例えば立上りタイミングにおいて、データ入力端子Ｄの入力データの論理レベル（「Ｈ」又は「Ｌ」）を保持し、Ｑ端子から出力端子１０１を通じてデータ出力信号ＤＯＵＴを出力する。なお、ラッチ回路１００がクロック信号ＲＣＬＫの立上りタイミングにおいてデータ信号ＤＩＮ＿ｄを受付ける形態を示すが、立下りタイミングであっても良い。

上記構成の作用を説明する。まず通常動作を説明する。図２に示すように、データ入力信号ＤＩＮは、外部の送信部（マスタ）８からＣＤＲ回路１の入力端子７に入力される。ここでは、周波数オフセットが送信部８側および受信側（ＣＤＲ回路１側）で生じていないときに、入力端子７に入力されるデータ入力信号ＤＩＮの周期をＴとする。データ入力信号ＤＩＮが、１Ｔの「Ｈ」レベル、１Ｔの「Ｌ」レベル、３Ｔの「Ｈ」レベルに遷移し、その後、「Ｌ」レベルに移行するときの信号処理の流れについて説明する。

データ入力信号ＤＩＮは、ＣＤＲ回路１のレプリカゲート回路５、ゲートオシレータ２、及び、ＮＯＴゲート４を通じてゲートオシレータ３に入力される。データ入力信号ＤＩＮは、ゲートオシレータ２のＮＡＮＤゲートＧ１１、及び、複数段のバッファＧ１２〜Ｇ１４を伝達し、ＮＡＮＤゲートＧ１１に正帰還するが、この発振信号がＰＬＬ回路１０によりフェーズロックされる。他方、データ入力信号ＤＩＮは、ゲートオシレータ３のＮＡＮＤゲートＧ２１、及び、複数段のバッファＧ２２〜Ｇ２４を伝達し、ＮＡＮＤゲートＧ２１に正帰還するが、この発振信号がＰＬＬ回路１０によりフェーズロックされる。

これらの各ゲートオシレータ２、３の発振出力は、ＰＬＬ回路１０による初期フェーズロック処理の影響に応じて起動直後の出力が遅れる。このため、データ入力信号ＤＩＮの通常状態における周期をＴとしたときに、ゲートオシレータ２、３が通常周期Ｔ２（≒０．５Ｔ程度）の「Ｌ」レベルを出力するところ、停止状態から最初の「Ｌ」レベル出力までにフェーズロック時間Ｔ１（≒０．６Ｔ程度）を要する。

例えば、データ入力信号ＤＩＮが「Ｈ」レベルであれば、ゲートオシレータ２が発振出力し、データ入力信号ＤＩＮが「Ｌ」レベルであれば、ゲートオシレータ３が発振出力するように設定されている場合を考慮する。

このとき、データ入力信号ＤＩＮが「Ｌ」から「Ｈ」に変化すると、ゲートオシレータ２が発振開始するが、前記の「Ｌ」から「Ｈ」の変化タイミングからゲートオシレータ２が発振出力を開始するまでフェーズロック時間Ｔ１（≒０．６Ｔ）かかる（ノードＮ１の出力タイミングＡ１参照）。「Ｌ」パルスがノードＮ１の出力タイミングＡ１時点から時間Ｔ２（≒０．５Ｔ＜時間Ｔ１）だけ出力される。

この「Ｌ」アクティブレベルが「Ｈ」のノンアクティブレベルに戻ると、クロック信号ＲＣＬＫも「Ｈ」レベルに遷移する（図２のタイミングＡ２参照）。この間、一旦データ入力信号ＤＩＮが「Ｌ」レベルに遷移する場合もあるが、このデータ入力信号ＤＩＮが再び「Ｈ」レベルに遷移すると（図２のタイミングＡ３参照）、再度、ゲートオシレータ２が発振開始する。この場合も発振開始し初期フェーズロックするまで時間Ｔ１（≒０．６Ｔ）かかる（ノードＮ１の出力タイミングＡ４参照）。

他方、データ入力信号ＤＩＮが「Ｈ」から「Ｌ」に遷移すると、ゲートオシレータ２の発振が停止し、他のゲートオシレータ３が発振開始する（図２のタイミングＢ１参照）。すると、他のゲートオシレータ３は、前記の「Ｈ」から「Ｌ」の変化タイミングから他のゲートオシレータ３が発振出力を開始するまで時間Ｔ１（≒０．６Ｔ）かかる（図２のタイミングＢ２参照）。この理由は、ゲートオシレータ２の発振開始出力の遅延理由と同様の理由である。

すると、ＡＮＤゲート６の出力は、これらのゲートオシレータ２及び３の「Ｌ」レベル出力に応じたクロック信号ＲＣＬＫを再生でき、ラッチ回路１００のクロック入力端子ＣＫには標準的なクロック信号ＲＣＬＫを入力させることができる。

他方、遅延データ入力信号ＤＩＮ＿ｄは、データ入力信号ＤＩＮがレプリカゲート回路５の遅延分の所定時間（例えば０．６Ｔ）だけ遅れた信号となり、この遅延データ入力信号ＤＩＮ＿ｄはラッチ回路１００のデータ入力端子Ｄに入力される。ラッチ回路１００は、クロック入力端子ＣＫの立上りタイミングにてサンプリングできデータを正常に受信できる（遅延データ入力信号ＤＩＮ＿ｄのサンプリングタイミングＳ１〜Ｓ６参照）。

また、図３を参照し、システム全体で例えば−１０％の周波数オフセットを生じた場合の例を説明する。例えば、送信部８側で周波数オフセットが−５％、受信部側（ＣＤＲ回路１側）で周波数オフセットが＋５％生じると、周波数オフセットがシステム全体で−１０％生じることになる。

各ゲートオシレータ２、３の発振開始時間Ｔ１、その後のゲートオシレータの発振周期Ｔ２を基準とすると、前述の図２と同一のデータ入力信号ＤＩＮを考慮した場合には、データ入力信号ＤＩＮの「Ｈ」「Ｌ」レベルの時間が全体的に短くなる。

このため、周波数オフセットが−１０％生じた場合、正常なデータを受信できなくなる虞がある。しかし、本実施形態の回路構成を採用すると、データ入力信号ＤＩＮの「Ｈ」レベルが３Ｔ続いたタイミングマージンを計算したとしても、
Ｔ３ ＝ （３Ｔの９０％）−５×Ｔ／２
＝ ２．７Ｔ−２．５Ｔ
＝ ０．２Ｔ
と時間Ｔ３を算出でき、既存技術（例えば後述する比較対象例Ｙ）に比較してタイミングマージンを多く確保できる（図３のＴ３参照）。このタイミングマージンは、ゲートオシレータ２、３が発振開始直後に位相制御されていない発振周期の影響を受けることがないため、理論値通りのタイミングマージンを取得できる。なお、図３には、図２に付した各タイミングＡ１〜Ａ４、Ｂ１〜Ｂ２に対応したタイミングに添え字「ａ」を付した符号を付して示している。

＜比較対象例Ｘ（非特許文献１記載の技術）の説明＞
例えば、Gated Oscillator-BasedＣＤＲ回路５１の他の例としては、非特許文献１に記載された図４に示すような回路もある。この図４において、図１に示す構成要素と同一構成要素には同一符号を付している。

この図４に示すように、ＣＤＲ回路５１は、データ入力信号ＤＩＮを遅延させるディレイライン５２と、データ入力信号ＤＩＮとディレイライン５２の出力信号とをＸＯＲ処理しゲートオシレータ２に入力させるＸＯＲゲート５３と、ＸＯＲゲート５３の出力に応じて発振出力するゲートオシレータ２と、を備える。

このＣＤＲ回路５１は、ディレイライン５２の出力をラッチ回路１００のデータ入力端子Ｄに出力すると共に、ゲートオシレータ２の出力をラッチ回路１００のクロック入力端子ＣＫｂに出力する。

ゲートオシレータ２は、ＰＬＬ回路１０によりレプリカバイアスされる。ディレイライン５２は、データ入力信号ＤＩＮを遅延し遅延ディジタル入力信号ＤＤＩＮを生成する。ここでディレイライン５２の遅延量は０．５Ｔ以上にする必要があるが、この図４に示す構成では０．５Ｔとしている。

ＸＯＲゲート５３が、データ入力信号ＤＩＮと遅延ディジタル入力信号ＤＤＩＮの排他的論理和をノードＮ１０に出力すると、ゲートオシレータ２がこの求められたノードＮ１０の出力をゲート入力信号として使用する。ゲートオシレータ２は、ＸＯＲゲート５３の出力が「Ｌ」レベルのときに発振停止し「Ｈ」レベルのときに発振出力する。すると、ゲートオシレータ２はノードＮ１０の立上りエッジ(rising edge)を生じたタイミングで位相合わせ(リタイミング：retiming)が行われることになりクロック信号ＲＣＬＫを生成できる。

例えば図５は、周波数オフセットが０％のときのクロック信号ＲＣＬＫを示し、図６は、周波数オフセットが−１０％生じているときのクロック信号ＲＣＬＫを示す。このとき、ＣＤＲ回路５１は例えば連続ビットを受信したときに当該連続ビットの最終サンプリングエッジを生成することが困難となる問題を生じる。

すなわち、図６に示すように、ＮＡＮＤゲートＧ１１の出力ノードＮ１１の立下りタイミングとＸＯＲゲート５３の出力ノードＮ１０の立下りタイミングとの間隔が例えば０．０７５Ｔ程度しか確保できず、ゲートオシレータ２の初段のＮＡＮＤゲートＧ１１の出力ノードＮ１１では狭いパルスしか生じることがなくなる。このパルスはゲートオシレータ２内を伝播する間に消滅してしまう（図６のＣ部分参照）。これにより、本回路構成は周波数オフセットの大きいクロック生成回路（内蔵発振器）１１を用いた通信に利用することができない。

＜比較対象例Ｙ（特許文献１記載の技術）の説明＞
例えば、Gated Oscillator-BasedＣＤＲ回路６１の他の例としては、特許文献１に記載された図７に示すような回路もある。この図７において、図１に示す構成要素と同一構成要素には同一符号を付している。

この図７に示すように、このＣＤＲ回路６１は、２つのゲートオシレータ２、３を備えた所謂２ＶＣＯ方式を採用して構成されている。ＣＤＲ回路６１は、ＮＯＴゲート４を用いて互いに相補的なデータ入力信号ＤＩＮが入力される２つのゲートオシレータ６２及び６３と、２つのゲートオシレータ６２及び６３の出力を否定論理和するＮＯＲゲート６４と、を図示形態に備える。

ゲートオシレータ６２は、４つ直列接続されたＮＯＴゲートＧ６１〜Ｇ６４と、ＮＯＲゲートＧ６５とを図示形態に接続して正帰還するように構成されている。ゲートオシレータ６３は、４つ直列接続されたＮＯＴゲートＧ７１〜Ｇ７４と、ＮＯＲゲートＧ７５とを図示形態に接続して正帰還するように構成されている。

これらのゲートオシレータ６２及び６３の出力はＮＯＲゲート６４に与えられており、ＮＯＲゲート６４の出力はラッチ回路１００のクロック入力端子ＣＫに与えられる。２つのゲートオシレータ６２及び６３はＰＬＬ回路１０によりレプリカバイアスされている。ゲートオシレータ６２は、データ入力信号ＤＩＮの「Ｈ」期間に発振し、ゲートオシレータ６３はデータ入力信号ＤＩＮの「Ｌ」期間に発振する。

図８は、周波数オフセットが０％の場合のタイミングチャートを示し、図９は周波数オフセットが＋１０％存在する場合のタイミングチャートを示す。例えば、送信部８側で周波数オフセットが＋５％、受信部側（ＣＤＲ回路１側）で周波数オフセットが−５％生じると、周波数オフセットがシステム全体で＋１０％生じることになる。

図８に示すように、周波数オフセットが０％となるときには、クロック信号ＲＣＬＫを正常に出力できるが、図９に示すように、周波数オフセットが＋１０％も存在すると、連続ビットのうち最後のビットを受信するときには、ＮＯＲゲート６４の入力信号が、クロック信号ＲＣＬＫの生成タイミングにおいて変化してしまう（図９のタイミングＤ参照）。このため、ＮＯＲゲート６４はその出力にグリッチを生じてしまい回路誤動作の要因となる。

さらに、図１０に示すように、発振停止状態から初期フェーズロック処理が行われるまでのフェーズロック時間Ｔ１（≒０．６Ｔ）は、発振持続するときの周期Ｔ２（≒０．５Ｔ）よりも長時間となる。

またＣＤＲ回路６１が連続ビットをサンプリングするときに、これらの最後尾ビットをサンプリングするときにはタイミングマージンが減少してしまう。例えば、図１１に示すように、送信側及び受信側全体で−１０％の周波数オフセットを備えるとき、３ビット連続ビットを検出するときにはタイミングマージンが０．１Ｔと極小さくなってしまう。これにより、周波数オフセット耐性が悪い。したがって、本回路構成もまた周波数オフセットが大きいと利用することができない。

本実施形態によれば、レプリカゲート回路５は、２つのゲートオシレータ２、３のゲート回路Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４と同一個数の遅延ゲートＧ３１〜Ｇ３４により構成されている。このレプリカゲート回路５がＣＤＲ回路１の入力端子７に与えられるデータ入力信号ＤＩＮを遅延させ、ラッチ回路１００のデータ入力端子Ｄに与えている。

すると、周波数オフセットがたとえ±１０％と大きく変化したとしても、グリッチを生じることなくタイミングマージンを向上でき、前述したように正常にクロックリカバリできる。したがって、周波数オフセットが大きくなったとしても正常にクロックリカバリできる。また、ゲートオシレータ２又は３が起動した直後に起動遅れが生じたとしてもクロック信号ＲＣＬＫを正常にリカバリ出力できる。

例えば、ＣＤＲ回路１が車両用に構成される場合には、衝突安全制御において加速度センサにより検出された異常信号をＥＣＵ（Electronic Control Unit）が検出してからエアバッグの展開とシートベルトの巻き取りを終えるまでの処理を約１０ｍｓ以内に終えなければならない。本実施形態のＣＤＲ回路１を採用することによって、レイテンシが少なく高速ロック可能な通信処理を行うことができる。

（第２実施形態）
図１２は第２実施形態を示す。本実施形態では、ＡＮＤゲート６の遅延時間を考慮している。第１実施形態では、ゲートオシレータ２及び３とラッチ回路１００との間にＡＮＤゲート６が有効化出力回路として接続されている。

クロック信号ＲＣＬＫはＡＮＤゲート６分の遅延時間を生じる。本実施形態のＣＤＲ回路７０は、データ入力信号ＤＩＮについても、この遅延時間を補償するため、ＡＮＤゲート７１がレプリカゲート回路５とラッチ回路１００のデータ入力端子Ｄとの間に接続されている。

この遅延補償用のＡＮＤゲート７１は、レプリカゲート回路５に従属接続されている。このＡＮＤゲート７１は、その一方の入力ノードが電源電位Ｖｃｃに固定され、他方の入力ノードがレプリカゲート回路５の出力に接続されている。これにより、ＡＮＤゲート６の遅延時間を補償できる。

（第３実施形態）
図１３〜図１９は第３実施形態を示す。この第３実施形態のＣＤＲ回路８０は、２つのゲートオシレータ２、３の出力信号を選択するセレクタ８１を備え、セレクタ８１はレプリカゲート回路（第２ゲート回路）５の途中のゲート信号に応じて選択出力するところに特徴を備える。

図１３に示すように、ＣＤＲ回路８０は、ＡＮＤゲート６に代えてセレクタ８１を選択回路又は／及び有効化出力回路として備える。このセレクタ８１は、レプリカゲート回路５の途中のゲート信号に応じて、ゲートオシレータ２の出力、又は、ゲートオシレータ３の出力を選択して出力する。図１３に示す例では、セレクタ８１はＡＮＤゲートＧ３１と初段のバッファＧ３２との間のノードＮａの信号に応じてゲートオシレータ２又は３を選択する。

図１４に、周波数オフセットを生じていない場合のタイミングチャートを示すように、セレクタ８１は、ＡＮＤゲートＧ３１の出力ノードＮａが「Ｈ」レベルのときに、ゲートオシレータ２の出力を選択する（図１４のＡＳ１、ＡＳ３期間参照）。またセレクタ８１は、出力ノードＮａの信号が「Ｌ」のときに、ゲートオシレータ３の出力を選択する（図１４のＡＳ２、ＡＳ４期間参照）。

すなわち、セレクタ８１は、データ入力信号ＤＩＮの入力タイミングから所定時間遅れたノードＮａの遅延データ信号をマスクとしてゲートオシレータ２又は３の出力を選択することになる。

図１５に、送信側及び受信側全体で＋１０％の周波数オフセットを備える場合のタイミングチャートを示す。ＣＤＲ回路８０が連続ビットを受信したとき、遅延データ信号ＤＩＮ＿ｄが「Ｈ」のときにゲートオシレータ２がノードＮ１からアクティブレベル「Ｌ」を出力したとしても、セレクタ８１はノードＮａが「Ｌ」レベルのため、ノードＮ１の信号をマスクしノードＮ２の信号を出力する（図１５のＥ部分、ＡＳ４ａ期間参照）。

他方、ゲートオシレータ３がノードＮ２からアクティブレベル「Ｌ」を出力すると、「Ｌ」レベルのクロック信号ＲＣＬＫを正常出力する（図１５のＦ部分、ＡＳ４ａ期間参照）。これにより、遅延データ信号ＤＩＮ＿ｄがデータ変化を生じる一定時間前に、一及び他のゲートオシレータ２又は３の出力を切換えることができ、クロック信号ＲＣＬＫを正常出力できる。

図１６に、送信側及び受信側全体で−１０％の周波数オフセットを備える場合のタイミングチャートを示す。ＣＤＲ回路８０が連続ビットを受信したときには、比較対象例Ｙの説明内容に示したようなグリッチ（短パルス）（図９のＤ参照）を生じることがなくなり、クロック信号ＲＣＬＫを正しく生成できる。

セレクタ８１の選択信号を取得するノードは、図１３に示すノードＮａの位置に限られず、図１７のＣＤＲ回路９０に示すように、ＡＮＤゲートＧ３１の後段の１又は複数のバッファＧ３２（、Ｇ３３）の出力ノードＮｂ又はＮｃの位置に設けても良い。

例えば、図１８のタイミングチャートに示すように、基準クロックが＋１０％の周波数オフセットを有することが予め想定される場合には、不要パルス（図１８のＧ参照）をマスクしながらマージンを稼ぐため、セレクタ８１の選択信号の取得ノードは入力端子７に近い側のノードＮａに設けられることが望ましい（図１８中の丸印のノードＮａ参照）。

例えば、図１９のタイミングチャートに示すように、基準クロックが−１０％の周波数オフセットを有することが予め想定される場合には、ノードＮ２のパルス幅（図１９のＧ参照）を極力幅広くしながら短パルスの消滅を防ぐため、セレクタ８１の選択信号の取得ノードは、入力端子７から遠い側のノードＮｂ又はＮｃに設けられることが望ましい（図１９中の丸印のノードＮｂ、Ｎｃ参照）。したがって、セレクタ８１は、レプリカゲート回路５を構成する各ゲートＧ３１〜Ｇ３４の途中の信号に応じて制御されると、全体のパフォーマンスを良好に保つことができる。

本実施形態によれば、２つのゲートオシレータ２又は３にはＮＯＴゲート４を通じて相補的なデータが入力されるが、入力端子７に入力される２値のデータレベルに応じて相補的にクロック出力する。セレクタ８１はレプリカゲート回路５の遅延ゲートＧ３１〜Ｇ３４の途中のゲート信号に応じて選択出力する。これによりクロック信号ＲＣＬＫを正常に生成できる。

（第４実施形態）
図２０は、第４実施形態を示す。本実施形態ではセレクタ８１の遅延時間を考慮した回路構成を説明する。
第３実施形態では、ゲートオシレータ２及び３とラッチ回路１００との間にセレクタ８１が選択回路又は／及び有効化出力回路として接続されている。このため、クロック信号ＲＣＬＫはセレクタ８１分の遅延時間を生じる。

本実施形態のＣＤＲ回路９５は、データ入力信号ＤＩＮについても、セレクタ８１の遅延時間を補償するため、セレクタ９６がレプリカゲート回路５とラッチ回路１００のデータ入力端子Ｄとの間にダミー素子として接続されている。

この遅延補償用のセレクタ９６は、レプリカゲート回路５に従属接続されている。このセレクタ９６は、その選択端子が電源電位Ｖｃｃに固定され、一方の入力ノードがレプリカゲート回路５の出力に接続されている。また他方の入力ノードがグランド電位に固定されている。これによりセレクタ８１の遅延時間を補償できる。

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。前述実施形態では、一例として４相のＶＣＯを用いて説明を行ったが、４相ＶＣＯに限定することなく、複相のＶＣＯであれば良い。

第２、第４実施形態では、それぞれ、遅延補償用のＡＮＤゲート７１、セレクタ９６をレプリカゲート回路５に従属接続して設けた実施形態を示したが、これらのダミー素子はこれらの素子に限られるものではなく、他のゲート遅延用の素子を１又は複数設けても良い。ここで、ダミー素子は２つのゲートオシレータ２，３とラッチ回路１００のクロック入力端子ＣＫとの間に接続される素子と同一素子を同一個数だけ接続して構成することが望ましい。すると、遅延時間を補償しやすくなる。

なお、特許請求の範囲に付した括弧付き符号は本願明細書の構成要素に対応する符号を付したものであり、構成要素の一例を挙げたものである。したがって、本願に係る発明は当該特許請求の範囲の構成要素の符号の内容に限られるわけではなく、特許請求の範囲内の用語又はその均等の範囲で様々な拡張が可能である。

図面中、２、３はゲートオシレータ、５はレプリカゲート回路、６はＡＮＤゲート（有効化出力回路）、７はデータ入力端子、Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４はゲート回路（第１ゲート回路）、Ｇ３１〜Ｇ３４はゲート回路（第２ゲート回路）、７１はＡＮＤゲート（ダミー素子）、８１はセレクタ（選択回路、有効化出力回路）、９６はセレクタ（ダミー素子）、を示す。

Claims (3)

1. 複数個直列接続された第１ゲート回路（Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４）を備え前記第１ゲート回路（Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４）の出力が当該第１ゲート回路（Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４）の入力に正帰還されることにより構成され、基準クロックに基いてフェーズロックされた所定周期の信号を、データ入力端子（７）に入力される２値のデータレベルに応じて相補的にクロック出力する２つのゲートオシレータ（２、３）と、
   前記２つのゲートオシレータの第１ゲート回路と同一個数の遅延ゲートからなる第２ゲート回路（Ｇ３１〜Ｇ３４）により構成され、前記データ入力端子（７）の入力データについて当該第２ゲート回路（Ｇ３１〜Ｇ３４）を通じてデータ出力するレプリカゲート回路（５）と、
   を備えることを特徴とするクロックデータリカバリ回路。
2. 請求項１記載のクロックデータリカバリ回路において、
   前記２つのゲートオシレータ（２、３）により相補的に出力されるクロック信号を選択する選択回路（８１）を備え、
   前記選択回路（８１）は、前記レプリカゲート回路（５）の第２ゲート回路（Ｇ３１〜Ｇ３４）の途中のゲート信号に応じて前記２つのゲートオシレータ（２、３）の出力を選択することを特徴とするクロックデータリカバリ回路。
3. 請求項１又は２記載のクロックデータリカバリ回路において、
   前記２つのゲートオシレータ（２、３）により相補的に出力されるクロック信号を有効化して出力する有効化出力回路（６、８１）と、
   前記レプリカゲート回路（５）に従属接続され、前記有効化出力回路（６、８１）と同一素子で且つ同一個数の遅延ゲートからなるダミー素子（７１、９６）と、を備えることを特徴とするクロックデータリカバリ回路。

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