JP2002300009A - Ｄ型フリップフロップ回路装置 - Google Patents
Ｄ型フリップフロップ回路装置Info
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- JP2002300009A JP2002300009A JP2001103217A JP2001103217A JP2002300009A JP 2002300009 A JP2002300009 A JP 2002300009A JP 2001103217 A JP2001103217 A JP 2001103217A JP 2001103217 A JP2001103217 A JP 2001103217A JP 2002300009 A JP2002300009 A JP 2002300009A
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Abstract
(57)【要約】
【課題】 クロックとデータ入力信号が非同期のＤ型フ
リップフロップにおけるメタステーブル状態の発生を回
避した回路装置を提供する。 【解決手段】 データ入力信号をクロックパルスのタイ
ミングでラッチし、出力データ信号として後段回路に出
力する少なくとも１つのＤ型フリップフロップを含む回
路装置において、データ入力信号の所定の状態変化を検
出して、上記Ｄ型フリップフロップに供給されるクロッ
クパルスの出力タイミングを所定時間遅延させる同期化
回路を備え、データ入力信号をメタステーブル状態が発
生しないタイミングでラッチする。
リップフロップにおけるメタステーブル状態の発生を回
避した回路装置を提供する。 【解決手段】 データ入力信号をクロックパルスのタイ
ミングでラッチし、出力データ信号として後段回路に出
力する少なくとも１つのＤ型フリップフロップを含む回
路装置において、データ入力信号の所定の状態変化を検
出して、上記Ｄ型フリップフロップに供給されるクロッ
クパルスの出力タイミングを所定時間遅延させる同期化
回路を備え、データ入力信号をメタステーブル状態が発
生しないタイミングでラッチする。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｄ型フリップフロ
ップ回路装置に関し、特に、データ入力信号とクロック
とが非同期で入力された場合にＤ型フリップフロップで
発生するメタステーブル状態を解消するための同期化回
路に関するものである。
ップ回路装置に関し、特に、データ入力信号とクロック
とが非同期で入力された場合にＤ型フリップフロップで
発生するメタステーブル状態を解消するための同期化回
路に関するものである。
【０００２】
【従来の技術】ＬＳＩでは、例えば、図７に示すＤ型フ
リップフロップＦＦを使用し、外部からのデータ入力信
号をＤ型フリップフロップで受け、複数のＤ型フリップ
フロップ間でデータを論理処理し、最終段のＤ型フリッ
プフロップ出力をＬＳＩ外部に出力する回路構成が採用
されている。
リップフロップＦＦを使用し、外部からのデータ入力信
号をＤ型フリップフロップで受け、複数のＤ型フリップ
フロップ間でデータを論理処理し、最終段のＤ型フリッ
プフロップ出力をＬＳＩ外部に出力する回路構成が採用
されている。
【０００３】図７に示したＤ型フリップフロップＦＦ
は、クロックＣＬＫの立ち上がりエッジにおけるデータ
入力信号ＤＡＴＡの値をラッチし、これを出力信号Ｑと
して後段回路に転送するためのものであり、データ入力
信号ＤＡＴＡの値を出力Ｑに正確に反映させるために
は、図８のタイミングチャートで示すように、クロック
信号ＣＬＫの立ち上がりに対して、データ入力信号ＤＡ
ＴＡをセットアップタイムｔＳとホールドタイムｔＨで
決まる所定のタイミングで変化させる必要があった。
は、クロックＣＬＫの立ち上がりエッジにおけるデータ
入力信号ＤＡＴＡの値をラッチし、これを出力信号Ｑと
して後段回路に転送するためのものであり、データ入力
信号ＤＡＴＡの値を出力Ｑに正確に反映させるために
は、図８のタイミングチャートで示すように、クロック
信号ＣＬＫの立ち上がりに対して、データ入力信号ＤＡ
ＴＡをセットアップタイムｔＳとホールドタイムｔＨで
決まる所定のタイミングで変化させる必要があった。
【０００４】Ｄ型フリップフロップＦＦでは、クロック
信号ＣＬＫが立ち上がる前にデータ入力信号ＤＡＴＡの
状態が確定している必要がある。図８において、データ
入力信号ＤＡＴＡがＣＬＫの立ち上がりエッジよりも前
にあるセットアップタイムｔＳ（ナノ秒：ｎｓ）以内で
変化した場合、セットアップタイム不足となり、ＣＬＫ
の立ち上がりエッジよりも後にあるホールドタイムｔＨ
（ｎｓ）以内で変化した場合、ホールドタイム不足とな
る。これらのタイム不足が発生すると、Ｄ型フリップフ
ロップに固有の遅延時間ｔＣＯ（ｎｓ）が経過した時点
では、出力信号Ｑに値が決定されず、メタステーブル状
態ｔＭＥＴ（ｎｓ）を経た後で出力信号Ｑが安定状態に
なる。
信号ＣＬＫが立ち上がる前にデータ入力信号ＤＡＴＡの
状態が確定している必要がある。図８において、データ
入力信号ＤＡＴＡがＣＬＫの立ち上がりエッジよりも前
にあるセットアップタイムｔＳ（ナノ秒：ｎｓ）以内で
変化した場合、セットアップタイム不足となり、ＣＬＫ
の立ち上がりエッジよりも後にあるホールドタイムｔＨ
（ｎｓ）以内で変化した場合、ホールドタイム不足とな
る。これらのタイム不足が発生すると、Ｄ型フリップフ
ロップに固有の遅延時間ｔＣＯ（ｎｓ）が経過した時点
では、出力信号Ｑに値が決定されず、メタステーブル状
態ｔＭＥＴ（ｎｓ）を経た後で出力信号Ｑが安定状態に
なる。
【０００５】メタステーブル状態とは、フリップフロッ
プの出力信号ＱがＨレベルとＬレベルの中間の電位に留
まった状態を意味している。メタステーブル状態は、デ
ータ入力信号変化がセットアップタイムｔＳとホールド
タイムｔＨの期間内で変化した場合に必ず発生する訳で
はなく、或る頻度をもって発生する。メタステーブル状
態が安定するまで時間は、温度、電圧、素子性能のばら
つき、データとクロックの位相関係などによって異な
る。メタステーブル状態の最大値は、統計的に見積もる
ことが可能であり、最大で数ナノ秒（ｎｓ）程度にな
る。メタステーブル状態にある出力信号がファンアウト
の多い論理回路に入力されると、多数の貫通電流が発生
し、回路動作が不安定となってＬＳＩが予期せぬ誤動作
を起こす。
プの出力信号ＱがＨレベルとＬレベルの中間の電位に留
まった状態を意味している。メタステーブル状態は、デ
ータ入力信号変化がセットアップタイムｔＳとホールド
タイムｔＨの期間内で変化した場合に必ず発生する訳で
はなく、或る頻度をもって発生する。メタステーブル状
態が安定するまで時間は、温度、電圧、素子性能のばら
つき、データとクロックの位相関係などによって異な
る。メタステーブル状態の最大値は、統計的に見積もる
ことが可能であり、最大で数ナノ秒（ｎｓ）程度にな
る。メタステーブル状態にある出力信号がファンアウト
の多い論理回路に入力されると、多数の貫通電流が発生
し、回路動作が不安定となってＬＳＩが予期せぬ誤動作
を起こす。
【０００６】そこで従来は、例えば、図９に示すよう
に、２段のＤ型フリップフロップＦＦ１とＦＦ２を直列
に接続した場合、メタステーブル状態の最大時間が経過
した後で初段出力を次段に入力することによって、メタ
ステーブル状態の伝播を抑えている。このような回路構
成は、非同期信号の同期化回路と呼ばれ、非同期の入力
信号に対して一般的となっている。
に、２段のＤ型フリップフロップＦＦ１とＦＦ２を直列
に接続した場合、メタステーブル状態の最大時間が経過
した後で初段出力を次段に入力することによって、メタ
ステーブル状態の伝播を抑えている。このような回路構
成は、非同期信号の同期化回路と呼ばれ、非同期の入力
信号に対して一般的となっている。
【０００７】メタステーブル状態は、例えば、Ｄ型フリ
ップフロップへのデータ入力とクロック入力を非同期と
せず、システム全体の信号系を基本クロックに同期させ
ることによって回避可能となる。このような回路は同期
系回路と呼ばれている。同期系のシステムにおいて、ク
ロックとデータ入力信号との間の位相が予想外の範囲と
なった場合でも、セットアップタイム、ホールドタイム
が守れるよう調整する技術は、例えば、特表平１１−５
０５０８０号、特開平１１−３１３５号公報で公知とな
っている。
ップフロップへのデータ入力とクロック入力を非同期と
せず、システム全体の信号系を基本クロックに同期させ
ることによって回避可能となる。このような回路は同期
系回路と呼ばれている。同期系のシステムにおいて、ク
ロックとデータ入力信号との間の位相が予想外の範囲と
なった場合でも、セットアップタイム、ホールドタイム
が守れるよう調整する技術は、例えば、特表平１１−５
０５０８０号、特開平１１−３１３５号公報で公知とな
っている。
【０００８】
【発明が解決しようとする課題】上述した非同期信号の
同期化回路は、初段のＤ型フリップフロップで発生した
メタステーブル状態を次段に伝えないようにしたもので
あり、メタステーブル状態の発生そのものを抑えるもの
ではない。また、従来技術によれば、メタステーブル状
態の最大時間を統計的に見積もることはできたとして
も、最大値を超えるメタステーブル状態の発生が皆無に
なることを保証するものではない。
同期化回路は、初段のＤ型フリップフロップで発生した
メタステーブル状態を次段に伝えないようにしたもので
あり、メタステーブル状態の発生そのものを抑えるもの
ではない。また、従来技術によれば、メタステーブル状
態の最大時間を統計的に見積もることはできたとして
も、最大値を超えるメタステーブル状態の発生が皆無に
なることを保証するものではない。
【０００９】一方、同期系回路によるメタステーブル対
策は、非同期系で動作させざるを得ないシステムが多数
存在している現状においては、完全な解決策とはなり得
ない。例えば、ＣＰＵからの割り込み信号を検出する装
置や、位相関係の決まっていない別システムクロックに
データを乗せ換えるための装置、転送データからのクロ
ック再生を行うための装置等は、データ入力信号とクロ
ックが非同期状態になることを前提とした設計が必要と
なり、同期系回路への変更は困難となる。
策は、非同期系で動作させざるを得ないシステムが多数
存在している現状においては、完全な解決策とはなり得
ない。例えば、ＣＰＵからの割り込み信号を検出する装
置や、位相関係の決まっていない別システムクロックに
データを乗せ換えるための装置、転送データからのクロ
ック再生を行うための装置等は、データ入力信号とクロ
ックが非同期状態になることを前提とした設計が必要と
なり、同期系回路への変更は困難となる。
【００１０】本発明の目的は、Ｄ型フリップフロップを
内蔵した信頼度の高い非同期系システムを提供すること
にある。本発明の他の目的は、クロックとデータ入力信
号が非同期のＤ型フリップフロップにおけるメタステー
ブル状態の発生を回避した回路装置を提供することにあ
る。本発明の更に他の目的は、データ入力信号に応じて
クロックのタイミングを制御する非同期Ｄ型フリップフ
ロップ用の同期化回路を提供することにある。
内蔵した信頼度の高い非同期系システムを提供すること
にある。本発明の他の目的は、クロックとデータ入力信
号が非同期のＤ型フリップフロップにおけるメタステー
ブル状態の発生を回避した回路装置を提供することにあ
る。本発明の更に他の目的は、データ入力信号に応じて
クロックのタイミングを制御する非同期Ｄ型フリップフ
ロップ用の同期化回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データ入力信号をクロックパルスのタイ
ミングでラッチし、出力データ信号として後段回路に出
力する少なくとも１つのＤ型フリップフロップを含む回
路装置において、データ入力信号の所定の状態変化を検
出して、上記Ｄ型フリップフロップに供給されるクロッ
クパルスの出力タイミングを所定時間遅延させる同期化
回路を備え、データ入力信号をメタステーブル状態が発
生しないタイミングでラッチするようにしたことを特徴
とする。
に、本発明は、データ入力信号をクロックパルスのタイ
ミングでラッチし、出力データ信号として後段回路に出
力する少なくとも１つのＤ型フリップフロップを含む回
路装置において、データ入力信号の所定の状態変化を検
出して、上記Ｄ型フリップフロップに供給されるクロッ
クパルスの出力タイミングを所定時間遅延させる同期化
回路を備え、データ入力信号をメタステーブル状態が発
生しないタイミングでラッチするようにしたことを特徴
とする。
【００１２】更に詳述すると、本発明の回路装置は、デ
ータ入力信号を所定時間遅延させて前記Ｄ型フリップフ
ロップに入力するための遅延素子（ディレイ素子）を有
し、上記同期化回路が、上記データ入力信号の所定の状
態変化を検出した後、所定のタイミングで制御パルスを
発生するパルス発生回路と、上記制御パルスの出力期間
中に前記クロックパルスの通過を阻止するゲート回路
と、上記制御パルスの出力期間中に上記Ｄ型フリップフ
ロップに供給されるクロックパルスの状態を固定するた
めの手段とからなることを特徴とする。この場合、上記
遅延素子の遅延時間は、同期化回路が必要とするクロッ
クタイミングの調整時間に応じて決まる。尚、複数のＤ
型フリップフロップにそれぞれ並列的にデータ入力信号
が供給される回路装置においては、Ｄ型フリップフロッ
プ毎にディレイ素子を設け、上記パルス発生回路を上記
複数のデータ入力信号に兼用することが可能である。
ータ入力信号を所定時間遅延させて前記Ｄ型フリップフ
ロップに入力するための遅延素子（ディレイ素子）を有
し、上記同期化回路が、上記データ入力信号の所定の状
態変化を検出した後、所定のタイミングで制御パルスを
発生するパルス発生回路と、上記制御パルスの出力期間
中に前記クロックパルスの通過を阻止するゲート回路
と、上記制御パルスの出力期間中に上記Ｄ型フリップフ
ロップに供給されるクロックパルスの状態を固定するた
めの手段とからなることを特徴とする。この場合、上記
遅延素子の遅延時間は、同期化回路が必要とするクロッ
クタイミングの調整時間に応じて決まる。尚、複数のＤ
型フリップフロップにそれぞれ並列的にデータ入力信号
が供給される回路装置においては、Ｄ型フリップフロッ
プ毎にディレイ素子を設け、上記パルス発生回路を上記
複数のデータ入力信号に兼用することが可能である。
【００１３】本発明の１つの実施例では、上記パルス発
生回路が、前記データ入力信号の所定の状態変化を検出
した後、前記ディレイ素子の遅延時間に応じて決まる所
定のタイミングで、前記Ｄ型フリップフロップに固有の
セットアップタイムとホールドタイムとに応じて決まる
パルス幅をもった制御パルスを発生し、上記クロックパ
ルス状態固定手段が、上記制御パルスの出力期間中に、
Ｄ型フリップフロップに供給されるクロックパルスの状
態を従前のパルス状態に固定することを特徴とする。
生回路が、前記データ入力信号の所定の状態変化を検出
した後、前記ディレイ素子の遅延時間に応じて決まる所
定のタイミングで、前記Ｄ型フリップフロップに固有の
セットアップタイムとホールドタイムとに応じて決まる
パルス幅をもった制御パルスを発生し、上記クロックパ
ルス状態固定手段が、上記制御パルスの出力期間中に、
Ｄ型フリップフロップに供給されるクロックパルスの状
態を従前のパルス状態に固定することを特徴とする。
【００１４】本発明の別の実施例では、上記クロックパ
ルス状態固定手段が、上記制御パルスの出力期間中に、
前記Ｄ型フリップフロップに供給されるクロックパルス
の状態を予め決められたオンまたはオフ状態に強制的に
固定することを特徴とする。
ルス状態固定手段が、上記制御パルスの出力期間中に、
前記Ｄ型フリップフロップに供給されるクロックパルス
の状態を予め決められたオンまたはオフ状態に強制的に
固定することを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。図１０は、データ入力信号ＤＡ
ＴＡがＨレベルに変化した時刻ｔ０を基準にして、クロ
ックＣＬＫのタイミングを調整する立場でセットアップ
タイムｔＳとホールドタイムｔＨを示した信号波形図で
ある。ＣＬＫの立ち上がりエッジが、ホールドタイムｔ
Ｈの限界ｔ１よりも前にあった場合は、Ｄ型フリップフ
ロップの出力ＱはＬレベルとなる。ＣＬＫの立ち上がり
エッジが、時刻ｔ０よりも前でホールドタイムｔＨの期
間内にあった場合は、ホールドタイムが不足する。逆
に、ＣＬＫの立ち上がりエッジが、時刻ｔ０より後でセ
ットアップ時間ｔＳ内にあった場合は、セットアップタ
イムが不足し、図８と同様にメタステーブル状態が発生
する可能性がある。ＣＬＫの立ち上がりエッジが、セッ
トアップ時間ｔＳよりも後にあれば、データ入力信号Ｄ
ＡＴＡのＨレベルを確実にラッチでき、メタステーブル
状態を経ることなく出力信号Ｑを転送できる。
面を参照して説明する。図１０は、データ入力信号ＤＡ
ＴＡがＨレベルに変化した時刻ｔ０を基準にして、クロ
ックＣＬＫのタイミングを調整する立場でセットアップ
タイムｔＳとホールドタイムｔＨを示した信号波形図で
ある。ＣＬＫの立ち上がりエッジが、ホールドタイムｔ
Ｈの限界ｔ１よりも前にあった場合は、Ｄ型フリップフ
ロップの出力ＱはＬレベルとなる。ＣＬＫの立ち上がり
エッジが、時刻ｔ０よりも前でホールドタイムｔＨの期
間内にあった場合は、ホールドタイムが不足する。逆
に、ＣＬＫの立ち上がりエッジが、時刻ｔ０より後でセ
ットアップ時間ｔＳ内にあった場合は、セットアップタ
イムが不足し、図８と同様にメタステーブル状態が発生
する可能性がある。ＣＬＫの立ち上がりエッジが、セッ
トアップ時間ｔＳよりも後にあれば、データ入力信号Ｄ
ＡＴＡのＨレベルを確実にラッチでき、メタステーブル
状態を経ることなく出力信号Ｑを転送できる。
【００１６】図１１は、Ｄ型フリップフロップＦＦのデ
ータ入力信号ＤＡＴＡの経路に、遅延時間ｔＤ（ｎｓ）
をもつディレイ素子１を挿入した回路構成を示す。この
場合、図１２のタイミングチャートに示すように、フリ
ップフロップＦＦのデータ入力信号ＤＡＴＡ-Ｉが時間
ｔＤ（ｎｓ）だけ遅延するため、クロックＣＬＫのセッ
トアップエラー、ホールドエラーの発生範囲も、ＤＡＴ
Ａの立ち上がりｔ０に対してｔＤ（ｎｓ）だけ遅れる。
従って、上記回路構成において、メタステーブル状態を
起こすことなく正確なフリップフロップ出力Ｑを得るた
めには、データ入力信号ＤＡＴＡの変化時刻ｔ０から
「ｔＤ＋ｔＳ」以上遅れた時点で、クロックＣＬＫを立
ち上げる必要がある。
ータ入力信号ＤＡＴＡの経路に、遅延時間ｔＤ（ｎｓ）
をもつディレイ素子１を挿入した回路構成を示す。この
場合、図１２のタイミングチャートに示すように、フリ
ップフロップＦＦのデータ入力信号ＤＡＴＡ-Ｉが時間
ｔＤ（ｎｓ）だけ遅延するため、クロックＣＬＫのセッ
トアップエラー、ホールドエラーの発生範囲も、ＤＡＴ
Ａの立ち上がりｔ０に対してｔＤ（ｎｓ）だけ遅れる。
従って、上記回路構成において、メタステーブル状態を
起こすことなく正確なフリップフロップ出力Ｑを得るた
めには、データ入力信号ＤＡＴＡの変化時刻ｔ０から
「ｔＤ＋ｔＳ」以上遅れた時点で、クロックＣＬＫを立
ち上げる必要がある。
【００１７】本発明は、同期化回路によって、データ入
力信号ＤＡＴＡの変化（ｔ０）を検出して、Ｄ型フリッ
プフロップに入力されるクロックＣＬＫの立ち上がりタ
イミングを、図１２に示した時刻ｔ２以降に自動的に移
動することにより、メタステーブル状態を起こすことな
く正確にデータ入力信号をラッチし、安定したフリップ
フロップ出力Ｑを得ることを特徴とする。尚、上述した
ディレイ素子１の遅延時間ｔＤは、同期化回路が必要と
する動作時間との関係で決定される。
力信号ＤＡＴＡの変化（ｔ０）を検出して、Ｄ型フリッ
プフロップに入力されるクロックＣＬＫの立ち上がりタ
イミングを、図１２に示した時刻ｔ２以降に自動的に移
動することにより、メタステーブル状態を起こすことな
く正確にデータ入力信号をラッチし、安定したフリップ
フロップ出力Ｑを得ることを特徴とする。尚、上述した
ディレイ素子１の遅延時間ｔＤは、同期化回路が必要と
する動作時間との関係で決定される。
【００１８】図１は、Ｄ型フリップフロップのクロック
タイミングをデータ入力信号に同期化するための本発明
による同期化回路の第１の実施例を示す。図において、
１は遅延時間ｔＤをもつディレイ素子、２はデータ入力
信号ＤＡＴＡの状態変化を検出して所定パルス幅の制御
パルスＴｒＩを発生するパルス発生器、４はクロックＣ
ＬＫの通過を制御するトランスファゲート、５はトラン
スファゲート４とＤ型フリップフロップＦＦとの間に挿
入されたデータ保持部を示す。
タイミングをデータ入力信号に同期化するための本発明
による同期化回路の第１の実施例を示す。図において、
１は遅延時間ｔＤをもつディレイ素子、２はデータ入力
信号ＤＡＴＡの状態変化を検出して所定パルス幅の制御
パルスＴｒＩを発生するパルス発生器、４はクロックＣ
ＬＫの通過を制御するトランスファゲート、５はトラン
スファゲート４とＤ型フリップフロップＦＦとの間に挿
入されたデータ保持部を示す。
【００１９】パルス発生器２は、データ入力信号ＤＡＴ
Ａに変化が無ければ、制御パルスＴｒＩをＬレベルに維
持し、データ入力信号ＤＡＴＡのレベルが変化すると、
遅延時間ｔＰ１で立ち上がるパルス幅ｔＰＵＬＳＥのパ
ルス信号を出力する。トランスファゲート４は、制御パ
ルスＴｒＩがＬレベルの期間中は、入力クロックＣＬＫ
の通過を許容し、制御パルスＴｒＩがＨレベルの期間中
は、入力クロックＣＬＫの通過を阻止（遮断）する。デ
ータ保持部５は、制御パルスＴｒＩがＬレベルの期間中
は、入力クロックＣＬＫを通過させ、制御パルスＴｒＩ
がＨレベルの期間中は、従前の出力信号（クロック）状
態を保持する。以下の説明では、トランスファゲート４
の応答遅延時間をｔＴＲＡとし、データ保持部５の応答
遅延時間はゼロとする。
Ａに変化が無ければ、制御パルスＴｒＩをＬレベルに維
持し、データ入力信号ＤＡＴＡのレベルが変化すると、
遅延時間ｔＰ１で立ち上がるパルス幅ｔＰＵＬＳＥのパ
ルス信号を出力する。トランスファゲート４は、制御パ
ルスＴｒＩがＬレベルの期間中は、入力クロックＣＬＫ
の通過を許容し、制御パルスＴｒＩがＨレベルの期間中
は、入力クロックＣＬＫの通過を阻止（遮断）する。デ
ータ保持部５は、制御パルスＴｒＩがＬレベルの期間中
は、入力クロックＣＬＫを通過させ、制御パルスＴｒＩ
がＨレベルの期間中は、従前の出力信号（クロック）状
態を保持する。以下の説明では、トランスファゲート４
の応答遅延時間をｔＴＲＡとし、データ保持部５の応答
遅延時間はゼロとする。
【００２０】上記回路構成において、データ入力信号Ｄ
ＡＴＡはディレイ素子１によって時間ｔＤの遅延を受け
た後、データ入力信号ＤＡＴＡ-ＩとしてＤ型フリップ
フロップＦＦのデータ端子Ｄに入力される。パルス発生
器２は、上記データ入力信号ＤＡＴＡの状態変化に応じ
て制御パルス入力ＴｒＩを発生し、トランスファゲート
４とデータ保持部５を制御する。クロックＣＬＫは、ト
ランスファゲート４とデータ保持部５によって、上記制
御パルスＴｒＩの状態に応じた制御を受け、タイミング
調整されたクロックＣＬＫ-ＩとしてＤ型フリップフロ
ップＦＦのクロックＣＬＫ端子に入力される。
ＡＴＡはディレイ素子１によって時間ｔＤの遅延を受け
た後、データ入力信号ＤＡＴＡ-ＩとしてＤ型フリップ
フロップＦＦのデータ端子Ｄに入力される。パルス発生
器２は、上記データ入力信号ＤＡＴＡの状態変化に応じ
て制御パルス入力ＴｒＩを発生し、トランスファゲート
４とデータ保持部５を制御する。クロックＣＬＫは、ト
ランスファゲート４とデータ保持部５によって、上記制
御パルスＴｒＩの状態に応じた制御を受け、タイミング
調整されたクロックＣＬＫ-ＩとしてＤ型フリップフロ
ップＦＦのクロックＣＬＫ端子に入力される。
【００２１】図２は、上記図１に示した同期化回路にお
ける信号タイミングチャートを示す。図において、ＤＡ
ＴＡとＣＬＫは、図１２に示したＤＡＴＡとＣＬＫに相
当している。本実施例では、Ｄ型フリップフロップＦＦ
の入力クロックＣＬＫ-Ｉが、トランスファゲート４に
おいて時間ｔＴＲＡの遅延を受けるため、図１２と等価
的な関係をもたせるために、データ入力信号ＤＡＴＡの
遅延時間を「ｔＤ−ｔＴＲＡ」としている。
ける信号タイミングチャートを示す。図において、ＤＡ
ＴＡとＣＬＫは、図１２に示したＤＡＴＡとＣＬＫに相
当している。本実施例では、Ｄ型フリップフロップＦＦ
の入力クロックＣＬＫ-Ｉが、トランスファゲート４に
おいて時間ｔＴＲＡの遅延を受けるため、図１２と等価
的な関係をもたせるために、データ入力信号ＤＡＴＡの
遅延時間を「ｔＤ−ｔＴＲＡ」としている。
【００２２】データ入力信号ＤＡＴＡが時刻ｔ０でＬレ
ベルからＨレベルに変化すると、もし、トランスファゲ
ート４が常に入力通過状態にあれば、Ｄ型フリップフロ
ップがセットアップ／ホールドタイムエラーを起こすク
ロックタイミングは、図に斜線で示すｔ１〜ｔ２の範囲
となる。時刻ｔ０を基準にして、セットアップ／ホール
ドタイムエラーが起こるクロックＣＬＫの遅れ時間をｔ
ＥＲＲとすると、その範囲は、 （ｔＤ−ｔＴＲＡ−ｔＨ）≦ｔＥＲＲ≦（ｔＤ−ｔＴＲ
Ａ＋ｔＳ） となる。
ベルからＨレベルに変化すると、もし、トランスファゲ
ート４が常に入力通過状態にあれば、Ｄ型フリップフロ
ップがセットアップ／ホールドタイムエラーを起こすク
ロックタイミングは、図に斜線で示すｔ１〜ｔ２の範囲
となる。時刻ｔ０を基準にして、セットアップ／ホール
ドタイムエラーが起こるクロックＣＬＫの遅れ時間をｔ
ＥＲＲとすると、その範囲は、 （ｔＤ−ｔＴＲＡ−ｔＨ）≦ｔＥＲＲ≦（ｔＤ−ｔＴＲ
Ａ＋ｔＳ） となる。
【００２３】本発明では、データ入力信号ＤＡＴＡの立
ち上がり（ｔ０）に対して上記遅れ時間ｔＥＲＲをもつ
クロックＣＬＫがＤ型フリップフロップＦＦに供給され
ないようにするために、時刻ｔ０からｔＥＲＲの期間
は、トランスファゲート４を遮断状態にする。この場
合、トランスファゲート４に最低限必要とされる動作条
件は、時刻ｔ０から制御パルスＴｒＩがＨレベルになる
までの時間ｔＴｒＩＨが「ｔＴｒＩＨ≦（ｔＤ−ｔＴＲ
Ａ−ｔＨ）」で、時刻ｔ０から制御パルスＴｒＩがＬレ
ベルになるまでの時間ｔＴｒＩＬが「（ｔＤ−ｔＴＲＡ
＋ｔＳ）≦ｔＴｒＩＬ」であれば良い。
ち上がり（ｔ０）に対して上記遅れ時間ｔＥＲＲをもつ
クロックＣＬＫがＤ型フリップフロップＦＦに供給され
ないようにするために、時刻ｔ０からｔＥＲＲの期間
は、トランスファゲート４を遮断状態にする。この場
合、トランスファゲート４に最低限必要とされる動作条
件は、時刻ｔ０から制御パルスＴｒＩがＨレベルになる
までの時間ｔＴｒＩＨが「ｔＴｒＩＨ≦（ｔＤ−ｔＴＲ
Ａ−ｔＨ）」で、時刻ｔ０から制御パルスＴｒＩがＬレ
ベルになるまでの時間ｔＴｒＩＬが「（ｔＤ−ｔＴＲＡ
＋ｔＳ）≦ｔＴｒＩＬ」であれば良い。
【００２４】時間ｔＴｒＩＨは、パルス発生器がデータ
入力信号ＤＡＴＡの変化（ｔ０）を検知して制御パルス
ＴｒＩをＨレベルにする（時刻Ｔ１）迄の遅延時間ｔＰ
１に相当し、時間ｔＴｒＩＬは、制御パルスＴｒＩがＬ
レベルになる（時刻Ｔ２）迄の時間「ｔＰ１＋ｔＰＵＬ
ＳＥ」に相当しているため、上記条件は、パルス発生器
の応答遅延時間ｔＰ１、出力パルス幅ｔＰＵＬＳＥ、デ
ィレイ素子の遅延時間ｔＤの値を調節することにより達
成できる。
入力信号ＤＡＴＡの変化（ｔ０）を検知して制御パルス
ＴｒＩをＨレベルにする（時刻Ｔ１）迄の遅延時間ｔＰ
１に相当し、時間ｔＴｒＩＬは、制御パルスＴｒＩがＬ
レベルになる（時刻Ｔ２）迄の時間「ｔＰ１＋ｔＰＵＬ
ＳＥ」に相当しているため、上記条件は、パルス発生器
の応答遅延時間ｔＰ１、出力パルス幅ｔＰＵＬＳＥ、デ
ィレイ素子の遅延時間ｔＤの値を調節することにより達
成できる。
【００２５】Ｈレベルの制御パルスＴｒＩによってトラ
ンスファゲート４が遮断状態となっている間は、クロッ
クＣＬＫの変化は、Ｄ型フリップフロップの入力クロッ
クＣＬＫ-Ｉには反映されない。この期間中は、データ
保持部５がデータ保持状態となっており、ＣＬＫ-Ｉと
してトランスファゲート４の遮断前の出力レベルを保持
している。
ンスファゲート４が遮断状態となっている間は、クロッ
クＣＬＫの変化は、Ｄ型フリップフロップの入力クロッ
クＣＬＫ-Ｉには反映されない。この期間中は、データ
保持部５がデータ保持状態となっており、ＣＬＫ-Ｉと
してトランスファゲート４の遮断前の出力レベルを保持
している。
【００２６】制御パルスＴｒＩがＬレベルに戻り、トラ
ンスファゲート４が通過状態となると、データ保持部５
がデータ保持状態から入力信号通過状態に切り替わるた
め、トランスファゲート４の遮断時、すなわち、遅れ時
間ｔＥＲＲの期間内に立ち上がったクロックＣＬＫのＨ
レベルがデータ保持部５の出力ＣＬＫ-Ｉに反映され、
Ｄ型フリップフロップの入力クロックが立ち上がる。
ンスファゲート４が通過状態となると、データ保持部５
がデータ保持状態から入力信号通過状態に切り替わるた
め、トランスファゲート４の遮断時、すなわち、遅れ時
間ｔＥＲＲの期間内に立ち上がったクロックＣＬＫのＨ
レベルがデータ保持部５の出力ＣＬＫ-Ｉに反映され、
Ｄ型フリップフロップの入力クロックが立ち上がる。
【００２７】上述した同期化回路の動作により、仮にク
ロックＣＬＫが図２の斜線領域で変化した場合でも、実
際にＤ型フリップフロップに入力されるクロックＣＬＫ
-Ｉは、データ入力信号ＤＡＴＡの立ち上がり時刻ｔ０
から「ｔＤ−ｔＴＲＡ＋ｔＳ」以上遅れた時点（図２の
ｔ２以降）でＨレベルとなる。この場合、Ｄ型フリップ
フロップの実際のデータ入力信号ＤＡＴＡ-Ｉは、デー
タ入力信号ＤＡＴＡから「ｔＤ−ｔＴＲＡ」の遅れをも
っているため、ＤＡＴＡ-ＩとＣＬＫ-Ｉとの時間差がセ
ットアップタイムｔｓ以上となり、メタステーブル状態
を起こすことなく、入力信号の状態（この例ではＨレベ
ル）が確実にラッチされ、出力Ｑに転送される。
ロックＣＬＫが図２の斜線領域で変化した場合でも、実
際にＤ型フリップフロップに入力されるクロックＣＬＫ
-Ｉは、データ入力信号ＤＡＴＡの立ち上がり時刻ｔ０
から「ｔＤ−ｔＴＲＡ＋ｔＳ」以上遅れた時点（図２の
ｔ２以降）でＨレベルとなる。この場合、Ｄ型フリップ
フロップの実際のデータ入力信号ＤＡＴＡ-Ｉは、デー
タ入力信号ＤＡＴＡから「ｔＤ−ｔＴＲＡ」の遅れをも
っているため、ＤＡＴＡ-ＩとＣＬＫ-Ｉとの時間差がセ
ットアップタイムｔｓ以上となり、メタステーブル状態
を起こすことなく、入力信号の状態（この例ではＨレベ
ル）が確実にラッチされ、出力Ｑに転送される。
【００２８】図２に時刻ｔｘで示すように、制御パルス
ＴｒＩがＨレベルになるより前にクロックＣＬＫが立ち
上がった場合は、ＣＬＫの変化が入力ＣＬＫＩに反映さ
れるため、Ｄ型フリップフロップの出力ＱはＬレベルと
なる。また、制御パルスＴｒＩがＨレベルからＬレベル
に戻った後でクロックＣＬＫが立ち上がった場合は、時
間ｔＴＲＡだけ遅延してＣＬＫ-Ｉが立ち上がるため、
Ｄ型フリップフロップの出力ＱはＨレベルとなる。従っ
て、本実施例によれば、セットアップ／ホールドエラー
を起こすことなく、Ｄ型フリップフロップが確実に動作
することが判る。
ＴｒＩがＨレベルになるより前にクロックＣＬＫが立ち
上がった場合は、ＣＬＫの変化が入力ＣＬＫＩに反映さ
れるため、Ｄ型フリップフロップの出力ＱはＬレベルと
なる。また、制御パルスＴｒＩがＨレベルからＬレベル
に戻った後でクロックＣＬＫが立ち上がった場合は、時
間ｔＴＲＡだけ遅延してＣＬＫ-Ｉが立ち上がるため、
Ｄ型フリップフロップの出力ＱはＨレベルとなる。従っ
て、本実施例によれば、セットアップ／ホールドエラー
を起こすことなく、Ｄ型フリップフロップが確実に動作
することが判る。
【００２９】尚、時刻ｔｘと時刻Ｔ１が接近し、クロッ
クＣＬＫが立ち上がった直後に制御パルスＴｒＩが立ち
上がった場合、ＣＬＫ-ＩがＨレベルで安定するかＬレ
ベルで安定するかは不明である。データ保持部５で認識
可能なパルス幅にもよるが、ＣＬＫ-ＩがＨレベル、Ｌ
レベルのどちらに安定したとしても、上述した動作原理
によって、Ｄ型フリップフロップのセットアップ／ホー
ルドエラーは回避できる。
クＣＬＫが立ち上がった直後に制御パルスＴｒＩが立ち
上がった場合、ＣＬＫ-ＩがＨレベルで安定するかＬレ
ベルで安定するかは不明である。データ保持部５で認識
可能なパルス幅にもよるが、ＣＬＫ-ＩがＨレベル、Ｌ
レベルのどちらに安定したとしても、上述した動作原理
によって、Ｄ型フリップフロップのセットアップ／ホー
ルドエラーは回避できる。
【００３０】図３は、本発明による同期化回路の第２の
実施例を示す。第２の実施例は、図１に示したデータ保
持部５に代えて、トランスファゲート４の出力線にプル
ダウン抵抗６を接続した構成となっている。図４は、上
記第２実施例回路における信号タイムチャートを示す。
第１実施例との相違は、クロックＣＬＫ-Ｉの波形にあ
り、クロック保持期間ｔＰＵＬＳＥと遅延時間ｔＴＲＡ
の間、トランスファゲート４の出力クロックＣＬＫ-Ｉ
の信号レベルが強制的にＬレベルとなっている点にあ
る。上記第２実施例の場合も、セットアップ期間とホー
ルドタイム期間を避けたタイミングで、クロックＣＬＫ
-Ｉの信号レベルを変化させることができるため、メタ
ステーブル状態を回避したデータ入力信号のラッチ動作
が可能となる。
実施例を示す。第２の実施例は、図１に示したデータ保
持部５に代えて、トランスファゲート４の出力線にプル
ダウン抵抗６を接続した構成となっている。図４は、上
記第２実施例回路における信号タイムチャートを示す。
第１実施例との相違は、クロックＣＬＫ-Ｉの波形にあ
り、クロック保持期間ｔＰＵＬＳＥと遅延時間ｔＴＲＡ
の間、トランスファゲート４の出力クロックＣＬＫ-Ｉ
の信号レベルが強制的にＬレベルとなっている点にあ
る。上記第２実施例の場合も、セットアップ期間とホー
ルドタイム期間を避けたタイミングで、クロックＣＬＫ
-Ｉの信号レベルを変化させることができるため、メタ
ステーブル状態を回避したデータ入力信号のラッチ動作
が可能となる。
【００３１】上記第２実施例の回路構成では、制御パル
スＴｒＩがＨレベルになる前にクロックＣＬＫがＨレベ
ルになり、Ｔｒ１がＬレベルに戻った後にＣＬＫがＬレ
ベルに戻った場合、ＣＬＫ-Ｉに２つのクロックが発生
するが、この場合でも、データ入力信号ＤＡＴＡのＨレ
ベルは必ず出力Ｑとして後段回路に伝達される。第２実
施例の場合、クロックＣＬＫの周期がデータ入力信号Ｄ
ＡＴＡの周期よりも十分短いことが要求されるが、この
条件を守ればＤ型フリップフロップのセットアップ／ホ
ールドエラーを回避して、データ入力信号のＬレベルと
Ｈレベルを確実にラッチして出力Ｑに転送することが可
能となる。
スＴｒＩがＨレベルになる前にクロックＣＬＫがＨレベ
ルになり、Ｔｒ１がＬレベルに戻った後にＣＬＫがＬレ
ベルに戻った場合、ＣＬＫ-Ｉに２つのクロックが発生
するが、この場合でも、データ入力信号ＤＡＴＡのＨレ
ベルは必ず出力Ｑとして後段回路に伝達される。第２実
施例の場合、クロックＣＬＫの周期がデータ入力信号Ｄ
ＡＴＡの周期よりも十分短いことが要求されるが、この
条件を守ればＤ型フリップフロップのセットアップ／ホ
ールドエラーを回避して、データ入力信号のＬレベルと
Ｈレベルを確実にラッチして出力Ｑに転送することが可
能となる。
【００３２】図５は、図１に示した上記第１実施例の同
期化回路を適用した電子回路の１例を示す。図におい
て、１ａ、１ｂはディレイ素子、７ａ〜７ｉは反転素
子、ＦＦ１１〜ＦＦ２２はＤ型フロップフロップであ
り、データ保持部５は、トランスファゲート４と同一構
造のトランスファゲート１０と、２つの反転素子７ｇお
よび７ｆからなっている。
期化回路を適用した電子回路の１例を示す。図におい
て、１ａ、１ｂはディレイ素子、７ａ〜７ｉは反転素
子、ＦＦ１１〜ＦＦ２２はＤ型フロップフロップであ
り、データ保持部５は、トランスファゲート４と同一構
造のトランスファゲート１０と、２つの反転素子７ｇお
よび７ｆからなっている。
【００３３】データ入力信号ＤＡＴＡ１は、反転素子７
ａ、ディレイ素子１ａおよび反転素子７ｂを経て、デー
タ入力信号ＤＡＴＡ１ｂとして第１のフリップフロップ
ＦＦ１１に入力され、その出力信号Ｑ１１が、第２のフ
リップフロップＦＦ１２に入力され、出力信号Ｑ１２と
なって後段回路に転送される。これと同様に、データ入
力信号ＤＡＴＡ２は、反転素子７ｃ、ディレイ素子１ｂ
および反転素子７ｄを経て、データ入力信号ＤＡＴＡ２
ｂとして第３のフリップフロップＦＦ２１に入力され、
その出力信号Ｑ２１が、第４のフリップフロップＦＦ２
２に入力され、出力信号Ｑ２２となって後段回路に転送
される。
ａ、ディレイ素子１ａおよび反転素子７ｂを経て、デー
タ入力信号ＤＡＴＡ１ｂとして第１のフリップフロップ
ＦＦ１１に入力され、その出力信号Ｑ１１が、第２のフ
リップフロップＦＦ１２に入力され、出力信号Ｑ１２と
なって後段回路に転送される。これと同様に、データ入
力信号ＤＡＴＡ２は、反転素子７ｃ、ディレイ素子１ｂ
および反転素子７ｄを経て、データ入力信号ＤＡＴＡ２
ｂとして第３のフリップフロップＦＦ２１に入力され、
その出力信号Ｑ２１が、第４のフリップフロップＦＦ２
２に入力され、出力信号Ｑ２２となって後段回路に転送
される。
【００３４】パルス発生器４は、反転素子７ａ、７ｃで
反転された２つのデータ入力信号ＤＡＴＡ１ａ、ＤＡＴ
Ａ２ａの状態変化に応じて制御パルスＴｒＩＮを発生
し、トランスファゲート４と、データ保持部のトランス
ファゲート部１０に供給する。一方、クロックＣＬＫ１
は、反転素子７ｅ、トランスファゲート４および反転素
子７ｆを経て、クロックＣＬＫ-Ｉとして、上記第１の
Ｄ型フリップフロップＦＦ１１と第３のＤ型フリップフ
ロップＦＦ２１に入力される。また、反転素子７ｅで反
転されたクロックＣＬＫは、反転素子７ｋで再度反転さ
れた後、クロックＣＬＫ２として第３のＤ型フリップフ
ロップＦＦ１２と、第４のＤ型フリップフロップＦＦ２
２に入力される。
反転された２つのデータ入力信号ＤＡＴＡ１ａ、ＤＡＴ
Ａ２ａの状態変化に応じて制御パルスＴｒＩＮを発生
し、トランスファゲート４と、データ保持部のトランス
ファゲート部１０に供給する。一方、クロックＣＬＫ１
は、反転素子７ｅ、トランスファゲート４および反転素
子７ｆを経て、クロックＣＬＫ-Ｉとして、上記第１の
Ｄ型フリップフロップＦＦ１１と第３のＤ型フリップフ
ロップＦＦ２１に入力される。また、反転素子７ｅで反
転されたクロックＣＬＫは、反転素子７ｋで再度反転さ
れた後、クロックＣＬＫ２として第３のＤ型フリップフ
ロップＦＦ１２と、第４のＤ型フリップフロップＦＦ２
２に入力される。
【００３５】図６は、図５に示したパルス発生器２の具
体的な回路構成を示す。パルス発生器２は、データ入力
信号ＤＡＴＡ１〜ＤＡＴＡｎに対応して用意された複数
のパルス発生部１３ａ〜１３ｎと、プルアップ抵抗１４
と、上記各パルス発生部の出力信号によってプルアップ
抵抗１４をワイアードＮＯＲ回路（または接地）に選択
的に接続する複数のトランジスタ素子（ＣＭＯＳトラン
ジスタ）１５ａ〜１５ｎと、上記プルアップ抵抗１４と
トランジスタ素子１５ａ〜１５ｎとの結合点に接続され
た反転素子７ｊとからなる。
体的な回路構成を示す。パルス発生器２は、データ入力
信号ＤＡＴＡ１〜ＤＡＴＡｎに対応して用意された複数
のパルス発生部１３ａ〜１３ｎと、プルアップ抵抗１４
と、上記各パルス発生部の出力信号によってプルアップ
抵抗１４をワイアードＮＯＲ回路（または接地）に選択
的に接続する複数のトランジスタ素子（ＣＭＯＳトラン
ジスタ）１５ａ〜１５ｎと、上記プルアップ抵抗１４と
トランジスタ素子１５ａ〜１５ｎとの結合点に接続され
た反転素子７ｊとからなる。
【００３６】パルス発生部１３ａは、データ入力信号Ｄ
ＡＴＡ１ａを遅延させるためのディレイ素子１７ａと、
データ入力信号ＤＡＴＡ１ａと上記ディレイ素子１７ａ
の出力信号を入力とするＥＸＯＲ（イクスクルーシブＯ
Ｒ）回路１６ａとからなり、ＥＸＯＲ回路１６ａの出力
信号によってトランジスタ１５ａのゲートが制御され
る。
ＡＴＡ１ａを遅延させるためのディレイ素子１７ａと、
データ入力信号ＤＡＴＡ１ａと上記ディレイ素子１７ａ
の出力信号を入力とするＥＸＯＲ（イクスクルーシブＯ
Ｒ）回路１６ａとからなり、ＥＸＯＲ回路１６ａの出力
信号によってトランジスタ１５ａのゲートが制御され
る。
【００３７】データ入力信号ＤＡＴＡ１ａがＬレベルか
らＨレベルに変化すると、ＥＸＯＲ回路１６ａから、デ
ィレイ素子１７ａの遅延時間（ｔＰＵＬＳＥ）分のＨレ
ベル期間（パルス幅）をもったパルスが発生する。ＥＸ
ＯＲ回路１６ａに接続されたトランジスタ１５ａは、上
記パルス幅の期間だけ導通し、反転素子７ｊの入力電位
を降下させる。従って、上記反転素子７ｊから、ディレ
イ素子１７ａの遅延時間（ｔＰＵＬＳＥ）分のパルス幅
をもつ制御パルスＴｒＩＮが発生する。
らＨレベルに変化すると、ＥＸＯＲ回路１６ａから、デ
ィレイ素子１７ａの遅延時間（ｔＰＵＬＳＥ）分のＨレ
ベル期間（パルス幅）をもったパルスが発生する。ＥＸ
ＯＲ回路１６ａに接続されたトランジスタ１５ａは、上
記パルス幅の期間だけ導通し、反転素子７ｊの入力電位
を降下させる。従って、上記反転素子７ｊから、ディレ
イ素子１７ａの遅延時間（ｔＰＵＬＳＥ）分のパルス幅
をもつ制御パルスＴｒＩＮが発生する。
【００３８】その他のパルス発生部１３ｂ〜１３ｎも、
上記パルス発生部１３ａと同様の構成となっている。全
てのトランジスタ１５ａ〜１５ｎがオフ状態であれば、
プルアップ抵抗１４の働きにより、反転素子７ｊの入力
電位がＨレベルに保たれ、出力信号ＴｒＩＮはＬレベル
となる。複数のＥＸＯＲ回路からパルスを発生した場
合、複数のトランジスタが同時に導通し、複数のディレ
イ素子の遅延時間を重畳させたパルス幅をもつ制御パル
スＴｒＩＮが発生する。図５のように並列的に入力され
る複数系列のデータ入力信号ＤＡＴＡ１、ＤＡＴＡ２、
・・・を扱う場合でも、これらのデータ入力信号間でほぼ
同期がとれていれば、制御パルスＴｒＩＮのパルス幅の
変動は少なく、図６に示した１つのパルス発生器で複数
のＤ型フリップフロップのクロックタイミングを的確に
制御できる。
上記パルス発生部１３ａと同様の構成となっている。全
てのトランジスタ１５ａ〜１５ｎがオフ状態であれば、
プルアップ抵抗１４の働きにより、反転素子７ｊの入力
電位がＨレベルに保たれ、出力信号ＴｒＩＮはＬレベル
となる。複数のＥＸＯＲ回路からパルスを発生した場
合、複数のトランジスタが同時に導通し、複数のディレ
イ素子の遅延時間を重畳させたパルス幅をもつ制御パル
スＴｒＩＮが発生する。図５のように並列的に入力され
る複数系列のデータ入力信号ＤＡＴＡ１、ＤＡＴＡ２、
・・・を扱う場合でも、これらのデータ入力信号間でほぼ
同期がとれていれば、制御パルスＴｒＩＮのパルス幅の
変動は少なく、図６に示した１つのパルス発生器で複数
のＤ型フリップフロップのクロックタイミングを的確に
制御できる。
【００３９】上記図５に示した回路構成では、第１、第
２のＤ型フリップフロップＦＦ１１、ＦＦ２１の各デー
タ入力信号線に、ディレイ素子１（１ａ、１ｂ）と、通
常のＬＳＩにおいてバッファの基本素子として使用され
る２個の反転素子が挿入されているため、これらの挿入
素子によってデータ入力信号ＤＡＴＡ１、ＤＡＴＡ２に
信号遅延が発生する。しかしながら、クロックＣＬＫ用
の信号線にも２個の反転素子７ｅ、７ｆが挿入されてい
るため、クロックＣＬＫとデータ入力信号ＤＡＴＡ１、
ＤＡＴＡ２の経路上では、これらの反転素子による信号
遅延は互いに相殺され、パルス発生器２の出力パルスＴ
ｒＩＮで考慮すべき信号遅延は、図１と同様、ディレイ
素子のみとなる。
２のＤ型フリップフロップＦＦ１１、ＦＦ２１の各デー
タ入力信号線に、ディレイ素子１（１ａ、１ｂ）と、通
常のＬＳＩにおいてバッファの基本素子として使用され
る２個の反転素子が挿入されているため、これらの挿入
素子によってデータ入力信号ＤＡＴＡ１、ＤＡＴＡ２に
信号遅延が発生する。しかしながら、クロックＣＬＫ用
の信号線にも２個の反転素子７ｅ、７ｆが挿入されてい
るため、クロックＣＬＫとデータ入力信号ＤＡＴＡ１、
ＤＡＴＡ２の経路上では、これらの反転素子による信号
遅延は互いに相殺され、パルス発生器２の出力パルスＴ
ｒＩＮで考慮すべき信号遅延は、図１と同様、ディレイ
素子のみとなる。
【００４０】データ入力信号をラッチする初段のＤ型フ
リップフロップＦＦ１１Ｆ、Ｆ２１、・・・において、本
発明の同期化回路によりデータ入力信号とクロックが同
期化されていれば、次段以降のＤ型フリップフロップＦ
Ｆ１２、ＦＦ２２、…については、入力クロックＣＬＫ
に同期したクロックＣＬＫ２によってデータ転送でき
る。
リップフロップＦＦ１１Ｆ、Ｆ２１、・・・において、本
発明の同期化回路によりデータ入力信号とクロックが同
期化されていれば、次段以降のＤ型フリップフロップＦ
Ｆ１２、ＦＦ２２、…については、入力クロックＣＬＫ
に同期したクロックＣＬＫ２によってデータ転送でき
る。
【００４１】上記図５の回路構成において、データ保持
部５を構成しているトランスファゲート１０とディレイ
素子７ｇを省略し、トランスファゲート４の出力線とデ
バイス電源との間にプルアップ抵抗、または、反転素子
７ｆの出力信号線ＣＬＫ−Ｉとデバイス電源との間にプ
ルダウン抵抗を付加することによって、第２実施例と同
様の回路構成とすることができる。
部５を構成しているトランスファゲート１０とディレイ
素子７ｇを省略し、トランスファゲート４の出力線とデ
バイス電源との間にプルアップ抵抗、または、反転素子
７ｆの出力信号線ＣＬＫ−Ｉとデバイス電源との間にプ
ルダウン抵抗を付加することによって、第２実施例と同
様の回路構成とすることができる。
【００４２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、データ入力信号の状態変化に応じて、上記Ｄ
型フリップフロップに供給されるクロックパルスの出力
タイミングを所定時間遅延させることにより、メタステ
ーブル状態を回避することができるため、Ｄ型フリップ
フロップを内蔵する各種の非同期系システムあるいはデ
バイスの信頼性を向上できる。
によれば、データ入力信号の状態変化に応じて、上記Ｄ
型フリップフロップに供給されるクロックパルスの出力
タイミングを所定時間遅延させることにより、メタステ
ーブル状態を回避することができるため、Ｄ型フリップ
フロップを内蔵する各種の非同期系システムあるいはデ
バイスの信頼性を向上できる。
【図１】本発明による同期化回路の第１の実施例を示す
図。
図。
【図２】第１実施例における信号タイミングチャート。
【図３】本発明による同期化回路の第２の実施例を示す
図。
図。
【図４】第２実施例における信号タイミングチャート。
【図５】第１の実施例の同期化回路を備えた具体的な回
路装置の１例を示す図。
路装置の１例を示す図。
【図６】図５におけるパルス発生器２の詳細を示す構成
図。
図。
【図７】Ｄ型フリップフロップを説明するための図。
【図８】Ｄ型フリップフロップの信号タイミングチャー
ト。
ト。
【図９】従来の非同期系の同期回路の１例を示す図。
【図１０】図８をクロックタイミング調整の立場で見た
タイミングチャート。
タイミングチャート。
【図１１】データ入力信号線に遅延素子を備えたＤ型フ
リップフロップを示す図。
リップフロップを示す図。
【図１２】図１０の回路の信号タイミングチャート。
１：ディレイ素子、２：パルス発生器、ＦＦ：Ｄ型フリ
ップフロップ、４：トランスファゲート、６：プルダウ
ン抵抗、７ａ〜７ｋ：反転素子、５：データ保持部、１
３ａ〜１３ｃ：パルス発生部、１４：プルアップ抵抗、
１５ａ〜１５ｃ：ＣＭＯＳトランジスタ、１６ａ〜１６
ｃ：ＥＸＯＲ。
ップフロップ、４：トランスファゲート、６：プルダウ
ン抵抗、７ａ〜７ｋ：反転素子、５：データ保持部、１
３ａ〜１３ｃ：パルス発生部、１４：プルアップ抵抗、
１５ａ〜１５ｃ：ＣＭＯＳトランジスタ、１６ａ〜１６
ｃ：ＥＸＯＲ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J001 AA04 AA11 BB05 BB12 BB13 DD09 5J043 AA07 HH01 JJ04 KK01 KK10 5K047 AA05 GG09 GG45 MM28 MM36 MM53
Claims (5)
- 【請求項１】データ入力信号をクロックパルスのタイミ
ングでラッチし、出力データ信号として後段回路に出力
する少なくとも１つのＤ型フリップフロップを含む回路
装置において、データ入力信号の所定の状態変化を検出
して、上記Ｄ型フリップフロップに供給されるクロック
パルスの出力タイミングを所定時間遅延させる同期化回
路を備えたことを特徴とするＤ型フリップフロップ回路
装置。 - 【請求項２】データ入力信号を所定時間遅延させて前記
Ｄ型フリップフロップに入力するためのディレイ素子を
有し、前記同期化回路が、上記データ入力信号の所定の
状態変化を検出した後、所定のタイミングで制御パルス
を発生するパルス発生回路と、上記制御パルスの出力期
間中に前記クロックパルスの通過を阻止するゲート回路
と、上記制御パルスの出力期間中に上記Ｄ型フリップフ
ロップに供給されるクロックパルスの状態を固定するた
めの手段とからなることを特徴とする請求項１に記載の
Ｄ型フリップフロップ回路装置。 - 【請求項３】前記パルス発生回路が、前記データ入力信
号の所定の状態変化を検出した後、前記ディレイ素子の
遅延時間に応じて決まる所定のタイミングで、前記Ｄ型
フリップフロップに固有のセットアップタイムとホール
ドタイムとに応じて決まるパルス幅をもった制御パルス
を発生し、前記クロックパルス状態固定手段が、上記制
御パルスの出力期間中に、前記Ｄ型フリップフロップに
供給されるクロックパルスの状態を従前のパルス状態に
固定することを特徴とする請求項２に記載のＤ型フリッ
プフロップ回路装置。 - 【請求項４】前記パルス発生回路が、前記データ入力信
号の所定の状態変化を検出した後、前記ディレイ素子の
遅延時間に応じて決まる所定のタイミングで、前記Ｄ型
フリップフロップに固有のセットアップタイムとホール
ドタイムとに応じて決まるパルス幅をもった制御パルス
を発生し、前記クロックパルス状態固定手段が、上記制
御パルスの出力期間中に、前記Ｄ型フリップフロップに
供給されるクロックパルスの状態を予め決められたオン
またはオフ状態に強制的に固定することを特徴とする請
求項２に記載のＤ型フリップフロップ回路装置。 - 【請求項５】それぞれ並列的にデータ入力信号が供給さ
れる複数のＤ型フリップフロップを含み、上記Ｄ型フリ
ップフロップ毎にデータ入力信号を所定時間遅延させる
ためのディレイ素子を有し、前記パルス発生回路が、上
記複数のデータ入力信号に兼用されたことを特徴とする
請求項１〜請求項４の何れかに記載のＤ型フリップフロ
ップ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103217A JP2002300009A (ja) | 2001-04-02 | 2001-04-02 | Ｄ型フリップフロップ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103217A JP2002300009A (ja) | 2001-04-02 | 2001-04-02 | Ｄ型フリップフロップ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002300009A true JP2002300009A (ja) | 2002-10-11 |
Family
ID=18956305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001103217A Pending JP2002300009A (ja) | 2001-04-02 | 2001-04-02 | Ｄ型フリップフロップ回路装置 |
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|---|---|
| JP (1) | JP2002300009A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7376190B2 (en) | 2003-04-08 | 2008-05-20 | Renesas Technology Corp. | Asynchronous data transmitting apparatus |
| JP2009164733A (ja) * | 2007-12-28 | 2009-07-23 | Univ Of Tokyo | 集積回路装置 |
| WO2009128921A2 (en) * | 2008-04-15 | 2009-10-22 | Vns Portfolio Llc | Method and apparatus for producing a metastable flip flop |
| JP2009290775A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Microelectronics Ltd | リタイミング回路及び分周システム |
| US8649241B2 (en) | 2011-03-25 | 2014-02-11 | Kabushiki Kaisha Toshiba | Memory system, memory controller, and synchronizing apparatus |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
| CN110311659A (zh) * | 2018-03-27 | 2019-10-08 | 华为技术有限公司 | 一种触发器及集成电路 |
-
2001
- 2001-04-02 JP JP2001103217A patent/JP2002300009A/ja active Pending
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| US7515639B2 (en) | 2003-04-08 | 2009-04-07 | Renesas Technology Corp. | Asynchronous data transmitting apparatus |
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