JP2015103908A - Clock data recovery circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a clock data recovery circuit that is made to be capable of normally processing even when time for initial phase lock has to be assumed at a first oscillation period.SOLUTION: A replica gate circuit 5 is constituted of the same number of delay gates G31 to G34 as the number of gate circuits G11 to G14 and G21 to G24 of two gate oscillators 2 and 3. The replica gate circuit 5 delays a data input signal DIN given to an input terminal 7 of a CDR circuit 1, and gives it to a data input terminal D of a latch circuit 100.

Description

本発明は、クロックデータリカバリ回路に関する。   The present invention relates to a clock data recovery circuit.

例えば、ＣＤＲ (Clock Data Recovery)技術は、クロック線を用いることなくデータ線のみで通信する技術であり、例えば車両内で用いることで車両内配線数を削減できる。ＣＤＲ技術は、幾つかの回路方式があるが、例えば車両用通信においては、下記の２つの特徴を満たす最適な回路方式を選択すると良い。   For example, CDR (Clock Data Recovery) technology is a technology that communicates only with a data line without using a clock line. For example, the number of wirings in the vehicle can be reduced by using it in a vehicle. There are several circuit systems for the CDR technology. For example, in vehicle communication, an optimal circuit system that satisfies the following two characteristics may be selected.

第１に高速ロック可能な通信処理を行うことが望ましい。例えば自動車の電子制御システムでは、ある特殊なイベントが生じたときに一定期間内に処理を終えなければ安全性を確保できないなどの場合がある。   First, it is desirable to perform communication processing capable of high-speed locking. For example, in an electronic control system of an automobile, there is a case where safety cannot be secured unless processing is completed within a certain period when a certain special event occurs.

例えば衝突安全制御システムが挙げられる。このシステムでは、ＥＣＵ（Electrical Control Unit）が加速度センサにより異常信号を検出したタイミングにおいて、エアバッグ展開処理及びシートベルトの巻取処理を終えるまでの処理を短期に終えなければいけない。したがって、車両通信処理には、レイテンシが少なく高速ロック可能であることが望まれる。   An example is a collision safety control system. In this system, at the timing when the ECU (Electrical Control Unit) detects an abnormal signal by the acceleration sensor, the processing until the airbag deployment processing and the seat belt winding processing are completed must be completed in a short period of time. Therefore, it is desired that the vehicle communication process has low latency and can be locked at high speed.

また第２に安価な内蔵発振器を用いることが望ましい。ＣＤＲの回路方式には高価な外部水晶発振器の使用を前提としている方式もあるが、例えば車両用通信において部品点数削減のために既存ＩＣ（Integrated Circuit）の中にある内蔵発振器を使うことでＣＤＲが動作することが望ましい。   Second, it is desirable to use an inexpensive built-in oscillator. Some CDR circuit systems are premised on the use of an expensive external crystal oscillator. For example, in order to reduce the number of parts in vehicle communications, the CDR is used by using an internal oscillator in an existing IC (Integrated Circuit). Is desirable to work.

ここで問題になるのが、ＣＤＲの周波数オフセット耐性である。高価な水晶発振器は周波数誤差が例えば±１００ｐｐｍ程度であるが、車両内蔵の発振器は例えば±５％程度になる。このため、受信データとローカルクロックの周波数誤差が１０％程度存在する場合においても、ＣＤＲ回路が正しく動作しなければならない。   The problem here is the CDR frequency offset tolerance. An expensive crystal oscillator has a frequency error of, for example, about ± 100 ppm, but an oscillator built in the vehicle has, for example, about ± 5%. For this reason, the CDR circuit must operate correctly even when there is a frequency error of about 10% between the received data and the local clock.

このような車両用通信の要件を満たすＣＤＲ回路方式として、Gated Oscillator-Based ＣＤＲと称される方式がある（例えば特許文献１参照）。この特許文献１記載の方式は、２つの発振器（Oscillator）を備えること、すなわち２ＶＣＯ方式であることを特徴としている。ゲートオシレータ（Gated Oscillator）はＰＬＬによりレプリカバイアスされ、発振周期は入力データの周期になるように制御される。   As a CDR circuit system that satisfies such requirements for vehicle communication, there is a system called Gated Oscillator-Based CDR (see, for example, Patent Document 1). The method described in Patent Document 1 is characterized by including two oscillators, that is, a 2VCO method. The gate oscillator (Gated Oscillator) is replica-biased by the PLL, and the oscillation period is controlled to be the period of the input data.

米国特許第５２３７２９０号明細書US Pat. No. 5,237,290

Armin Tajalli, and et al, “A Power-Efficient Clock and Data Recovery Circuit in 0.18 μm CMOS Technology for Multi-Channel Short-Haul Optical Data Communication” IEEE J.of Solid-State Circuits , vol. 42, pp.2235-2244,October 2007Armin Tajalli, and et al, “A Power-Efficient Clock and Data Recovery Circuit in 0.18 μm CMOS Technology for Multi-Channel Short-Haul Optical Data Communication” IEEE J.of Solid-State Circuits, vol. 42, pp.2235- 2244, October 2007

ゲートオシレータが低消費電力化のために完全に停止する期間を設けているときには、発振開始直後には初期フェーズロックのための時間を発振持続時よりも時間を必要とする。特に最初の発振周期はこの初期フェーズロックのための時間を見込まなければならない。よって従来の回路方式は内蔵発振器を用いた通信に採用することが困難である。   When the period in which the gate oscillator is completely stopped to reduce power consumption is provided, the time for initial phase lock is required more than the time when oscillation is continued immediately after the start of oscillation. In particular, the first oscillation period must allow time for this initial phase lock. Therefore, it is difficult to adopt the conventional circuit system for communication using a built-in oscillator.

本発明の目的は、最初の発振周期に初期フェーズロックのための時間を見込む必要があったとしても正常に処理できるようにしたクロックデータリカバリ回路を提供することにある。   An object of the present invention is to provide a clock data recovery circuit capable of normally processing even if it is necessary to allow time for initial phase lock in the first oscillation period.

請求項１記載の発明によれば、２つのゲートオシレータは、複数個直列接続された第１ゲート回路を備え、第１ゲート回路の出力が第１ゲート回路の入力に正帰還されることにより構成され、基準クロックに基いてフェーズロックされた所定周期の信号を、データ入力端子に入力される信号に応じてクロック出力する。   According to the first aspect of the present invention, the two gate oscillators include a plurality of first gate circuits connected in series, and the output of the first gate circuit is positively fed back to the input of the first gate circuit. Then, a signal having a predetermined period phase-locked based on the reference clock is output as a clock according to the signal input to the data input terminal.

このため、例えば、データ入力端子に入力される信号が「Ｈ」又は「Ｌ」であるときに一のゲートオシレータがクロック出力すると共に他のゲートオシレータがクロック出力しない。また、データ入力端子の入力信号がその逆（「Ｌ」又は「Ｈ」）であるときに、一のゲートオシレータはクロック出力せず、他のゲートオシレータがクロック出力する。   For this reason, for example, when the signal input to the data input terminal is “H” or “L”, one gate oscillator outputs a clock and the other gate oscillator does not output a clock. Also, when the input signal at the data input terminal is the opposite (“L” or “H”), one gate oscillator does not output a clock and the other gate oscillator outputs a clock.

そして、レプリカゲート回路は、２つのゲートオシレータの第１ゲート回路と同一個数の遅延ゲートからなる第２ゲート回路により構成され、データ入力端子の入力データについて第２ゲート回路を通じてデータ出力する。   The replica gate circuit is configured by a second gate circuit including the same number of delay gates as the first gate circuits of the two gate oscillators, and outputs data input to the data input terminal through the second gate circuit.

このため、ゲートオシレータの起動直後の最初の発振周期に初期フェーズロックのための時間を見込む必要がある場合であっても、レプリカゲート回路がデータ入力端子の入力信号を遅延させているため、正常に処理できるようになる。   For this reason, even if it is necessary to allow time for initial phase lock in the first oscillation period immediately after the start of the gate oscillator, the replica gate circuit delays the input signal at the data input terminal. Can be processed.

また、前述の文献に記載された回路方式を採用すると、周波数オフセットが存在する状態において、同じシンボルのビットを連続受信したときに、連続ビットの最後のサンプリングエッジを生成することが困難である。   In addition, when the circuit scheme described in the above-mentioned document is employed, it is difficult to generate the last sampling edge of consecutive bits when bits of the same symbol are continuously received in a state where a frequency offset exists.

請求項２記載の発明によれば、セレクタは、レプリカゲート回路の第２ゲート回路の遅延ゲートの途中のゲート信号に応じて２つのゲートオシレータの出力を選択する。このため、周波数オフセットがデータ入力信号に生じており、同一シンボルのビットを連続受信したときであっても、クロック信号（特に最後のクロック信号）を正常に生成できる。   According to the invention described in claim 2, the selector selects the outputs of the two gate oscillators according to the gate signal in the middle of the delay gate of the second gate circuit of the replica gate circuit. For this reason, a frequency offset occurs in the data input signal, and a clock signal (especially the last clock signal) can be normally generated even when bits of the same symbol are continuously received.

第１実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図Electrical configuration diagram schematically showing a clock data recovery circuit in the first embodiment 第１実施形態において、各ノードの信号変化を概略的に示すタイミングチャートIn the first embodiment, a timing chart schematically showing a signal change of each node 第１実施形態において、周波数オフセットを生じたときの各ノードの信号変化を概略的に示すタイミングチャートIn the first embodiment, a timing chart schematically showing a signal change of each node when a frequency offset occurs 第１実施形態においてクロックデータリカバリ回路の比較対象例Ｘを概略的に示す電気的構成図Electrical configuration diagram schematically showing a comparison target example X of the clock data recovery circuit in the first embodiment 第１実施形態における比較対象例Ｘを用いたとき、各ノードの信号変化を概略的に示すタイミングチャートTiming chart schematically showing signal change of each node when using the comparative example X in the first embodiment 第１実施形態における比較対象例Ｘを用いたとき、周波数オフセットを生じる場合の各ノードの信号変化を概略的に示すタイミングチャートTiming chart schematically showing a signal change of each node when a frequency offset is generated when the comparison target example X in the first embodiment is used. 第１実施形態において、クロックデータリカバリ回路の比較対象例Ｙを示す電気的構成図The electrical block diagram which shows the comparative example Y of a clock data recovery circuit in 1st Embodiment 第１実施形態における比較対象例Ｙを用いたとき、周波数オフセットを生じない場合の各ノードの信号変化を概略的に示すタイミングチャートTiming chart schematically showing signal change of each node when no frequency offset is generated when the comparison target example Y in the first embodiment is used 第１実施形態における比較対象例Ｙを用いたとき、周波数オフセットを生じる場合の各ノードの信号変化を概略的に示すタイミングチャートTiming chart schematically showing a signal change of each node when a frequency offset is generated when the comparative example Y in the first embodiment is used. 第１実施形態における比較対象例Ｙを用いたとき、初期フェーズロックが遅れる場合の各ノードの信号変化を概略的に示すタイミングチャートTiming chart schematically showing signal change of each node when initial phase lock is delayed when using comparative example Y in the first embodiment 第１実施形態における比較対象例Ｙを用いたとき、初期フェーズロックが遅れる場合で、且つ、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャートTiming chart schematically showing signal changes at each node when the initial phase lock is delayed and a frequency offset is generated when the comparison target example Y in the first embodiment is used. 第２実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１相当図）Electrical configuration diagram schematically showing a clock data recovery circuit in the second embodiment (corresponding to FIG. 1) 第３実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１及び図１２相当図）Electrical configuration diagram schematically showing a clock data recovery circuit in the third embodiment (corresponding to FIGS. 1 and 12) 第３実施形態において、各ノードの信号変化を概略的に示すタイミングチャートIn the third embodiment, a timing chart schematically showing a signal change of each node 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その１）In the third embodiment, a timing chart (part 1) schematically showing a signal change of each node when a frequency offset occurs. 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その２）In the third embodiment, a timing chart schematically showing a signal change of each node when a frequency offset occurs (part 2) 第３実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１、図１２及び図１３相当図）Electrical configuration diagram schematically showing a clock data recovery circuit in the third embodiment (corresponding to FIGS. 1, 12, and 13) 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その１）In the third embodiment, a timing chart (part 1) schematically showing a signal change of each node when a frequency offset occurs. 第３実施形態において、周波数オフセットを生じた場合の各ノードの信号変化を概略的に示すタイミングチャート（その２）In the third embodiment, a timing chart schematically showing a signal change of each node when a frequency offset occurs (part 2) 第４実施形態におけるクロックデータリカバリ回路を概略的に示す電気的構成図（図１、図１２、図１３及び図１７相当図）Electrical configuration diagram schematically showing a clock data recovery circuit in the fourth embodiment (corresponding to FIG. 1, FIG. 12, FIG. 13 and FIG. 17)

以下、本発明の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一又は類似の構成については同一又は類似の符号を付し、要部の説明のみ行い同一部分の説明を必要に応じて省略する。各実施形態のクロックデータリカバリ回路は、例えばマスタおよびスレーブ間の通信処理において、スレーブ側でデータ信号を受信したときに、データ信号のサンプリングタイミングを規定するためのクロック信号を再生するために用いられる。   Hereinafter, some embodiments of the present invention will be described with reference to the drawings. In the embodiments, the same or similar components are denoted by the same or similar reference numerals, only the main parts are described, and the description of the same parts is omitted as necessary. The clock data recovery circuit of each embodiment is used to regenerate a clock signal for defining the sampling timing of the data signal when the data signal is received on the slave side, for example, in communication processing between the master and the slave .

（第１実施形態）
図１〜図１１は第１実施形態を示す。図１に示すように、クロックデータリカバリ回路（Clock Data Recovery：以下、ＣＤＲ回路と略す）１は、２つのゲートオシレータ２、３と、ＮＯＴゲート４と、レプリカゲート回路５と、ＡＮＤゲート６と、を備える。このＣＤＲ回路１は、ディジタル入力端子（以下、入力端子と略す）７に送信部（マスタ）８からデータ信号を入力する。他方、位相同期回路９は、ＰＬＬ回路１０と、基準クロック生成回路１１とを備える。これらのＣＤＲ回路１及び位相同期回路９は例えばＩＣ（Integrated Circuit：図示せず）を用いて構成される。 (First embodiment)
1 to 11 show a first embodiment. As shown in FIG. 1, a clock data recovery circuit (CDR circuit) 1 includes two gate oscillators 2 and 3, a NOT gate 4, a replica gate circuit 5, and an AND gate 6. . The CDR circuit 1 inputs a data signal from a transmission unit (master) 8 to a digital input terminal (hereinafter abbreviated as input terminal) 7. On the other hand, the phase synchronization circuit 9 includes a PLL circuit 10 and a reference clock generation circuit 11. The CDR circuit 1 and the phase synchronization circuit 9 are configured using, for example, an IC (Integrated Circuit: not shown).

基準クロック生成回路１１は、例えば部品点数の削減のため、ＩＣ内に含まれる安価な発振器（例えばＣＲ発振器：図示せず）を用いて構成される。この基準クロック生成回路１１は、構成素子の誤差分に応じた周波数誤差を含むもので、例えば±５％の周波数誤差を含む。ＰＬＬ回路１０は、この基準クロック生成回路１１の所定周波数のパルス信号を基準クロックとし、２つのゲートオシレータ２、３の発振出力をそれぞれフェーズロック処理（発振の位相制御処理）する。   The reference clock generation circuit 11 is configured by using an inexpensive oscillator (for example, CR oscillator: not shown) included in the IC, for example, to reduce the number of parts. The reference clock generation circuit 11 includes a frequency error corresponding to the component error, and includes a frequency error of ± 5%, for example. The PLL circuit 10 performs phase lock processing (oscillation phase control processing) on the oscillation outputs of the two gate oscillators 2 and 3 using the pulse signal of the predetermined frequency of the reference clock generation circuit 11 as a reference clock.

２つのゲートオシレータ２、３は互いに同一構成のものが用いられる。ゲートオシレータ２は、初段のＮＡＮＤゲートＧ１１と、複数個（ｋ個）のバッファＧ１２〜Ｇ１４とを従属接続して構成され、この出力を入力に正帰還するように構成されている。ゲートオシレータ２は、所定周波数（構成素子の誤差分の周波数誤差含む）のデジタルクロックを出力する。   The two gate oscillators 2 and 3 have the same configuration. The gate oscillator 2 is configured by cascade-connecting a first-stage NAND gate G11 and a plurality (k) of buffers G12 to G14, and configured to positively feed back the output to the input. The gate oscillator 2 outputs a digital clock having a predetermined frequency (including a frequency error corresponding to a component error).

同様に、ゲートオシレータ３は、初段のＮＡＮＤゲートＧ２１と、複数個（ｋ個）のバッファＧ２２〜Ｇ２４とを従属接続して構成され、この出力を入力に正帰還するように構成されている。このゲートオシレータ３もまた、所定周波数のデジタルクロックを出力する。   Similarly, the gate oscillator 3 is configured by cascade-connecting a first-stage NAND gate G21 and a plurality (k) of buffers G22 to G24, and configured to positively feed back the output to the input. The gate oscillator 3 also outputs a digital clock having a predetermined frequency.

例えば、ゲートオシレータ２は、ＮＡＮＤゲートＧ１１の一方の入力ノードにＣＤＲ回路１の入力端子７を接続して構成されている。このゲートオシレータ２の最終段のバッファＧ１４の出力は、ＮＡＮＤゲートＧ１１の他方の入力ノードに接続されている。これにより、ゲートオシレータ２はディジタル発振器として動作する。   For example, the gate oscillator 2 is configured by connecting the input terminal 7 of the CDR circuit 1 to one input node of the NAND gate G11. The output of the last stage buffer G14 of the gate oscillator 2 is connected to the other input node of the NAND gate G11. Thereby, the gate oscillator 2 operates as a digital oscillator.

ゲートオシレータ３は、ＮＡＮＤゲートＧ２１の一方の入力ノードに、ＮＯＴゲート４を介してＣＤＲ回路１の入力端子７を接続して構成されている。このゲートオシレータ３の最終段のバッファＧ２４の出力は、ＮＡＮＤゲートＧ２１の他の入力ノードに接続されている。すなわち、これらの２つのゲートオシレータ２、３には、互いに相補的なデータ入力信号ＤＩＮが与えられており、このデータ入力信号ＤＩＮに応じてそれぞれパルス状のクロック信号を発振出力する。   The gate oscillator 3 is configured by connecting the input terminal 7 of the CDR circuit 1 via a NOT gate 4 to one input node of the NAND gate G21. The output of the last stage buffer G24 of the gate oscillator 3 is connected to another input node of the NAND gate G21. That is, the two gate oscillators 2 and 3 are supplied with complementary data input signals DIN, and oscillate and output pulsed clock signals in accordance with the data input signals DIN.

各ゲートオシレータ２、３は、通常発振出力を停止しているときには「Ｈ」レベルを固定出力するように構成され、発振出力を開始すると所定周期の「Ｌ」レベルをアクティブレベルとして出力する。すなわち、各ゲートオシレータ２、３は負論理によりディジタル発振信号を出力する。ＰＬＬ回路１０は、各ゲートオシレータ２、３が所定周期の「Ｌ」レベルを出力するときに、前記の基準クロック生成回路１１の基準クロックＲｅｆＣＬにフェーズロックさせた状態で各ゲートオシレータ２、３から発振出力させる。   Each of the gate oscillators 2 and 3 is configured to output a fixed “H” level when the normal oscillation output is stopped, and outputs the “L” level of a predetermined cycle as an active level when the oscillation output is started. That is, each of the gate oscillators 2 and 3 outputs a digital oscillation signal by negative logic. When the gate oscillators 2 and 3 output the “L” level of a predetermined period, the PLL circuit 10 outputs the PLL circuit 10 from the gate oscillators 2 and 3 while being phase-locked to the reference clock RefCL of the reference clock generation circuit 11. Oscillate output.

ＡＮＤゲート６は、これらの２つのゲートオシレータ２、３の出力を入力端子に入力し、この論理積演算結果を出力する。すなわち、２つのゲートオシレータ２、３のうち何れかのゲートオシレータが、「Ｌ」レベルをアクティブレベルとして所定周期で出力すると、有効化出力回路としてのＡＮＤゲート６はこの「Ｌ」レベルを有効出力することになる。   The AND gate 6 inputs the outputs of these two gate oscillators 2 and 3 to the input terminal and outputs the logical product operation result. That is, when any one of the two gate oscillators 2 and 3 outputs “L” level as an active level in a predetermined cycle, the AND gate 6 as an enabling output circuit outputs this “L” level as an effective output. Will do.

レプリカゲート回路５は、ＡＮＤゲートＧ３１と、複数個（ｋ個）のバッファＧ３２〜Ｇ３４とを従属接続して構成されている。このレプリカゲート回路５のバッファＧ３２〜Ｇ３４の従属接続個数ｋ（但しｋは奇数）は、各ゲートオシレータ２、３を構成するバッファＧ１２〜Ｇ１４、Ｇ２２〜Ｇ２４の従属接続個数ｋと同一個数だけ設けられている。ＡＮＤゲートＧ３１は、その一方の入力ノードが電源電位Ｖｃｃに固定され、他方の入力ノードがＣＤＲ回路１の入力端子７に接続されている。   The replica gate circuit 5 is configured by cascade-connecting an AND gate G31 and a plurality (k) of buffers G32 to G34. The number of dependent connections k (where k is an odd number) of the buffers G32 to G34 of the replica gate circuit 5 is the same as the number of dependent connections k of the buffers G12 to G14 and G22 to G24 constituting the gate oscillators 2 and 3. It has been. The AND gate G31 has one input node fixed to the power supply potential Vcc and the other input node connected to the input terminal 7 of the CDR circuit 1.

また、レプリカゲート回路５の出力段のバッファＧ３４の出力はそのままラッチ回路１００（後述参照）に入力されており、当該レプリカゲート回路５のフィードバックパスは存在しない。このレプリカゲート回路５は、各ゲートオシレータ２、３の初段のＮＡＮＤゲートＧ１１、Ｇ２１に代えてＡＮＤゲートＧ３１を備えている。   Further, the output of the buffer G34 at the output stage of the replica gate circuit 5 is directly input to the latch circuit 100 (see later), and there is no feedback path of the replica gate circuit 5. The replica gate circuit 5 includes an AND gate G31 in place of the first-stage NAND gates G11 and G21 of the gate oscillators 2 and 3.

これらのＮＡＮＤゲートＧ１１、Ｇ２１及びＡＮＤゲートＧ３１は、トランジスタを基本構成とした回路で構成すれば、全て同一の差動回路を用いて構成できる。したがって、これらのゲートＧ１１、Ｇ２１及びＧ３１の遅延時間を概ね同一時間に設定できる。   The NAND gates G11 and G21 and the AND gate G31 can be configured using the same differential circuit as long as they are configured by a circuit having a transistor as a basic configuration. Therefore, the delay times of these gates G11, G21 and G31 can be set to substantially the same time.

すなわち、バッファＧ１２〜Ｇ１４、Ｇ２２〜Ｇ２４、Ｇ３２〜Ｇ３４の従属接続個数ｋが互いに同一個数に設定されると共に、初段のＮＡＮＤゲートＧ１１、Ｇ２１及びＡＮＤゲートＧ３１はゲート通過遅延時間を概ね同一にできる。このため、データ入力信号ＤＩＮが各ゲートオシレータ２、３及びレプリカゲート回路５の出力に達するまでの時間を概ね同一にできる。   That is, the number of subordinate connections k of the buffers G12 to G14, G22 to G24, and G32 to G34 is set to the same number, and the first-stage NAND gates G11 and G21 and the AND gate G31 can have substantially the same gate passing delay time. . Therefore, the time required for the data input signal DIN to reach the outputs of the gate oscillators 2 and 3 and the replica gate circuit 5 can be made substantially the same.

各ゲートオシレータ２、３及びレプリカゲート回路５内の回路構成の各種パラメータが調整されれば、ＰＬＬ回路１０がゲートオシレータ２、３の出力クロック信号をフェーズロック処理する時間を見込んでデータ信号ＤＩＮ＿ｄを出力できる。   If various parameters of the circuit configuration in each of the gate oscillators 2 and 3 and the replica gate circuit 5 are adjusted, the data signal DIN_d is generated by allowing the PLL circuit 10 to phase-lock the output clock signal of the gate oscillators 2 and 3. Can output.

各ゲートオシレータ２、３は、低消費電力化に応じて完全に停止する期間があり、当該停止期間から発振復帰するときには継続的に発振するときよりもフェーズロック時間Ｔ１（後述参照）を必要とする。各ゲートオシレータ２、３及びレプリカゲート回路５内の回路構成の各種パラメータが調整されれば、このフェーズロック時間Ｔ１を見込んでデータ信号ＤＩＮ＿ｄを出力することもできる。   Each of the gate oscillators 2 and 3 has a period of complete stop according to the reduction in power consumption, and requires a phase lock time T1 (described later) when returning from the stop period rather than continuously oscillating. To do. If various parameters of the circuit configuration in each of the gate oscillators 2 and 3 and the replica gate circuit 5 are adjusted, the data signal DIN_d can be output in anticipation of the phase lock time T1.

このＣＤＲ回路１は、その出力段にラッチ回路１００を接続して構成されている。このラッチ回路１００は、例えばＤフリップフロップにより構成され、クロック入力端子ＣＫおよびデータ入力端子Ｄを備える。   The CDR circuit 1 is configured by connecting a latch circuit 100 to its output stage. The latch circuit 100 is composed of, for example, a D flip-flop, and includes a clock input terminal CK and a data input terminal D.

ＣＤＲ回路１は、その出力段に接続されたラッチ回路１００のクロック入力端子ＣＫに、ＡＮＤゲート６の出力クロック信号ＲＣＬＫを出力する。また、このＣＤＲ回路１は、ラッチ回路１００のデータ入力端子Ｄに、レプリカゲート回路５のバッファＧ３４の出力データ信号ＤＩＮ＿ｄを出力する。   The CDR circuit 1 outputs the output clock signal RCLK of the AND gate 6 to the clock input terminal CK of the latch circuit 100 connected to the output stage. The CDR circuit 1 outputs the output data signal DIN_d of the buffer G34 of the replica gate circuit 5 to the data input terminal D of the latch circuit 100.

ラッチ回路１００は、クロック入力端子ＣＫに入力されるクロック信号ＲＣＬＫの例えば立上りタイミングにおいて、データ入力端子Ｄの入力データの論理レベル（「Ｈ」又は「Ｌ」）を保持し、Ｑ端子から出力端子１０１を通じてデータ出力信号ＤＯＵＴを出力する。なお、ラッチ回路１００がクロック信号ＲＣＬＫの立上りタイミングにおいてデータ信号ＤＩＮ＿ｄを受付ける形態を示すが、立下りタイミングであっても良い。   The latch circuit 100 holds the logic level (“H” or “L”) of the input data at the data input terminal D, for example, at the rising timing of the clock signal RCLK input to the clock input terminal CK. A data output signal DOUT is output through 101. Note that although the latch circuit 100 is configured to receive the data signal DIN_d at the rising timing of the clock signal RCLK, it may be at the falling timing.

上記構成の作用を説明する。まず通常動作を説明する。図２に示すように、データ入力信号ＤＩＮは、外部の送信部（マスタ）８からＣＤＲ回路１の入力端子７に入力される。ここでは、周波数オフセットが送信部８側および受信側（ＣＤＲ回路１側）で生じていないときに、入力端子７に入力されるデータ入力信号ＤＩＮの周期をＴとする。データ入力信号ＤＩＮが、１Ｔの「Ｈ」レベル、１Ｔの「Ｌ」レベル、３Ｔの「Ｈ」レベルに遷移し、その後、「Ｌ」レベルに移行するときの信号処理の流れについて説明する。   The operation of the above configuration will be described. First, normal operation will be described. As shown in FIG. 2, the data input signal DIN is input from the external transmission unit (master) 8 to the input terminal 7 of the CDR circuit 1. Here, let T be the period of the data input signal DIN input to the input terminal 7 when no frequency offset occurs on the transmission unit 8 side and the reception side (CDR circuit 1 side). The flow of signal processing when the data input signal DIN transitions to the “H” level of 1T, the “L” level of 1T, the “H” level of 3T, and then transitions to the “L” level will be described.

データ入力信号ＤＩＮは、ＣＤＲ回路１のレプリカゲート回路５、ゲートオシレータ２、及び、ＮＯＴゲート４を通じてゲートオシレータ３に入力される。データ入力信号ＤＩＮは、ゲートオシレータ２のＮＡＮＤゲートＧ１１、及び、複数段のバッファＧ１２〜Ｇ１４を伝達し、ＮＡＮＤゲートＧ１１に正帰還するが、この発振信号がＰＬＬ回路１０によりフェーズロックされる。他方、データ入力信号ＤＩＮは、ゲートオシレータ３のＮＡＮＤゲートＧ２１、及び、複数段のバッファＧ２２〜Ｇ２４を伝達し、ＮＡＮＤゲートＧ２１に正帰還するが、この発振信号がＰＬＬ回路１０によりフェーズロックされる。   The data input signal DIN is input to the gate oscillator 3 through the replica gate circuit 5 of the CDR circuit 1, the gate oscillator 2, and the NOT gate 4. The data input signal DIN is transmitted to the NAND gate G11 of the gate oscillator 2 and the plurality of stages of buffers G12 to G14 and positively fed back to the NAND gate G11. This oscillation signal is phase-locked by the PLL circuit 10. On the other hand, the data input signal DIN is transmitted to the NAND gate G21 of the gate oscillator 3 and the plurality of stages of buffers G22 to G24 and positively fed back to the NAND gate G21. This oscillation signal is phase-locked by the PLL circuit 10. .

これらの各ゲートオシレータ２、３の発振出力は、ＰＬＬ回路１０による初期フェーズロック処理の影響に応じて起動直後の出力が遅れる。このため、データ入力信号ＤＩＮの通常状態における周期をＴとしたときに、ゲートオシレータ２、３が通常周期Ｔ２（≒０．５Ｔ程度）の「Ｌ」レベルを出力するところ、停止状態から最初の「Ｌ」レベル出力までにフェーズロック時間Ｔ１（≒０．６Ｔ程度）を要する。   The oscillation outputs of these gate oscillators 2 and 3 are delayed immediately after startup in accordance with the influence of the initial phase lock processing by the PLL circuit 10. For this reason, when the period in the normal state of the data input signal DIN is T, the gate oscillators 2 and 3 output the “L” level of the normal period T2 (approximately 0.5T). A phase lock time T1 (approximately 0.6T) is required until “L” level output.

例えば、データ入力信号ＤＩＮが「Ｈ」レベルであれば、ゲートオシレータ２が発振出力し、データ入力信号ＤＩＮが「Ｌ」レベルであれば、ゲートオシレータ３が発振出力するように設定されている場合を考慮する。   For example, when the data input signal DIN is “H” level, the gate oscillator 2 oscillates and outputs, and when the data input signal DIN is “L” level, the gate oscillator 3 oscillates and outputs. Consider.

このとき、データ入力信号ＤＩＮが「Ｌ」から「Ｈ」に変化すると、ゲートオシレータ２が発振開始するが、前記の「Ｌ」から「Ｈ」の変化タイミングからゲートオシレータ２が発振出力を開始するまでフェーズロック時間Ｔ１（≒０．６Ｔ）かかる（ノードＮ１の出力タイミングＡ１参照）。「Ｌ」パルスがノードＮ１の出力タイミングＡ１時点から時間Ｔ２（≒０．５Ｔ＜時間Ｔ１）だけ出力される。   At this time, when the data input signal DIN changes from “L” to “H”, the gate oscillator 2 starts oscillating, but the gate oscillator 2 starts oscillating output from the change timing of “L” to “H”. Takes the phase lock time T1 (≈0.6T) (see the output timing A1 of the node N1). The “L” pulse is output for a time T2 (≈0.5 T <time T1) from the output timing A1 of the node N1.

この「Ｌ」アクティブレベルが「Ｈ」のノンアクティブレベルに戻ると、クロック信号ＲＣＬＫも「Ｈ」レベルに遷移する（図２のタイミングＡ２参照）。この間、一旦データ入力信号ＤＩＮが「Ｌ」レベルに遷移する場合もあるが、このデータ入力信号ＤＩＮが再び「Ｈ」レベルに遷移すると（図２のタイミングＡ３参照）、再度、ゲートオシレータ２が発振開始する。この場合も発振開始し初期フェーズロックするまで時間Ｔ１（≒０．６Ｔ）かかる（ノードＮ１の出力タイミングＡ４参照）。   When the “L” active level returns to the non-active level of “H”, the clock signal RCLK also transitions to the “H” level (see timing A2 in FIG. 2). During this time, the data input signal DIN may once transit to the “L” level, but when the data input signal DIN transits to the “H” level again (see timing A3 in FIG. 2), the gate oscillator 2 oscillates again. Start. Also in this case, it takes time T1 (≈0.6 T) until the oscillation starts and the initial phase is locked (see the output timing A4 of the node N1).

他方、データ入力信号ＤＩＮが「Ｈ」から「Ｌ」に遷移すると、ゲートオシレータ２の発振が停止し、他のゲートオシレータ３が発振開始する（図２のタイミングＢ１参照）。すると、他のゲートオシレータ３は、前記の「Ｈ」から「Ｌ」の変化タイミングから他のゲートオシレータ３が発振出力を開始するまで時間Ｔ１（≒０．６Ｔ）かかる（図２のタイミングＢ２参照）。この理由は、ゲートオシレータ２の発振開始出力の遅延理由と同様の理由である。   On the other hand, when the data input signal DIN changes from “H” to “L”, the oscillation of the gate oscillator 2 stops and the other gate oscillator 3 starts oscillating (see timing B1 in FIG. 2). Then, the other gate oscillator 3 takes time T1 (≈0.6 T) from the change timing of “H” to “L” until the other gate oscillator 3 starts oscillation output (see timing B2 in FIG. 2). ). The reason is the same as the reason for delaying the oscillation start output of the gate oscillator 2.

すると、ＡＮＤゲート６の出力は、これらのゲートオシレータ２及び３の「Ｌ」レベル出力に応じたクロック信号ＲＣＬＫを再生でき、ラッチ回路１００のクロック入力端子ＣＫには標準的なクロック信号ＲＣＬＫを入力させることができる。   Then, the output of the AND gate 6 can reproduce the clock signal RCLK corresponding to the “L” level output of the gate oscillators 2 and 3, and the standard clock signal RCLK is input to the clock input terminal CK of the latch circuit 100. Can be made.

他方、遅延データ入力信号ＤＩＮ＿ｄは、データ入力信号ＤＩＮがレプリカゲート回路５の遅延分の所定時間（例えば０．６Ｔ）だけ遅れた信号となり、この遅延データ入力信号ＤＩＮ＿ｄはラッチ回路１００のデータ入力端子Ｄに入力される。ラッチ回路１００は、クロック入力端子ＣＫの立上りタイミングにてサンプリングできデータを正常に受信できる（遅延データ入力信号ＤＩＮ＿ｄのサンプリングタイミングＳ１〜Ｓ６参照）。   On the other hand, the delayed data input signal DIN_d becomes a signal delayed from the data input signal DIN by a predetermined time (for example, 0.6 T) corresponding to the delay of the replica gate circuit 5, and this delayed data input signal DIN_d is a data input terminal of the latch circuit 100. D is input. The latch circuit 100 can sample at the rising timing of the clock input terminal CK and can receive data normally (see the sampling timings S1 to S6 of the delayed data input signal DIN_d).

また、図３を参照し、システム全体で例えば−１０％の周波数オフセットを生じた場合の例を説明する。例えば、送信部８側で周波数オフセットが−５％、受信部側（ＣＤＲ回路１側）で周波数オフセットが＋５％生じると、周波数オフセットがシステム全体で−１０％生じることになる。   An example in which a frequency offset of -10%, for example, occurs in the entire system will be described with reference to FIG. For example, if the frequency offset is -5% on the transmission unit 8 side and the frequency offset is + 5% on the reception unit side (CDR circuit 1 side), the frequency offset is -10% on the entire system.

各ゲートオシレータ２、３の発振開始時間Ｔ１、その後のゲートオシレータの発振周期Ｔ２を基準とすると、前述の図２と同一のデータ入力信号ＤＩＮを考慮した場合には、データ入力信号ＤＩＮの「Ｈ」「Ｌ」レベルの時間が全体的に短くなる。   With reference to the oscillation start time T1 of each gate oscillator 2 and 3 and the subsequent oscillation period T2 of the gate oscillator, when the same data input signal DIN as in FIG. "L" level time is shortened as a whole.

このため、周波数オフセットが−１０％生じた場合、正常なデータを受信できなくなる虞がある。しかし、本実施形態の回路構成を採用すると、データ入力信号ＤＩＮの「Ｈ」レベルが３Ｔ続いたタイミングマージンを計算したとしても、
Ｔ３ ＝ （３Ｔの９０％）−５×Ｔ／２
＝ ２．７Ｔ−２．５Ｔ
＝ ０．２Ｔ
と時間Ｔ３を算出でき、既存技術（例えば後述する比較対象例Ｙ）に比較してタイミングマージンを多く確保できる（図３のＴ３参照）。このタイミングマージンは、ゲートオシレータ２、３が発振開始直後に位相制御されていない発振周期の影響を受けることがないため、理論値通りのタイミングマージンを取得できる。なお、図３には、図２に付した各タイミングＡ１〜Ａ４、Ｂ１〜Ｂ２に対応したタイミングに添え字「ａ」を付した符号を付して示している。 For this reason, there is a possibility that normal data cannot be received when the frequency offset is -10%. However, when the circuit configuration of this embodiment is adopted, even if the timing margin in which the “H” level of the data input signal DIN continues for 3T is calculated,
T3 = (90% of 3T) −5 × T / 2
= 2.7T-2.5T
= 0.2T
And a time T3 can be calculated, and a large timing margin can be secured as compared with the existing technology (for example, a comparison target example Y described later) (see T3 in FIG. 3). Since this timing margin is not affected by the oscillation period in which the phase is not controlled immediately after the gate oscillators 2 and 3 start oscillation, the timing margin can be obtained as the theoretical value. In FIG. 3, the timings corresponding to the timings A1 to A4 and B1 to B2 shown in FIG.

＜比較対象例Ｘ（非特許文献１記載の技術）の説明＞
例えば、Gated Oscillator-BasedＣＤＲ回路５１の他の例としては、非特許文献１に記載された図４に示すような回路もある。この図４において、図１に示す構成要素と同一構成要素には同一符号を付している。 <Description of Comparative Example X (Technique described in Non-Patent Document 1)>
For example, as another example of the gated oscillator-based CDR circuit 51, there is a circuit shown in FIG. 4, the same components as those shown in FIG. 1 are denoted by the same reference numerals.

この図４に示すように、ＣＤＲ回路５１は、データ入力信号ＤＩＮを遅延させるディレイライン５２と、データ入力信号ＤＩＮとディレイライン５２の出力信号とをＸＯＲ処理しゲートオシレータ２に入力させるＸＯＲゲート５３と、ＸＯＲゲート５３の出力に応じて発振出力するゲートオシレータ２と、を備える。   As shown in FIG. 4, the CDR circuit 51 includes a delay line 52 that delays the data input signal DIN, and an XOR gate 53 that performs XOR processing on the data input signal DIN and the output signal of the delay line 52 and inputs the result to the gate oscillator 2. And a gate oscillator 2 that oscillates and outputs in accordance with the output of the XOR gate 53.

このＣＤＲ回路５１は、ディレイライン５２の出力をラッチ回路１００のデータ入力端子Ｄに出力すると共に、ゲートオシレータ２の出力をラッチ回路１００のクロック入力端子ＣＫｂに出力する。   The CDR circuit 51 outputs the output of the delay line 52 to the data input terminal D of the latch circuit 100 and outputs the output of the gate oscillator 2 to the clock input terminal CKb of the latch circuit 100.

ゲートオシレータ２は、ＰＬＬ回路１０によりレプリカバイアスされる。ディレイライン５２は、データ入力信号ＤＩＮを遅延し遅延ディジタル入力信号ＤＤＩＮを生成する。ここでディレイライン５２の遅延量は０．５Ｔ以上にする必要があるが、この図４に示す構成では０．５Ｔとしている。   The gate oscillator 2 is replica-biased by the PLL circuit 10. The delay line 52 delays the data input signal DIN and generates a delayed digital input signal DDIN. Here, the delay amount of the delay line 52 needs to be 0.5T or more, but in the configuration shown in FIG.

ＸＯＲゲート５３が、データ入力信号ＤＩＮと遅延ディジタル入力信号ＤＤＩＮの排他的論理和をノードＮ１０に出力すると、ゲートオシレータ２がこの求められたノードＮ１０の出力をゲート入力信号として使用する。ゲートオシレータ２は、ＸＯＲゲート５３の出力が「Ｌ」レベルのときに発振停止し「Ｈ」レベルのときに発振出力する。すると、ゲートオシレータ２はノードＮ１０の立上りエッジ(rising edge)を生じたタイミングで位相合わせ(リタイミング：retiming)が行われることになりクロック信号ＲＣＬＫを生成できる。   When the XOR gate 53 outputs the exclusive OR of the data input signal DIN and the delayed digital input signal DDIN to the node N10, the gate oscillator 2 uses the obtained output of the node N10 as the gate input signal. The gate oscillator 2 stops oscillating when the output of the XOR gate 53 is at “L” level, and oscillates when it is at “H” level. Then, the gate oscillator 2 performs phase matching (retiming) at the timing when the rising edge of the node N10 occurs, and can generate the clock signal RCLK.

例えば図５は、周波数オフセットが０％のときのクロック信号ＲＣＬＫを示し、図６は、周波数オフセットが−１０％生じているときのクロック信号ＲＣＬＫを示す。このとき、ＣＤＲ回路５１は例えば連続ビットを受信したときに当該連続ビットの最終サンプリングエッジを生成することが困難となる問題を生じる。   For example, FIG. 5 shows the clock signal RCLK when the frequency offset is 0%, and FIG. 6 shows the clock signal RCLK when the frequency offset is -10%. At this time, for example, when the CDR circuit 51 receives continuous bits, there is a problem that it is difficult to generate a final sampling edge of the continuous bits.

すなわち、図６に示すように、ＮＡＮＤゲートＧ１１の出力ノードＮ１１の立下りタイミングとＸＯＲゲート５３の出力ノードＮ１０の立下りタイミングとの間隔が例えば０．０７５Ｔ程度しか確保できず、ゲートオシレータ２の初段のＮＡＮＤゲートＧ１１の出力ノードＮ１１では狭いパルスしか生じることがなくなる。このパルスはゲートオシレータ２内を伝播する間に消滅してしまう（図６のＣ部分参照）。これにより、本回路構成は周波数オフセットの大きいクロック生成回路（内蔵発振器）１１を用いた通信に利用することができない。   That is, as shown in FIG. 6, the interval between the falling timing of the output node N11 of the NAND gate G11 and the falling timing of the output node N10 of the XOR gate 53 can be ensured, for example, only about 0.075T. Only a narrow pulse is generated at the output node N11 of the first-stage NAND gate G11. This pulse disappears while propagating through the gate oscillator 2 (see part C in FIG. 6). As a result, this circuit configuration cannot be used for communication using the clock generation circuit (built-in oscillator) 11 having a large frequency offset.

＜比較対象例Ｙ（特許文献１記載の技術）の説明＞
例えば、Gated Oscillator-BasedＣＤＲ回路６１の他の例としては、特許文献１に記載された図７に示すような回路もある。この図７において、図１に示す構成要素と同一構成要素には同一符号を付している。 <Description of Comparative Example Y (Technique described in Patent Document 1)>
For example, as another example of the gated oscillator-based CDR circuit 61, there is a circuit shown in FIG. In FIG. 7, the same components as those shown in FIG.

この図７に示すように、このＣＤＲ回路６１は、２つのゲートオシレータ２、３を備えた所謂２ＶＣＯ方式を採用して構成されている。ＣＤＲ回路６１は、ＮＯＴゲート４を用いて互いに相補的なデータ入力信号ＤＩＮが入力される２つのゲートオシレータ６２及び６３と、２つのゲートオシレータ６２及び６３の出力を否定論理和するＮＯＲゲート６４と、を図示形態に備える。   As shown in FIG. 7, the CDR circuit 61 is configured by adopting a so-called 2VCO system including two gate oscillators 2 and 3. The CDR circuit 61 includes two gate oscillators 62 and 63 to which complementary data input signals DIN are input using the NOT gate 4, and a NOR gate 64 that performs a NOR operation on the outputs of the two gate oscillators 62 and 63. Are provided in the illustrated form.

ゲートオシレータ６２は、４つ直列接続されたＮＯＴゲートＧ６１〜Ｇ６４と、ＮＯＲゲートＧ６５とを図示形態に接続して正帰還するように構成されている。ゲートオシレータ６３は、４つ直列接続されたＮＯＴゲートＧ７１〜Ｇ７４と、ＮＯＲゲートＧ７５とを図示形態に接続して正帰還するように構成されている。   The gate oscillator 62 is configured such that four NOT gates G61 to G64 connected in series and a NOR gate G65 are connected to each other as shown in the figure and positively fed back. The gate oscillator 63 is configured so that four NOT gates G71 to G74 connected in series and a NOR gate G75 are connected to each other as shown in the figure and positively fed back.

これらのゲートオシレータ６２及び６３の出力はＮＯＲゲート６４に与えられており、ＮＯＲゲート６４の出力はラッチ回路１００のクロック入力端子ＣＫに与えられる。２つのゲートオシレータ６２及び６３はＰＬＬ回路１０によりレプリカバイアスされている。ゲートオシレータ６２は、データ入力信号ＤＩＮの「Ｈ」期間に発振し、ゲートオシレータ６３はデータ入力信号ＤＩＮの「Ｌ」期間に発振する。   The outputs of these gate oscillators 62 and 63 are applied to a NOR gate 64, and the output of the NOR gate 64 is applied to a clock input terminal CK of the latch circuit 100. The two gate oscillators 62 and 63 are replica-biased by the PLL circuit 10. The gate oscillator 62 oscillates during the “H” period of the data input signal DIN, and the gate oscillator 63 oscillates during the “L” period of the data input signal DIN.

図８は、周波数オフセットが０％の場合のタイミングチャートを示し、図９は周波数オフセットが＋１０％存在する場合のタイミングチャートを示す。例えば、送信部８側で周波数オフセットが＋５％、受信部側（ＣＤＲ回路１側）で周波数オフセットが−５％生じると、周波数オフセットがシステム全体で＋１０％生じることになる。   FIG. 8 shows a timing chart when the frequency offset is 0%, and FIG. 9 shows a timing chart when the frequency offset is + 10%. For example, if the frequency offset is + 5% on the transmission unit 8 side and the frequency offset is -5% on the reception side (CDR circuit 1 side), the frequency offset is + 10% on the entire system.

図８に示すように、周波数オフセットが０％となるときには、クロック信号ＲＣＬＫを正常に出力できるが、図９に示すように、周波数オフセットが＋１０％も存在すると、連続ビットのうち最後のビットを受信するときには、ＮＯＲゲート６４の入力信号が、クロック信号ＲＣＬＫの生成タイミングにおいて変化してしまう（図９のタイミングＤ参照）。このため、ＮＯＲゲート６４はその出力にグリッチを生じてしまい回路誤動作の要因となる。   As shown in FIG. 8, when the frequency offset is 0%, the clock signal RCLK can be normally output. However, when the frequency offset is + 10%, as shown in FIG. When receiving, the input signal of the NOR gate 64 changes at the generation timing of the clock signal RCLK (see timing D in FIG. 9). For this reason, the NOR gate 64 causes a glitch in its output, causing a circuit malfunction.

さらに、図１０に示すように、発振停止状態から初期フェーズロック処理が行われるまでのフェーズロック時間Ｔ１（≒０．６Ｔ）は、発振持続するときの周期Ｔ２（≒０．５Ｔ）よりも長時間となる。   Furthermore, as shown in FIG. 10, the phase lock time T1 (≈0.6T) from the oscillation stop state until the initial phase lock process is performed is longer than the period T2 (≈0.5T) when the oscillation continues. It will be time.

またＣＤＲ回路６１が連続ビットをサンプリングするときに、これらの最後尾ビットをサンプリングするときにはタイミングマージンが減少してしまう。例えば、図１１に示すように、送信側及び受信側全体で−１０％の周波数オフセットを備えるとき、３ビット連続ビットを検出するときにはタイミングマージンが０．１Ｔと極小さくなってしまう。これにより、周波数オフセット耐性が悪い。したがって、本回路構成もまた周波数オフセットが大きいと利用することができない。   In addition, when the CDR circuit 61 samples consecutive bits, the timing margin decreases when these last bits are sampled. For example, as shown in FIG. 11, when a frequency offset of −10% is provided on the entire transmission side and reception side, the timing margin becomes as small as 0.1 T when detecting 3 consecutive bits. Thereby, frequency offset tolerance is bad. Therefore, this circuit configuration cannot be used if the frequency offset is large.

本実施形態によれば、レプリカゲート回路５は、２つのゲートオシレータ２、３のゲート回路Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４と同一個数の遅延ゲートＧ３１〜Ｇ３４により構成されている。このレプリカゲート回路５がＣＤＲ回路１の入力端子７に与えられるデータ入力信号ＤＩＮを遅延させ、ラッチ回路１００のデータ入力端子Ｄに与えている。   According to this embodiment, the replica gate circuit 5 is configured by the same number of delay gates G31 to G34 as the gate circuits G11 to G14 and G21 to G24 of the two gate oscillators 2 and 3. The replica gate circuit 5 delays the data input signal DIN supplied to the input terminal 7 of the CDR circuit 1 and supplies the delayed data input signal DIN to the data input terminal D of the latch circuit 100.

すると、周波数オフセットがたとえ±１０％と大きく変化したとしても、グリッチを生じることなくタイミングマージンを向上でき、前述したように正常にクロックリカバリできる。したがって、周波数オフセットが大きくなったとしても正常にクロックリカバリできる。また、ゲートオシレータ２又は３が起動した直後に起動遅れが生じたとしてもクロック信号ＲＣＬＫを正常にリカバリ出力できる。   Then, even if the frequency offset changes as much as ± 10%, the timing margin can be improved without causing a glitch, and the clock can be recovered normally as described above. Therefore, even if the frequency offset becomes large, clock recovery can be performed normally. Further, even if a start delay occurs immediately after the gate oscillator 2 or 3 is started, the clock signal RCLK can be normally recovered and output.

例えば、ＣＤＲ回路１が車両用に構成される場合には、衝突安全制御において加速度センサにより検出された異常信号をＥＣＵ（Electronic Control Unit）が検出してからエアバッグの展開とシートベルトの巻き取りを終えるまでの処理を約１０ｍｓ以内に終えなければならない。本実施形態のＣＤＲ回路１を採用することによって、レイテンシが少なく高速ロック可能な通信処理を行うことができる。   For example, when the CDR circuit 1 is configured for a vehicle, the airbag is deployed and the seat belt is retracted after an ECU (Electronic Control Unit) detects an abnormal signal detected by the acceleration sensor in the collision safety control. The process until the process is completed must be completed within about 10 ms. By adopting the CDR circuit 1 of the present embodiment, it is possible to perform communication processing with low latency and high-speed lock.

（第２実施形態）
図１２は第２実施形態を示す。本実施形態では、ＡＮＤゲート６の遅延時間を考慮している。第１実施形態では、ゲートオシレータ２及び３とラッチ回路１００との間にＡＮＤゲート６が有効化出力回路として接続されている。 (Second Embodiment)
FIG. 12 shows a second embodiment. In this embodiment, the delay time of the AND gate 6 is considered. In the first embodiment, an AND gate 6 is connected as an enabling output circuit between the gate oscillators 2 and 3 and the latch circuit 100.

クロック信号ＲＣＬＫはＡＮＤゲート６分の遅延時間を生じる。本実施形態のＣＤＲ回路７０は、データ入力信号ＤＩＮについても、この遅延時間を補償するため、ＡＮＤゲート７１がレプリカゲート回路５とラッチ回路１００のデータ入力端子Ｄとの間に接続されている。   The clock signal RCLK generates a delay time of 6 minutes for the AND gate. In the CDR circuit 70 of the present embodiment, the AND gate 71 is connected between the replica gate circuit 5 and the data input terminal D of the latch circuit 100 in order to compensate for the delay time of the data input signal DIN.

この遅延補償用のＡＮＤゲート７１は、レプリカゲート回路５に従属接続されている。このＡＮＤゲート７１は、その一方の入力ノードが電源電位Ｖｃｃに固定され、他方の入力ノードがレプリカゲート回路５の出力に接続されている。これにより、ＡＮＤゲート６の遅延時間を補償できる。   The delay compensation AND gate 71 is cascade-connected to the replica gate circuit 5. One input node of the AND gate 71 is fixed to the power supply potential Vcc, and the other input node is connected to the output of the replica gate circuit 5. Thereby, the delay time of the AND gate 6 can be compensated.

（第３実施形態）
図１３〜図１９は第３実施形態を示す。この第３実施形態のＣＤＲ回路８０は、２つのゲートオシレータ２、３の出力信号を選択するセレクタ８１を備え、セレクタ８１はレプリカゲート回路（第２ゲート回路）５の途中のゲート信号に応じて選択出力するところに特徴を備える。 (Third embodiment)
13 to 19 show a third embodiment. The CDR circuit 80 of the third embodiment includes a selector 81 that selects output signals of the two gate oscillators 2 and 3, and the selector 81 corresponds to a gate signal in the middle of the replica gate circuit (second gate circuit) 5. It has a feature to select and output.

図１３に示すように、ＣＤＲ回路８０は、ＡＮＤゲート６に代えてセレクタ８１を選択回路又は／及び有効化出力回路として備える。このセレクタ８１は、レプリカゲート回路５の途中のゲート信号に応じて、ゲートオシレータ２の出力、又は、ゲートオシレータ３の出力を選択して出力する。図１３に示す例では、セレクタ８１はＡＮＤゲートＧ３１と初段のバッファＧ３２との間のノードＮａの信号に応じてゲートオシレータ２又は３を選択する。   As shown in FIG. 13, the CDR circuit 80 includes a selector 81 as a selection circuit or / and an enabling output circuit instead of the AND gate 6. The selector 81 selects and outputs the output of the gate oscillator 2 or the output of the gate oscillator 3 according to the gate signal in the middle of the replica gate circuit 5. In the example shown in FIG. 13, the selector 81 selects the gate oscillator 2 or 3 according to the signal of the node Na between the AND gate G31 and the first-stage buffer G32.

図１４に、周波数オフセットを生じていない場合のタイミングチャートを示すように、セレクタ８１は、ＡＮＤゲートＧ３１の出力ノードＮａが「Ｈ」レベルのときに、ゲートオシレータ２の出力を選択する（図１４のＡＳ１、ＡＳ３期間参照）。またセレクタ８１は、出力ノードＮａの信号が「Ｌ」のときに、ゲートオシレータ３の出力を選択する（図１４のＡＳ２、ＡＳ４期間参照）。   As shown in the timing chart of FIG. 14 when no frequency offset occurs, the selector 81 selects the output of the gate oscillator 2 when the output node Na of the AND gate G31 is at “H” level (FIG. 14). AS1, AS3 period). The selector 81 selects the output of the gate oscillator 3 when the signal at the output node Na is “L” (see the periods AS2 and AS4 in FIG. 14).

すなわち、セレクタ８１は、データ入力信号ＤＩＮの入力タイミングから所定時間遅れたノードＮａの遅延データ信号をマスクとしてゲートオシレータ２又は３の出力を選択することになる。   That is, the selector 81 selects the output of the gate oscillator 2 or 3 using the delayed data signal of the node Na delayed by a predetermined time from the input timing of the data input signal DIN as a mask.

図１５に、送信側及び受信側全体で＋１０％の周波数オフセットを備える場合のタイミングチャートを示す。ＣＤＲ回路８０が連続ビットを受信したとき、遅延データ信号ＤＩＮ＿ｄが「Ｈ」のときにゲートオシレータ２がノードＮ１からアクティブレベル「Ｌ」を出力したとしても、セレクタ８１はノードＮａが「Ｌ」レベルのため、ノードＮ１の信号をマスクしノードＮ２の信号を出力する（図１５のＥ部分、ＡＳ４ａ期間参照）。   FIG. 15 shows a timing chart in the case where a frequency offset of + 10% is provided on the entire transmission side and reception side. When the CDR circuit 80 receives consecutive bits, even if the gate oscillator 2 outputs an active level “L” from the node N1 when the delayed data signal DIN_d is “H”, the selector 81 has the node Na at the “L” level. Therefore, the signal of the node N1 is masked and the signal of the node N2 is output (refer to the period E4, AS4a period in FIG. 15).

他方、ゲートオシレータ３がノードＮ２からアクティブレベル「Ｌ」を出力すると、「Ｌ」レベルのクロック信号ＲＣＬＫを正常出力する（図１５のＦ部分、ＡＳ４ａ期間参照）。これにより、遅延データ信号ＤＩＮ＿ｄがデータ変化を生じる一定時間前に、一及び他のゲートオシレータ２又は３の出力を切換えることができ、クロック信号ＲＣＬＫを正常出力できる。   On the other hand, when the gate oscillator 3 outputs the active level “L” from the node N2, the “L” level clock signal RCLK is normally output (refer to the portion F in FIG. 15, AS4a period). As a result, the outputs of the one and other gate oscillators 2 or 3 can be switched before the delay data signal DIN_d undergoes a data change, and the clock signal RCLK can be normally output.

図１６に、送信側及び受信側全体で−１０％の周波数オフセットを備える場合のタイミングチャートを示す。ＣＤＲ回路８０が連続ビットを受信したときには、比較対象例Ｙの説明内容に示したようなグリッチ（短パルス）（図９のＤ参照）を生じることがなくなり、クロック信号ＲＣＬＫを正しく生成できる。   FIG. 16 shows a timing chart in the case where a frequency offset of −10% is provided on the entire transmission side and reception side. When the CDR circuit 80 receives consecutive bits, the glitch (short pulse) (see D in FIG. 9) as shown in the description of the comparison target example Y does not occur, and the clock signal RCLK can be generated correctly.

セレクタ８１の選択信号を取得するノードは、図１３に示すノードＮａの位置に限られず、図１７のＣＤＲ回路９０に示すように、ＡＮＤゲートＧ３１の後段の１又は複数のバッファＧ３２（、Ｇ３３）の出力ノードＮｂ又はＮｃの位置に設けても良い。   The node from which the selection signal of the selector 81 is acquired is not limited to the position of the node Na shown in FIG. 13, but as shown in the CDR circuit 90 of FIG. 17, one or more buffers G32 (, G33) at the subsequent stage of the AND gate G31. May be provided at the position of the output node Nb or Nc.

例えば、図１８のタイミングチャートに示すように、基準クロックが＋１０％の周波数オフセットを有することが予め想定される場合には、不要パルス（図１８のＧ参照）をマスクしながらマージンを稼ぐため、セレクタ８１の選択信号の取得ノードは入力端子７に近い側のノードＮａに設けられることが望ましい（図１８中の丸印のノードＮａ参照）。   For example, as shown in the timing chart of FIG. 18, when it is assumed in advance that the reference clock has a frequency offset of + 10%, in order to earn a margin while masking unnecessary pulses (see G in FIG. 18), The selection signal acquisition node of the selector 81 is preferably provided at the node Na closer to the input terminal 7 (see the circled node Na in FIG. 18).

例えば、図１９のタイミングチャートに示すように、基準クロックが−１０％の周波数オフセットを有することが予め想定される場合には、ノードＮ２のパルス幅（図１９のＧ参照）を極力幅広くしながら短パルスの消滅を防ぐため、セレクタ８１の選択信号の取得ノードは、入力端子７から遠い側のノードＮｂ又はＮｃに設けられることが望ましい（図１９中の丸印のノードＮｂ、Ｎｃ参照）。したがって、セレクタ８１は、レプリカゲート回路５を構成する各ゲートＧ３１〜Ｇ３４の途中の信号に応じて制御されると、全体のパフォーマンスを良好に保つことができる。   For example, as shown in the timing chart of FIG. 19, when it is assumed in advance that the reference clock has a frequency offset of −10%, the pulse width of the node N2 (see G in FIG. 19) is made as wide as possible. In order to prevent the short pulse from disappearing, it is desirable that the selection signal acquisition node of the selector 81 be provided in the node Nb or Nc far from the input terminal 7 (see the circled nodes Nb and Nc in FIG. 19). Therefore, when the selector 81 is controlled in accordance with signals in the middle of the gates G31 to G34 constituting the replica gate circuit 5, the overall performance can be kept good.

本実施形態によれば、２つのゲートオシレータ２又は３にはＮＯＴゲート４を通じて相補的なデータが入力されるが、入力端子７に入力される２値のデータレベルに応じて相補的にクロック出力する。セレクタ８１はレプリカゲート回路５の遅延ゲートＧ３１〜Ｇ３４の途中のゲート信号に応じて選択出力する。これによりクロック信号ＲＣＬＫを正常に生成できる。   According to the present embodiment, complementary data is input to the two gate oscillators 2 or 3 through the NOT gate 4, but complementary clock output is performed according to the binary data level input to the input terminal 7. To do. The selector 81 selectively outputs in accordance with a gate signal in the middle of the delay gates G31 to G34 of the replica gate circuit 5. Thereby, the clock signal RCLK can be normally generated.

（第４実施形態）
図２０は、第４実施形態を示す。本実施形態ではセレクタ８１の遅延時間を考慮した回路構成を説明する。
第３実施形態では、ゲートオシレータ２及び３とラッチ回路１００との間にセレクタ８１が選択回路又は／及び有効化出力回路として接続されている。このため、クロック信号ＲＣＬＫはセレクタ８１分の遅延時間を生じる。 (Fourth embodiment)
FIG. 20 shows a fourth embodiment. In the present embodiment, a circuit configuration in consideration of the delay time of the selector 81 will be described.
In the third embodiment, a selector 81 is connected as a selection circuit or / and an enabling output circuit between the gate oscillators 2 and 3 and the latch circuit 100. Therefore, the clock signal RCLK has a delay time of the selector 81.

本実施形態のＣＤＲ回路９５は、データ入力信号ＤＩＮについても、セレクタ８１の遅延時間を補償するため、セレクタ９６がレプリカゲート回路５とラッチ回路１００のデータ入力端子Ｄとの間にダミー素子として接続されている。   In the CDR circuit 95 of this embodiment, the selector 96 is connected as a dummy element between the replica gate circuit 5 and the data input terminal D of the latch circuit 100 in order to compensate the delay time of the selector 81 for the data input signal DIN. Has been.

この遅延補償用のセレクタ９６は、レプリカゲート回路５に従属接続されている。このセレクタ９６は、その選択端子が電源電位Ｖｃｃに固定され、一方の入力ノードがレプリカゲート回路５の出力に接続されている。また他方の入力ノードがグランド電位に固定されている。これによりセレクタ８１の遅延時間を補償できる。   The delay compensation selector 96 is cascade-connected to the replica gate circuit 5. The selector 96 has its selection terminal fixed at the power supply potential Vcc and one input node connected to the output of the replica gate circuit 5. The other input node is fixed at the ground potential. Thereby, the delay time of the selector 81 can be compensated.

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。前述実施形態では、一例として４相のＶＣＯを用いて説明を行ったが、４相ＶＣＯに限定することなく、複相のＶＣＯであれば良い。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and for example, the following modifications or expansions are possible. In the above-described embodiment, the description has been given using a four-phase VCO as an example. However, the embodiment is not limited to a four-phase VCO, and may be a multi-phase VCO.

第２、第４実施形態では、それぞれ、遅延補償用のＡＮＤゲート７１、セレクタ９６をレプリカゲート回路５に従属接続して設けた実施形態を示したが、これらのダミー素子はこれらの素子に限られるものではなく、他のゲート遅延用の素子を１又は複数設けても良い。ここで、ダミー素子は２つのゲートオシレータ２，３とラッチ回路１００のクロック入力端子ＣＫとの間に接続される素子と同一素子を同一個数だけ接続して構成することが望ましい。すると、遅延時間を補償しやすくなる。   In the second and fourth embodiments, the delay compensation AND gate 71 and the selector 96 are provided in cascade connection to the replica gate circuit 5, respectively, but these dummy elements are limited to these elements. However, one or a plurality of other gate delay elements may be provided. Here, it is desirable that the dummy elements are configured by connecting the same number of the same elements as those connected between the two gate oscillators 2 and 3 and the clock input terminal CK of the latch circuit 100. Then, it becomes easy to compensate for the delay time.

なお、特許請求の範囲に付した括弧付き符号は本願明細書の構成要素に対応する符号を付したものであり、構成要素の一例を挙げたものである。したがって、本願に係る発明は当該特許請求の範囲の構成要素の符号の内容に限られるわけではなく、特許請求の範囲内の用語又はその均等の範囲で様々な拡張が可能である。   In addition, the code | symbol with the parenthesis attached | subjected to the claim attaches | subjects the code | symbol corresponding to the component of this-application specification, and gives an example of the component. Therefore, the invention according to the present application is not limited to the content of the reference numerals of the constituent elements of the claims, and various extensions can be made within the terms of the claims or their equivalents.

図面中、２、３はゲートオシレータ、５はレプリカゲート回路、６はＡＮＤゲート（有効化出力回路）、７はデータ入力端子、Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４はゲート回路（第１ゲート回路）、Ｇ３１〜Ｇ３４はゲート回路（第２ゲート回路）、７１はＡＮＤゲート（ダミー素子）、８１はセレクタ（選択回路、有効化出力回路）、９６はセレクタ（ダミー素子）、を示す。   In the drawings, 2, 3 are gate oscillators, 5 is a replica gate circuit, 6 is an AND gate (validation output circuit), 7 is a data input terminal, G11 to G14, and G21 to G24 are gate circuits (first gate circuit), G31 to G34 are gate circuits (second gate circuits), 71 is an AND gate (dummy element), 81 is a selector (selection circuit, enabling output circuit), and 96 is a selector (dummy element).

Claims (3)

複数個直列接続された第１ゲート回路（Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４）を備え前記第１ゲート回路（Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４）の出力が当該第１ゲート回路（Ｇ１１〜Ｇ１４、Ｇ２１〜Ｇ２４）の入力に正帰還されることにより構成され、基準クロックに基いてフェーズロックされた所定周期の信号を、データ入力端子（７）に入力される２値のデータレベルに応じて相補的にクロック出力する２つのゲートオシレータ（２、３）と、
前記２つのゲートオシレータの第１ゲート回路と同一個数の遅延ゲートからなる第２ゲート回路（Ｇ３１〜Ｇ３４）により構成され、前記データ入力端子（７）の入力データについて当該第２ゲート回路（Ｇ３１〜Ｇ３４）を通じてデータ出力するレプリカゲート回路（５）と、
を備えることを特徴とするクロックデータリカバリ回路。 A plurality of first gate circuits (G11 to G14, G21 to G24) connected in series are provided, and the outputs of the first gate circuits (G11 to G14, G21 to G24) are the first gate circuits (G11 to G14, G21 to G21). G24) is positively fed back to the input, and a signal with a predetermined period phase-locked based on the reference clock is complementarily changed according to the binary data level input to the data input terminal (7). Two gate oscillators (2, 3) for clock output;
The second gate circuit (G31 to G34) is composed of the same number of delay gates as the first gate circuit of the two gate oscillators, and the second gate circuit (G31 to G31) for the input data of the data input terminal (7). A replica gate circuit (5) for outputting data through G34);
A clock data recovery circuit comprising: 請求項１記載のクロックデータリカバリ回路において、
前記２つのゲートオシレータ（２、３）により相補的に出力されるクロック信号を選択する選択回路（８１）を備え、
前記選択回路（８１）は、前記レプリカゲート回路（５）の第２ゲート回路（Ｇ３１〜Ｇ３４）の途中のゲート信号に応じて前記２つのゲートオシレータ（２、３）の出力を選択することを特徴とするクロックデータリカバリ回路。 The clock data recovery circuit according to claim 1, wherein
A selection circuit (81) for selecting a clock signal complementary to the two gate oscillators (2, 3);
The selection circuit (81) selects the outputs of the two gate oscillators (2, 3) according to a gate signal in the middle of the second gate circuits (G31 to G34) of the replica gate circuit (5). A clock data recovery circuit. 請求項１又は２記載のクロックデータリカバリ回路において、
前記２つのゲートオシレータ（２、３）により相補的に出力されるクロック信号を有効化して出力する有効化出力回路（６、８１）と、
前記レプリカゲート回路（５）に従属接続され、前記有効化出力回路（６、８１）と同一素子で且つ同一個数の遅延ゲートからなるダミー素子（７１、９６）と、を備えることを特徴とするクロックデータリカバリ回路。 The clock data recovery circuit according to claim 1 or 2,
An enabling output circuit (6, 81) that validates and outputs a clock signal output complementarily by the two gate oscillators (2, 3);
And a dummy element (71, 96) connected to the replica gate circuit (5) and having the same number of delay gates as the enable output circuit (6, 81). Clock data recovery circuit.

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